KR100440071B1 - 반도체 소자의 테스트 패턴 - Google Patents

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Abstract

본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 특히 요(凹) 구조의 활성 영역과 거꾸로 된 요(凹) 구조의 금속 배선이 구비된 콘택 체인(Chain) 테스트 패턴이 형성되므로, 상기 활성 영역과 금속 배선의 요(凹) 구조의 서로 입구부분을 마주 붙여 놓은 구조물을 각 콘택 플러그(Plug)에 접속시키기 때문에 테스트 패턴의 각 콘택 플러그에서 활성 영역 또는 금속 배선과의 접속 면적이 동일하게 유지되므로 정확한 콘택 저항 측정이 가능하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

반도체 소자의 테스트 패턴{A test pattern of semiconductor device}
본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 특히 요(凹) 구조의 활성 영역과 거꾸로 된 요(凹) 구조의 금속 배선이 구비된 콘택 체인(Chain) 테스트 패턴이 형성되어 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 테스트 패턴에 관한 것이다.
반도체 소자의 고 집적화로 콘택 마스크 공정의 미스 얼라인 마진(Misalign margin)이 부족하여 콘택홀이 활성 영역과 소자 분리 영역 사이에 형성될 수 있었고, 또한 금속 배선 마스크 공정의 미스 얼라인 마진이 부족하거나 금속 배선의 선 끝 축소 현상에 의해 금속 배선이 콘택 플러그(Plug)의 일부분과 접속되어 형성되기 때문에 콘택 저항 값이 각 영역마다 다를 수 있었다.
도 1은 종래 기술에 따른 테스트 패턴의 레이아웃도이고, 도 2는 도 1에서의 선Ⅰ-Ⅰ에 따른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(11)에 형성되어 막대 구조의 활성 영역(13)을 정의하는 소자분리막(15), 상기 소자분리막(15)을 포함한 반도체 기판(11) 상에 콘택홀을 구비하며 순차적으로 형성되는 질화막(17)과 층간 산화막(19), 상기 콘택홀의 매립층인 콘택 플러그(21) 및 상기 콘택 플러그(21)를포함한 층간 산화막(19) 상에 형성되며 상기 콘택 플러그(21)와 전기적으로 연결되는 막대 구조의 금속 배선(23)으로 구성되며, 상기 활성 영역(13)과 금속 배선(23)의 체인 형상으로 형성된 콘택 체인 테스트 패턴이다.
여기서, 상기 활성 영역(13)은 일 측 방향으로 서로 소정 간격을 두고 이격되어 형성된다.
종래의 콘택 체인 테스트 패턴은 상기 활성 영역(13)과 금속 배선(23)이 막대 구조를 갖기 때문에 상기 각 콘택 플러그(21)에서 활성 영역(13) 또는 금속 배선(23)과의 접속 면적(A,B)이 서로 다르게 된다.
도 3은 도 1의 테스트 패턴에서 활성 영역의 더미 패턴을 구비한 상태의 레이아웃도이고, 도 4는 도 1의 테스트 패턴에서 금속 배선의 더미 패턴을 구비한 상태의 레이아웃도이다.
상술한 종래 기술에 따른 반도체 소자의 테스트 패턴이 실제 셀(Cell)과 동일한 패턴이 되도록 활성 영역의 더미(Dummy) 패턴(25)과 금속 배선의 더미 패턴(27)도 포함하여 형성된다.
여기서, 상기 활성 영역의 더미 패턴(25)과 금속 배선의 더미 패턴(27)은 상기 활성 영역(13)의 상, 하측에 상기 활성 영역(13)과 수평 방향으로 서로 소정 간격을 두고 이격된 막대 구조로 형성된다.(도 3 및 도 4 참조)
그러나, 종래 기술에 따른 반도체 소자의 테스트 패턴은 활성 영역과 금속 배선이 막대 구조를 갖는 콘택 체인 테스트 패턴이기 때문에 소자의 집적화에 의한 미스 얼라인 마진 부족 또는 금속 배선의 선 끝 축소 현상 등에 의해 테스트 패턴의 각 콘택 플러그에서 활성 영역 또는 금속 배선과의 접속 면적이 다르므로 정확한 콘택 저항 측정이 어렵다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 요(凹) 구조의 활성 영역과 거꾸로 된 요(凹) 구조의 금속 배선이 구비된 콘택 체인 테스트 패턴이 형성되므로, 테스트 패턴의 각 콘택 플러그에서 활성 영역 또는 금속 배선과의 접속 면적이 동일하게 유지되어 콘택 저항을 정확하게 측정하는 반도체 소자의 테스트 패턴을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 테스트 패턴의 레이아웃도.
도 2는 도 1에서의 선Ⅰ-Ⅰ에 따른 단면도.
도 3은 도 1의 테스트 패턴에서 활성 영역의 더미 패턴을 구비한 상태의 레이아웃도.
도 4는 도 1의 테스트 패턴에서 금속 배선의 더미 패턴을 구비한 상태의 레이아웃도.
도 5는 본 발명에 따른 테스트 패턴의 레이아웃도.
도 6은 도 5에서의 선Ⅱ-Ⅱ에 따른 단면도.
도 7은 도 5의 테스트 패턴에서 활성 영역의 더미 패턴을 구비한 상태의 레이아웃도.
도 8은 도 5의 테스트 패턴에서 금속 배선의 더미 패턴을 구비한 상태의 레이아웃도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31 : 반도체 기판 13, 33 : 활성 영역
15, 35 : 소자분리막 17, 37 : 질화막
19, 39 : 층간 산화막 21, 41 : 콘택 플러그
23, 43 : 금속 배선 25, 45 : 활성 영역의 더미 패턴
27, 47 : 금속 배선의 더미 패턴
본 발명의 반도체 소자의 테스트 패턴은 기판에 구비되는 요(凹) 구조의 활성 영역, 상기 활성 영역의 단부와 각각 접속되는 콘택 플러그를 구비한 층간 절연막, 상기 층간 절연막 상부에 구비되는 거꾸로 된 요(凹) 구조의 금속 배선을 포함하되, 상기 금속 배선의 일단부는 상기 활성 영역의 일단부와 전기적으로 연결되며, 상기 금속 배선의 타단부는 상기 활성 영역과 이웃하는 활성 영역의 일단부와 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 원리는 요(凹) 구조와 같이 면적을 가지면서 절곡 부위 및 같은 방향으로 형성된 패턴 단부를 구비한 구조의 활성 영역과 상기 활성 영역과 거꾸로 된 구조의 금속 배선이 구비된 콘택 체인 테스트 패턴이 형성되므로, 상기 활성 영역과 금속 배선의 패턴 단부를 서로 마주 붙여 놓은 구조물을 각 콘택 플러그에 접속시키기 때문에 테스트 패턴의 각 콘택 플러그에서 활성 영역 또는 금속 배선과의접속 면적이 동일하게 유지되므로 콘택 저항을 정확하게 측정하기 위한 발명이다.
상기와 같은 본 발명에 따른 반도체 소자의 테스트 패턴의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 테스트 패턴의 레이아웃도이고, 도 6은 도 5에서의 선Ⅱ-Ⅱ에 따른 단면도이다.
도 5 및 도 6을 참조하면, 반도체 기판(31)에 형성되어 요(凹) 구조의 활성 영역(33)을 정의하는 소자분리막(35), 상기 소자분리막(35)을 포함한 반도체 기판(31) 상에 콘택홀을 구비하며 순차적으로 형성되는 질화막(37)과 층간 산화막(39), 상기 콘택홀의 매립층인 콘택 플러그(41) 및 상기 콘택 플러그(41)를 포함한 층간 산화막(39) 상에 형성되며 상기 콘택 플러그(41)와 전기적으로 연결되는 거꾸로 된 요(凹) 구조의 금속 배선(43)으로 구성되며, 상기 활성 영역(33)과 금속 배선(43)의 체인 형상으로 형성된 콘택 체인 테스트 패턴이다.
여기서, 상기 활성 영역(33)은 일 측 방향으로 서로 소정 간격을 두고 이격되어 형성된다.
그리고, 상기 활성 영역(33) 또는 금속 배선(43)의 요(凹) 구조에서 기둥 부분의 두께는 1이고 상기 기둥간의 간격은 4 이상이다.
본 발명의 콘택 체인 테스트 패턴은 상기 요(凹) 구조의 활성 영역(33)과 거꾸로 된 요(凹) 구조의 금속 배선(43)을 구비하기 때문에 상기 활성 영역(33)과 금속 배선(43)의 요(凹) 구조의 서로 입구부분을 마주 붙여 놓은 구조물을 상기 각 콘택 플러그(41)에 접속시킴으로 테스트 패턴의 각 콘택 플러그(41)에서 활성영역(33) 또는 금속 배선(43)과의 접속 면적(C,D)이 동일하게 유지된다.
도 7은 도 5의 테스트 패턴에서 활성 영역의 더미 패턴을 구비한 상태의 레이아웃도이고, 도 8은 도 5의 테스트 패턴에서 금속 배선의 더미 패턴을 구비한 상태의 레이아웃도이다.
상술한 본 발명의 실시 예에 따른 반도체 소자의 테스트 패턴이 실제 셀과 동일한 패턴이 되도록 활성 영역의 더미 패턴(45)과 금속 배선의 더미 패턴(47)도 포함하여 형성된다.
여기서, 상기 활성 영역의 더미 패턴(45)과 금속 배선의 더미 패턴(47)은 두 가지 패턴을 갖는다.
첫째, 상기 활성 영역(33) 또는 금속 배선(43)의 상, 하측에 상기 활성 영역(33)과 수평 방향으로 서로 소정 간격을 두고 이격된“T”자 구조로 형성된다.
둘째, 상기 활성 영역(33) 또는 금속 배선(43)과 엇갈린 위치에 상기 활성 영역(33)과 수평 방향으로 서로 소정 간격을 두고 이격되어 상기 활성 영역의 더미 패턴(45)은 거꾸로 된 요(凹) 구조를 갖고 상기 금속 배선의 더미 패턴(47)은 요(凹) 구조를 갖는다.(도 7 및 도 8 참조)
본 발명의 반도체 소자의 테스트 패턴은 요(凹) 구조의 활성 영역과 거꾸로 된 요(凹) 구조의 금속 배선이 구비된 콘택 체인 테스트 패턴이 형성되므로, 상기 활성 영역과 금속 배선의 요(凹) 구조의 서로 입구부분을 마주 붙여 놓은 구조물을 각 콘택 플러그에 접속시기 때문에 테스트 패턴의 각 콘택 플러그에서 활성 영역또는 금속 배선과의 접속 면적이 동일하게 유지되므로 정확한 콘택 저항 측정이 가능하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

  1. 기판에 구비되는 요(凹) 구조의 활성 영역;
    상기 활성 영역의 단부와 각각 접속되는 콘택 플러그를 구비한 층간 절연막;
    상기 층간 절연막 상부에 구비되는 거꾸로 된 요(凹) 구조의 금속 배선을 포함하되,
    상기 금속 배선의 일단부는 상기 활성 영역의 일단부와 전기적으로 연결되며, 상기 금속 배선의 타단부는 상기 활성 영역과 이웃하는 활성 영역의 일단부와 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 요(凹) 구조는 기둥 부분의 두께는 1이고 상기 기둥간의 간격은 4 이상으로 형성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 기판에 형성되며 요(凹) 구조의 활성 영역을 정의하는 소자분리막;
    상기 기판 상에 콘택홀을 구비하며 형성되는 층간 절연막;
    상기 콘택홀의 매립층인 콘택 플러그;
    상기 콘택 플러그와 전기적으로 연결되며 상기 활성 영역의 요(凹) 구조의 입구부분과 서로 마주붙인 거꾸로 된 요(凹) 구조의 금속 배선;
    상기 활성 영역과 수평 방향으로 서로 소정 간격을 두고 이격되어 상기 활성 영역의 상, 하측에 “T”자 구조로 형성되고, 상기 활성 영역과 엇갈린 위치에 거꾸로 된 요(凹) 구조를 갖는 활성 영역의 더미 패턴;
    상기 활성 영역과 수평 방향으로 서로 소정 간격을 두고 이격되어 상기 금속 배선의 상, 하측에 “T”자 구조로 형성되고, 상기 금속 배선과 엇갈린 위치에 요(凹) 구조를 갖는 금속 배선의 더미 패턴을 포함하는 반도체 소자의 테스트 패턴.
  5. 제 4 항에 있어서,
    상기 요(凹) 구조는 기둥 부분의 두께는 1이고 상기 기둥간의 간격은 4 이상으로 형성됨을 특징으로 하는 반도체 소자의 테스트 패턴.
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