KR20000045477A - 중첩도 측정용 테스트 패턴 - Google Patents

Abstract

본 발명은 중첩도 측정용 테스트 패턴에 관한 것으로, 소정크기의 직사각형 형태의 제1전도층 중앙부에 직사각형 형태의 제2전도층이 구비되고, 평면상에서 상기 제1전도층과 제2전도층의 경계부에 콘택홀이 구비되되, 다수의 콘택홀이 계단형태로 배열되고, 상기 콘택홀들이 직사각형 형태의 상기 제2전도층의 일측 장축과 타측 장축이 서로 대칭인 형태로 구비됨으로써 유관으로 오정렬정도를 관측할 수 있어 패턴의 리프팅을 방지할 수 있는 기술이다.

Description

중첩도 측정용 테스트 패턴

본 발명은 중첩도 측정용 테스트 패턴에 관한 것으로, 특히 콘택홀의 디파인 ( define ) 시 하부층과의 오정렬 ( misalign ) 정도를 스코프 ( scope ) 상에서 쉽게 찾을 수 있게 하는 기술에 관한 것이다.

종래기술에서는 오정렬을 측정하기 위한 측정마크 ( overlay mark ) 를 형성하고 오정렬을 체크할 수 있는 버니어 메터 ( vernier meter ) 를 형성하였다.

기존의 오정렬 체크용 테스트패턴인 버니어 메터는 등간격의 전도체 라인과 0.05 ㎛ 씩 간격이 넓어지는 콘택홀로 구성되어 있으며, 해상도는 0.05 ㎛ 이다.

기존의 버니어 메터는 바 패턴 ( bar pattern ) 의 크기가 작아 전도체 라인의 경우 리프팅 현상이 일어나며, 또한 전도체 라인과 콘택홀과의 정렬 위치를 확인해야 하기 때문에 SEM 장비를 사용하여 인스펙션 ( inspection ) 해야 한다.

이러한 이유로 오정렬 현상여부를 판단하는데 시간이 많이 걸리며, 공정진행의 지연 요인 중 하나가 된다.

도 1 은 종래기술에 따른 오정렬 정도를 측정할 수 있는 버니어 메터를 도시한 개략적으로 도시한 평면도이다.

먼저, 전도체(11)가 바아 패턴으로 구비되되, 0.05 ㎛ 의 간격으로 형성하하다.

그리고, 도시되지않았으나 절연층을 형성하고 상기 바아 패턴의 전도체(11)와 같이 0.05 ㎛ 의 간격으로 콘택홀(13)을 형성한다.

상기한 바와 같이 종래기술에 따른 중첩도 측정용 테스트 패턴은, 작은 크기의 바아 패턴으로 형성되어 리프팅 현상이 쉽게 유발될 수 있어 중첩도를 측정하기어려운 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 스코프를 이용하여 용이하게 오정렬 정도를 판별할 수 있도록 큰 전도체 패턴을 형성함으로써 리프팅 현상을 방지하고 인 라인 ( in line ) 상에서도 쉽게 오정렬을 관측할 수 있는 중첩도 측정용 테스트 패턴을 제공하는데 그 목적이 있다.

도 1 는 종래기술의 실시예에 따른 중첩도 측정용 테스트 패턴을 도시한 평면도.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 중첩도 측정용 테스트 패턴을 도시한 평면도 및 단면도.

도 3 은 본 발명의 실시예에 따른 중첩도 측정용 테스트 패턴을 오정렬 발생을 도시한 평면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,29 : 콘택홀 13 : 도전체

21 : 제1전도층 23 : 제1절연층

25 : 제2전도층 27 : 제2절연층

ⓐ : 오정렬이 일어나는 부분

ⓑ : 오정렬 정도를 측정할 수 있는 부분

이상의 목적을 달성하기 위해 본 발명에 따른 중첩도 측정용 테스트 패턴은,

중첩도 측정용 테스트 패턴에 있어서,

소정크기의 직사각형 형태의 제1전도층 중앙부에 직사각형 형태의 제2전도층이 구비되고,

평면상에서 상기 제1전도층과 제2전도층의 경계부에 콘택홀이 구비되되, 다수의 콘택홀이 계단형태로 배열되고,

상기 계단 형태의 콘택홀이 직사각형 형태의 상기 제2전도층의 일측 장축과 타측 장축이 서로 대칭인 것과,

상기 제2전도층은 일자형 통 바아 형태인 것과,

상기 제1전도층이 반도체기판, 워드라인, 비트라인, 플레이트전극, 금속배선 등이고 제2전도층은 각각 바로 상부에 있는 전도층으로 구비되며, 상기 콘택홀은 상기 제2전도층 상부의 전도층 콘택홀인 것과,

상기 제1전도층이 제1금속배선인 경우, 상기 제2전도층은 제2금속배선이고 상기 콘택홀은 제3금속배선 콘택홀인 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 중첩도 측정용 테스트 패턴을 도시한 평면도 및 단면도로서, 단위 테스트 패턴을 도시한다. 여기서, 도 2b 는 도 2a 의 A-A' 의 절단면을 따라 도시한 단면도이다.

먼저, 하부절연층이 형성된 반도체기판(도시안됨) 상에 제1전도층(21)을 형성하되, 측정마크(도시안됨)의 일측에 20 ㎛× 60 ㎛ 의 크기를 갖는 제1전도층(21)패턴을 형성한다.

그리고, 상기 제1전도층(21)패턴 상부에 제1절연층(23)을 형성한다. 그리고, 상기 제1전도층(21)패턴 상부 중앙부에 10 ㎛× 50 ㎛ 의 크기를 갖는 제2전도층(25)패턴을 형성한다.

그리고, 전체표면상부에 제2절연층(27)을 형성하고 상기 제2전도층(25)패턴 및 제1전도층(21)패턴을 노출시키는 콘택홀(29)을 형성한다.

이때, 상기 콘택홀(29)은 평면상으로 상기 제2전도층(25)패턴 일부와 제1전도층(21)패턴 일부를 노출시키며 계단형으로 형성된다.

그리고, 상기 콘택홀(29)은 제2전도층(25)패턴의 장축과 단축에 모두 형성되며, 단축의 중앙부를 기준으로 장축과 장축이 대칭인 구조로 형성된다.

그리고, 여기서 상기 콘택홀(29)은 3 ㎛× 6 ㎛ 의 크기로 1 ㎛ 의 거리를 두고 형성된다.

한편, 도 2b 의 ⓐ 부분은 오정렬이 일어나는 부분을 도시한다. (도 2a, 도 2b)

도 3 은 상기 도 2a 에 따른 중첩도 측정용 테스트 패턴 형성후 오정렬이 유발된 경우를 도시한 평면도로서, ⓑ 부분에서와 같이 오정렬이 유발된 경우를 도시한다.

이때, 제2전도체(25)가 오정렬되어 윗쪽으로 이동한 것을 볼수 있는데 콘택홀(29) 간의 간격차이가 0.1 ㎛ 이므로 원으로 그려진 ⓑ 부분의 콘택홀(29)이 제2전도층(29)에 걸친 정도를 가지고 오정렬 정도를 판단한다.

또한, 좌우로 유발되는 오정렬 현상도 동일한 방법으로 측정 가능하다.

이상에서 설명한 바와같이 본 발명에 따른 중첩도 측정용 테스트 패턴은, 패턴의 모양 만으로 오정렬 효과를 판별할 수 있어 간편하고 전도층의 크기가 크기 때문에 전도층 리프팅 현상으로 인한 패턴 불량을 막을 수 있다. 또한, 스코프 만으로 간단히 오정렬 현상을 관찰 할 수 있기 때문에 런 ( run ) 의 진행 여부를 판별할 수 있다. 그리고. 패턴의 메인 칩 상부에 디파인 할 수 있기 때문에 메인 칩 에서의 중첩 마진도 체크할 수 있다.

Claims (4)

1. 중첩도 측정용 테스트 패턴에 있어서,

   소정크기의 직사각형 형태의 제1전도층 중앙부에 직사각형 형태의 제2전도층이 구비되고,

   평면상에서 상기 제1전도층과 제2전도층의 경계부에 콘택홀이 구비되되, 다수의 콘택홀이 계단형태로 배열되고,

   상기 계단 형태의 콘택홀이 직사각형 형태의 상기 제2전도층의 일측 장축과 타측 장축이 서로 대칭인 것을 특징으로 하는 중첩도 측정용 테스트 패턴.
2. 제 1 항에 있어서,

   상기 제2전도층은 일자형 통 바아 형태인 것을 특징으로하는 중첩도 측정용 테스트 패턴.
3. 제 1 항에 있어서,

   상기 제1전도층이 반도체기판, 워드라인, 비트라인, 플레이트전극, 금속배선 등이고 제2전도층은 각각 바로 상부에 있는 전도층으로 구비되며, 상기 콘택홀은 상기 제2전도층 상부의 전도층 콘택홀인 것을 특징으로하는 중첩도 측정용 테스트 패턴.
4. 제 3 항에 있어서,

   상기 제1전도층이 제1금속배선인 경우, 상기 제2전도층은 제2금속배선이고 상기 콘택홀은 제3금속배선 콘택홀인 것을 특징으로하는 중첩도 측정용 테스트 패턴.