KR20120078971A - 오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법 - Google Patents

오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법 Download PDF

Info

Publication number
KR20120078971A
KR20120078971A KR1020110000296A KR20110000296A KR20120078971A KR 20120078971 A KR20120078971 A KR 20120078971A KR 1020110000296 A KR1020110000296 A KR 1020110000296A KR 20110000296 A KR20110000296 A KR 20110000296A KR 20120078971 A KR20120078971 A KR 20120078971A
Authority
KR
South Korea
Prior art keywords
pattern
monitoring
monitoring pattern
overlay
active region
Prior art date
Application number
KR1020110000296A
Other languages
English (en)
Other versions
KR101185992B1 (ko
Inventor
이준석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110000296A priority Critical patent/KR101185992B1/ko
Publication of KR20120078971A publication Critical patent/KR20120078971A/ko
Application granted granted Critical
Publication of KR101185992B1 publication Critical patent/KR101185992B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명의 오버레이 모니터링 패턴이 구비된 반도체 소자는, 셀(cell) 영역 및 스크라이브 레인(scribe lane) 영역을 포함하는 반도체 기판; 셀 영역 상에 배열된 활성 영역; 활성 영역을 가로질러 뻗어 있는 게이트 라인; 및 스크라이브 레인 영역 상에 배열된 제1 모니터링 패턴들과, 제1 모니터링 패턴들과 동일한 방향으로 배열된 제2 모니터링 패턴들로 이루어진 오버레이 모니터링 패턴을 포함한다.

Description

오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법 {Overlay monitoring pattern and the method measurement a alignment by using the same}
본 발명은 반도체 소자 제조 공정에 관한 것으로서, 보다 상세하게는 오버레이 모니터링 패턴의 형성방법 및 이를 이용한 반도체 소자의 정렬도 측정방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 소자의 디자인 룰(design rule)이 작아짐에 따라, 트랜지스터의 채널의 길이가 짧아지면서 문턱전압의 감소 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 이에 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다.
도 1은 일반적인 8F2 반도체 소자를 개략적으로 나타내보인 도면이다.
도 1을 참조하면, 8F2 셀 디자인의 리세스 게이트를 가지는 반도체 소자는 활성 영역(100)들 내에 리세스 트렌치(미도시함)가 배치되고, 리세스 트렌치와 중첩하여 리세스 게이트(110)들이 배치되어 있다. 리세스 게이트를 가지는 반도체 소자는 리세스 트렌치의 형상을 따라 채널이 형성되어 평면 채널을 가지는 반도체 소자에 비하여 채널의 길이가 길어지게 되고, 이에 따라 단채널 효과가 감소하는 효과가 있다. 이러한 리세스 게이트를 형성하는 데 있어서 중요한 공정 변수가 오버레이(overlay) 제어 능력이다. 즉, 리세스 게이트(110)를 리세스 트렌치에 정확하게 정렬시키는 것이 중요하다. 리세스 트렌치와 리세스 게이트가 오정렬(misalign)되면 후속 공정을 진행하는 과정에서 인접한 셀과 연결되거나 소스/드레인 영역의 불균형과 같은 결함을 가져올 수 있다. 이에 따라 리세스 트렌치와 리세스 게이트의 정렬 정확도를 확인하기 위해 오버레이 버니어(overlay vernier)를 이용하고 있다.
오버레이 버니어는 리세스 게이트(110)를 포함하는 셀 패턴(cell pattern)들이 배치되는 셀 영역 주위의 스크라이브 레인(scribe lane) 영역에 배치되며, 오버레이 장비를 이용하여 배치된 오버레이 버니어의 정렬도를 확인함으로써 전후 형성된 막들의 정렬 정확도를 확인하고 있다. 그런데 오버레이 버니어는 일반적으로 셀 패턴의 크기보다 큰 크기로 형성됨에 따라 실제 셀 패턴들의 오버랩되는 정도가 오버레이 버니어의 측정값과는 다른 경우가 많다. 예를 들어, 오버레이 버니어는 스크라이브 라인 영역에 형성된 패턴의 크기가 수백 ㎚인 반면, 실제 셀 영역에 형성되는 셀 패턴들의 크기는 수십 ㎚이므로 오버레이 버니어의 측정값이 실제 셀 패턴의 정렬되는 정도에 정확하게 일치하지 않는 문제가 있다. 반도체 소자의 집적도가 높아지면서 8F2 셀 디자인에서 6F2 또는 4F2로 축소되면 오버레이 버니어 측정값이 실제 셀 패턴의 오버랩되는 정도와 불일치되는 것이 더욱 커지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자를 제조시 8F2 셀 디자인에서 6F2 또는 4F2로 셀 디자인이 축소되는 경우에도 셀 패턴들의 오버랩되는 정도를 확인하여 오버레이 정확도를 향상시킬 수 있는 오버레이 모니터링 패턴의 형성방법 및 이를 이용한 반도체 소자의 정렬도 측정방법을 제공하는데 있다.
본 발명의 일 관점에 따른 오버레이 모니터링 패턴이 구비된 반도체 소자는, 셀(cell) 영역 및 스크라이브 레인(scribe lane) 영역을 포함하는 반도체 기판; 상기 셀 영역 상에 배열된 활성 영역; 상기 활성 영역을 가로질러 뻗어 있는 게이트 라인; 및 상기 스크라이브 레인 영역 상에 배열된 제1 모니터링 패턴들과, 상기 제1 모니터링 패턴들과 동일한 방향으로 배열된 제2 모니터링 패턴들로 이루어진 오버레이 모니터링 패턴을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 활성 영역은 사선 방향으로 6F2 셀 레이아웃을 따라 배열된다.
상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 제1 모니터링 패턴 사이의 피치(pitch)는 상기 활성 영역의 피치보다 적어도 2배의 피치로 배열된다.
상기 제1 모니터링 패턴은 상기 활성 영역 형성시 함께 형성된 구조이다.
상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 적어도 2배의 피치로 배열된다.
상기 제2 모니터링 패턴은 상기 게이트 라인 형성시 함께 형성된다.
상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치된다.
상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치된다.
본 발명의 다른 관점에 따른 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법은, 셀 영역 및 스크라이브 레인 영역을 포함하는 반도체 기판의 셀 영역 상에 소자분리막으로 활성 영역을 설정하는 단계; 상기 활성 영역을 설정하면서 상기 스크라이브 레인 영역 상에 제1 모니터링 패턴들을 형성하는 단계; 상기 활성 영역을 가로질러 뻗어 있는 게이트 라인을 형성하는 단계; 상기 스크라이브 레인 영역의 상기 제1 모니터링 패턴 사이에 상기 제1 모니터링 패턴과 동일한 방향의 제2 모니터링 패턴들을 형성하는 단계; 및 상기 제1 모니터링 패턴 또는 제2 모니터링 패턴 사이의 공간의 폭을 측정하여 상기 활성 영역 및 게이트 라인 사이의 오정렬 정도를 측정하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 활성 영역은 사선 방향으로 배열하게 형성하며, 6F2 셀 레이아웃을 따라 배열하는 것이 바람직하다.
상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 상기 제1 모니터링 패턴 사이의 피치는 상기 활성 영역의 피치보다 적어도 2배 큰 피치로 배열하는 것이 바람직하다.
상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 상기 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 적어도 2배 큰 피치로 배열하는 것이 바람직하다.
상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치하여 형성하는 것이 바람직하다.
상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치하여 형성하는 것이 바람직하다.
상기 활성 영역 및 게이트 라인 사이의 오정렬 정도를 측정하는 단계는,
상기 제1 모니터링 패턴 또는 제2 모니터링 패턴의 좌측 공간 폭에서 우측 공간 폭을 2로 나누어 측정된 오버레이 값이 "0"인 경우에는 셀 영역에서의 정렬이 정상적으로 이루어진 것으로 설정하고, 오버레이 값이 "0"보다 큰 양수인 경우에는 우측으로 패턴의 위치가 벗어난 것이며, 오버레이 값이 "0"보다 작은 음수인 경우에는 패턴의 위치가 좌측으로 벗어난 것으로 검출하여 오버레이 장비에 피드백하는 것이 바람직하다.
본 발명에 따르면, 반도체 소자를 6F2 셀 디자인으로 개발하는데 있어서 전 단계의 오버레이 모니터링 패턴과 이후 단계의 오버레이 모니터링 패턴이 서로 동일한 방향으로 배열되어 있어 오정렬 정도를 용이하고 정확하게 측정할 수 있다.
이에 따라 실제 셀 영역에 형성되는 패턴이 어떠한 기울기를 가지는 경우에도 오정렬 정도를 정확하게 모티너링할 수 있다.
도 1은 일반적인 8F2 반도체 소자를 개략적으로 나타내보인 도면이다.
도 2는 일반적인 8F2 및 6F2 반도체 소자의 정렬도를 측정하는 방법을 설명하기 위해 나타내보인 도면이다.
도 3 내지 6은 본 발명의 실시예에 따른 오버레이 모니터링 패턴의 형성방법을 설명하기 위해 나타내보인 도면이다.
도 7은 본 발명에 따른 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법을 설명하기 위해 나타내보인 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2는 8F2 및 6F2 반도체 소자의 정렬도를 측정하는 방법을 설명하기 위해 나타내보인 도면이다.
오버레이 버니어는 상술한 바와 같이, 일반적으로 셀 패턴의 크기보다 큰 크기로 형성됨에 따라 실제 셀 패턴들의 오버랩되는 정도가 오버레이 버니어의 측정값과는 다른 경우가 많다. 이에 따라 오버레이 버니어로 측정한 데이터와 함께, 실제 셀 패턴들 사이의 오정렬 정도를 측정한 데이터를 수집하고, 두 데이터를 비교 확인함으로써 오버레이 정확도의 안정성을 확보하는 방법이 있다. 이하 도면을 참조하여 설명하기로 한다.
리세스 게이트가 형성된 8F2 반도체 소자를 나타내보인 도 2의 (a)를 참조하면, 8F2 반도체 소자는 활성 영역(100)들 내에 리세스 트렌치(미도시함)가 배치되고, 리세스 트렌치와 중첩하여 리세스 게이트(110)들이 배치되어 있다. 여기서 활성 영역(100)들은 반도체 기판의 X축에 대하여 수직하게 배치됨에 따라 활성 영역(100) 위에 뻗어 있는 리세스 게이트(110) 또한 활성 영역(100)과 수직 각도(α)로 배치된다. 이러한 리세스 게이트(110)를 가지는 8F2 반도체 소자는 일반적으로 하나의 활성 영역(100) 상에 두 개의 리세스 게이트(110a, 110b)들이 배치된다. 이에 따라 셀 영역 상에 실제 형성된 리세스 게이트(110a, 110b)들이 활성 영역(100) 상에 배치된 오정렬 정도를 확인하기 위해서는 리세스 게이트(110a, 110b)들에 의해 분리된 활성 영역(100)의 좌측 영역의 제1폭(a1) 및 우측 영역의 제2폭(b1)의 크기를 측정하고 제1폭(a1) 및 제2폭(b1)의 크기를 비교하여 확인할 수 있다. 이와 같이 셀 영역 상에 실제로 형성된 패턴들의 오정렬 정도를 확인하고 이를 오버레이 버니어로부터 측정한 데이터와 비교하여 오버레이 정확도를 향상시키게 된다.
그런데 반도체 소자의 집적도가 높아지면서 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 1비트를 저장하는 기준인 8F2에서 6F2에 단위 셀을 구현하여 반도체 소자의 칩(chip) 면적을 줄임으로써 웨이퍼에 구현가능한 칩의 개수를 증가시키기 위한 연구가 진행되고 있다. 6F2 레이아웃을 갖는 소자는 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F가 되도록 하여 면적이 6F2(6F스퀘어)가 되는 단위 셀을 갖는 반도체 소자로 정의될 수 있다. 여기서 F는 최소 피쳐(feature) 크기이다.
리세스 게이트가 형성된 6F2 반도체 소자를 나타내보인 도 2의 (b)를 참조하면, 6F2 반도체 소자는 소자분리막(120)에 의해 한정된 활성 영역(115)들 내에 형성된 리세스 트렌치(미도시함)와 중첩하여 리세스 게이트(125)들이 배치되어 있다. 그런데 6F2 반도체 소자에서 활성 영역(115)들은 한정된 공간 내에 많은 활성 영역들을 배치하기 위해 반도체 기판의 X축에 대하여 90도보다 작은 각도(β)로 기울어진 형태로 배치된다. 이러한 6F2 반도체 소자는 하나의 활성 영역(115) 상에 두 개의 리세스 게이트(125a, 125b)들이 배치된다. 그런데 6F2 반도체 소자에서 셀 영역 상에 실제 형성된 리세스 게이트(125a, 125b)들은 90도보다 작은 각도(β)로 기울어진 형태의 활성 영역(115) 위에 배치되어 있다. 이에 따라 오버레이 버니어로부터 측정한 데이터와 비교하기 위해 셀 영역 상에 실제로 형성된 패턴들의 오정렬 정도를 확인하는 방법으로 리세스 게이트(125a, 125b)들에 의해 분리된 활성 영역(115)의 좌측 영역의 제1폭(a2) 및 우측 영역의 제2폭(b2)의 크기를 측정하기 어렵고, 정확한 값을 측정하기에도 어려운 점이 있다.
도 3 내지 6은 본 발명의 실시예에 따른 오버레이 모니터링 패턴의 형성방법을 설명하기 위해 나타내보인 도면이다.
도 3을 참조하면, 반도체 기판(300) 상에 소자분리막(305)에 의해 정의된 활성 영역(310)들을 배치한다. 이를 위해 반도체 기판(300) 상에 활성 영역(310)이 형성될 영역을 차단하여 반도체 기판(300)의 표면을 선택적으로 노출시키는 마스크막 패턴(미도시함)을 형성한다. 여기서 마스크막 패턴은 산화막 또는 질화막의 단일막 또는 산화막 및 질화막의 적층 구조로 형성할 수 있다. 다음에 마스크막 패턴을 식각마스크로 반도체 기판(300)의 노출 부분을 식각하여 소자분리용 트렌치(미도시함)를 형성한다. 다음에 소자분리용 트렌치를 절연물질로 매립하여 소자분리막(305)을 형성한다. 그리고 마스크막 패턴은 제거한다. 여기서 활성 영역(310)들이 배치된 반도체 기판(300)은 셀 영역(A)이다. 셀 영역(A)은 이후 형성될 리세스 게이트를 포함하는 셀 패턴들이 배치된다.
반도체 기판(300)의 셀 영역(A)에 활성 영역(310)들을 형성하면서 이와 함께 도 4에 도시한 바와 같이, 반도체 기판(300)의 스크라이브 레인 영역(B)에 제1 모니터링 패턴(400)을 형성한다. 제1 모니터링 패턴(400)이 배치되는 스크라이브 레인 영역(B)은 셀 영역(A)을 둘러싸게 배치되며, 오버레이 버니어(overlay vernier) 또는 얼라인 키(align key)를 포함하는 소자의 동작에 영향을 미치지 않는 패턴들이 배치된다. 여기서 제1 모니터링 패턴(400)은 반도체 기판(300)의 X축 방향으로 공간(S1)을 포함하여 배열된 제1 패턴(400a)들과 반도체 기판(300)의 Y축 방향으로 공간(S1)을 포함하여 배열된 제2 패턴(400b)들을 포함한다. 제2 패턴(400b)들은 제1 패턴(400a)이 배치된 영역과 인접하는 영역에 배열된다. 이 경우 제1 모니터링 패턴(400)의 선폭(W2)은 셀 영역(A)에 형성된 활성 영역(310)의 선폭(W1)과 동일한 크기로 형성하고, 피치(pitch, P2)는 활성 영역(310)의 피치(P1)보다 적어도 2배 이상의 피치를 가지게 배열한다.
예를 들어, 30nm 소자의 경우에, 셀 영역(A)에 형성된 활성 영역(310)의 선폭(W1)은 30nm로 형성하고, 활성 영역(310) 사이의 피치(P1)를 60nm가 되도록 패터닝했다면, 제1 모니터링 패턴(400)의 선폭(W2)은 활성 영역(310)과 동일한 30nm로 형성하면서, 제1 모니터링 패턴(400) 사이의 피치(P2)는 활성 영역(310)의 피치(P2)보다 적어도 2배인 120nm의 폭으로 형성하는 것이 바람직하다. 이 경우 제1 모니터링 패턴(400)은 활성 영역(310)을 형성하기 위한 마스크막 패턴과 동일한 물질로 구성된다. 예컨대 제1 모니터링 패턴(400)은 산화막 또는 질화막의 단일막 또는 산화막 및 질화막의 적층 구조로 형성할 수 있다. 제1 모니터링 패턴(400)은 마스크막 패턴이 제거되는 과정에서 제거되지 않고 스크라이브 레인 영역(B)에 잔류시킨다. 다시 도 3을 참조하면, 셀 영역(A)에 배치된 활성 영역(310)은 반도체 기판(300)의 X축에 대하여 90도보다 작은 각도(β)로 기울어진 형태로 배치되는 반면, 스크라이브 레인 영역(B)에 배치된 제1 패턴(400a) 및 제2 패턴(400b)은 각각 반도체 기판(300)과 수평(horizontal) 방향으로 형성되거나, 수직(vertical) 방향으로 배치된다.
도 5를 참조하면, 셀 영역(A)에 형성된 활성 영역(310)을 가로지르는 게이트 라인(320)들을 배열한다. 게이트 라인(320)은 활성 영역(310)과 일정 각도(β)로 기울어진 형태로 배치된다. 게이트 라인(320)은 리세스 게이트로 형성할 수 있다. 이를 위해 반도체 기판(300)을 표면으로부터 식각하여 활성 영역(310) 내에 리세스 트렌치(미도시함)를 형성한다. 다음에 리세스 트렌치를 포함하는 반도체 기판(300) 상에 게이트 산화막(미도시함)을 포함하는 게이트 전극 물질을 형성한다. 게이트 전극 물질은 폴리실리콘으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 다음에 게이트 전극 물질을 패터닝하여 활성 영역(310)을 가로지르는 게이트 라인(320)들을 형성한다. 하나의 활성 영역(310) 상에 두 개의 리세스 게이트(320a, 320b)들이 배치된다.
반도체 기판(300)의 셀 영역(A)에 게이트 라인(320)들을 형성하면서 이와 함께 도 6에 도시한 바와 같이, 반도체 기판(300)의 스크라이브 레인 영역(B)에 제3 패턴(410a) 및 제4 패턴(410b)으로 이루어진 제2 모니터링 패턴(410)을 형성한다. 제2 모니터링 패턴(410)의 제3 패턴(410a) 및 제4 패턴(410b)은 제1 모니터링 패턴(400)의 제1 패턴(410a) 및 제2 패턴(410b)과 각각 동일한 방향으로 배열된다. 즉, 제2 모니터링 패턴(410)의 제3 패턴(410a)은 제1 모니터링 패턴(400)의 제1 패턴(400a)과 동일한 방향인 반도체 기판(300)의 X축 방향으로 배열된다. 또한 제2 모니터링 패턴(410)의 제4 패턴(410b)은 제1 모니터링 패턴(400)의 제12패턴(400b)과 동일한 방향인 반도체 기판(300)의 Y축 방향으로 배열된다. 제2 모니터링 패턴(410)의 제4 패턴(410b)들은 제3 패턴(410a)이 배치된 영역과 인접하는 영역에 배열된다.
제2 모니터링 패턴(410)의 선폭(W4)은 셀 영역(A)에 형성된 게이트 라인(320)의 선폭(W3)과 동일한 크기로 형성하고, 제2 모니터링 패턴(410)들의 이격 간격인 피치(P4)는 게이트 라인(320)의 피치(P3)보다 적어도 2배 이상의 피치를 가지게 배열한다. 예를 들어, 30nm 소자의 경우에, 셀 영역(A)에 형성된 게이트 라인(320)의 선폭(W3)을 30nm로 형성하고, 게이트 라인(320) 사이의 간격인 피치(P3)를 60nm가 되도록 패터닝했다면, 제2 모니터링 패턴(410)의 선폭(W4)은 게이트 라인(320)과 동일한 크기인 30nm로 형성하면서, 피치(P4)는 게이트 라인(320)의 피치(P3)보다 적어도 2배인 120nm의 폭으로 형성하는 것이 바람직하다. 이 경우 제2 모니터링 패턴(410)은 제1 모니터링 패턴(400)의 피치 중심부로부터 1피치만큼 이동시켜 배열한다. 그러면 제2 모니터링 패턴(410)은 제1 모니터링 패턴(400)들 사이의 공간(S1) 상에 배치된다. 이에 따라 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410) 사이의 간격은 60nm 피치로 설정된다. 여기서 제2 모니터링 패턴(410)은 게이트 라인(320)을 형성하면서 함께 형성됨에 따라 게이트 라인(320)과 동일한 물질로 구성된다.
이와 같이 형성된 제1 모니터링 패턴 및 제2 모니터링 패턴을 이용하여 실제 셀 영역에 형성된 셀 패턴들 사이의 오정렬 정도를 측정할 수 있다. 이하 도면을 참조하여 설명하기로 한다.
도 7은 본 발명에 따른 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법을 설명하기 위해 나타내보인 도면이다.
도 7을 참조하면, 동일한 방향으로 배열된 제1 모니터링 패턴 및 제2 모니터링 패턴의 양쪽에 배치된 공간의 폭(a3, b3)을 측정하여 실제 셀 영역에서의 오정렬 정도를 측정한다. 예를 들어, 30nm 소자인 경우, 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410) 사이의 간격은 상술한 바와 같이, 60nm 피치로 설정된다. 여기서 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410)의 선폭은 각각 셀 영역에 형성된 실제 활성 영역(310) 및 게이트 라인(320)의 선폭과 동일한 선폭으로 형성되었으므로 30nm의 폭으로 구성된다. 그리고 제1 모니터링 패턴(400) 및 제2 모니터링 패턴(410) 사이에 배치된 공간 폭은 30nm의 폭으로 구성된다.
그러면 제2 모니터링 패턴(400)의 제3 패턴(410a)을 기준으로, 오버레이 값은 제3 패턴(410a)의 좌측 공간폭(a3)-우측 공간폭(b3)을 2nm로 나눈 식인 (a3-b3)/2nm로 나타낼 수 있다. 이에 상기 오버레이 값이 "0"인 경우에는 셀 영역에서의 정렬이 정상적으로 이루어진 것을 의미하고, 오버레이 값이 "0"보다 큰 양수인 경우에는 우측으로 오버레이가 벗어난 것을 의미한다. 그리고 오버레이 값이 "0"보다 작은 음수인 경우에는 오버레이가 좌측으로 벗어난 것을 의미한다. 이와 같이 측정된 오버레이 데이터를 오버레이 장비에 피드백(feedback)하여 오버레이가 벗어난 것을 수정할 수 있다.
이와 같이 스크라이브 레인 영역에 활성 영역과 대응하는 제1 모니터링 패턴 및 게이트 라인과 대응하는 제2 모니터링 패턴이 서로 동일 방향으로 배열되면서 실제 셀 영역에 형성되는 패턴의 선폭과 동일한 선폭 크기로 형성함에 따라 간접적으로 셀 패턴들의 오정렬된 정도를 관찰할 수 있다. 또한 제1 모니터링 패턴 및 제2 모니터링 패턴을 동일한 방향으로 배열함에 따라 한정된 공간에서 집적도를 높이기 위해 활성 영역을 기울기를 가지게 형성하더라도 정확하게 오정렬을 확인할 수 있다.
300: 반도체 기판 310: 활성 영역
400: 제1 모니터링 패턴 410: 제2 모니터링 패턴
P1, P2, P3, P4 : 피치 W1, W2, W3, W4 : 선폭

Claims (17)

  1. 셀(cell) 영역 및 스크라이브 레인(scribe lane) 영역을 포함하는 반도체 기판;
    상기 셀 영역 상에 배열된 활성 영역;
    상기 활성 영역을 가로질러 뻗어 있는 게이트 라인; 및
    상기 스크라이브 레인 영역 상에 배열된 제1 모니터링 패턴들과, 상기 제1 모니터링 패턴들과 동일한 방향으로 배열된 제2 모니터링 패턴들로 이루어진 오버레이 모니터링 패턴을 포함하는 오버레이 모니터링 패턴이 구비된 반도체 소자.
  2. 제1항에 있어서,
    상기 활성 영역은 사선 방향으로 배열된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  3. 제2항에 있어서,
    상기 활성 영역은 6F2 셀 레이아웃을 따라 배열하는 오버레이 모니터링 패턴이 구비된 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 제1 모니터링 패턴 사이의 피치(pitch)는 상기 활성 영역의 피치보다 적어도 2배의 피치로 배열된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 모니터링 패턴은 상기 활성 영역 형성시 함께 형성된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 적어도 2배의 피치로 배열된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  7. 제1항에 있어서,
    상기 제2 모니터링 패턴은 상기 게이트 라인 형성시 함께 형성된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  9. 제1항에 있어서,
    상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치된 오버레이 모니터링 패턴이 구비된 반도체 소자.
  10. 셀 영역 및 스크라이브 레인 영역을 포함하는 반도체 기판의 셀 영역 상에 소자분리막으로 활성 영역을 설정하는 단계;
    상기 활성 영역을 설정하면서 상기 스크라이브 레인 영역 상에 제1 모니터링 패턴들을 형성하는 단계;
    상기 활성 영역을 가로질러 뻗어 있는 게이트 라인을 형성하는 단계;
    상기 스크라이브 레인 영역의 상기 제1 모니터링 패턴 사이에 상기 제1 모니터링 패턴과 동일한 방향의 제2 모니터링 패턴들을 형성하는 단계; 및
    상기 제1 모니터링 패턴 또는 제2 모니터링 패턴 사이의 공간의 폭을 측정하여 상기 활성 영역 및 게이트 라인 사이의 오정렬 정도를 측정하는 단계를 포함하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  11. 제10항에 있어서,
    상기 활성 영역은 사선 방향으로 배열하게 형성하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  12. 제10항에 있어서,
    상기 활성 영역은 6F2 셀 레이아웃을 따라 배열하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  13. 제10항에 있어서,
    상기 제1 모니터링 패턴은 상기 활성 영역과 동일한 선폭으로 형성하고, 상기 제1 모니터링 패턴 사이의 피치는 상기 활성 영역의 피치보다 적어도 2배 큰 피치로 배열하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  14. 제10항에 있어서,
    상기 제2 모니터링 패턴은 상기 게이트 라인과 동일한 선폭으로 형성하고, 상기 제2 모니터링 패턴 사이의 피치는 상기 게이트 라인의 피치보다 적어도 2배 큰 피치로 배열하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  15. 제10항에 있어서,
    상기 제1 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제1 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제2 패턴을 포함하되, 상기 제1 패턴 및 제2 패턴은 서로 인접하는 영역에 배치하여 형성하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  16. 제10항에 있어서,
    상기 제2 모니터링 패턴은 상기 반도체 기판과 수평(horizontal) 방향으로 배열된 제3 패턴 및 상기 반도체 기판과 수직(vertical) 방향으로 배치된 제4 패턴을 포함하되, 상기 제3 패턴 및 제4 패턴은 서로 인접하는 영역에 배치하여 형성하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
  17. 제10항에 있어서,
    상기 활성 영역 및 게이트 라인 사이의 오정렬 정도를 측정하는 단계는,
    상기 제1 모니터링 패턴 또는 제2 모니터링 패턴의 좌측 공간 폭에서 우측 공간 폭을 2로 나누어 측정된 오버레이 값이 "0"인 경우에는 셀 영역에서의 정렬이 정상적으로 이루어진 것으로 설정하고, 오버레이 값이 "0"보다 큰 양수인 경우에는 우측으로 패턴의 위치가 벗어난 것이며, 오버레이 값이 "0"보다 작은 음수인 경우에는 패턴의 위치가 좌측으로 벗어난 것으로 검출하여 오버레이 장비에 피드백하는 오버레이 모니터링 패턴을 이용한 반도체 소자의 정렬도 측정방법.
KR1020110000296A 2011-01-03 2011-01-03 오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법 KR101185992B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110000296A KR101185992B1 (ko) 2011-01-03 2011-01-03 오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110000296A KR101185992B1 (ko) 2011-01-03 2011-01-03 오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법

Publications (2)

Publication Number Publication Date
KR20120078971A true KR20120078971A (ko) 2012-07-11
KR101185992B1 KR101185992B1 (ko) 2012-09-26

Family

ID=46712138

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110000296A KR101185992B1 (ko) 2011-01-03 2011-01-03 오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법

Country Status (1)

Country Link
KR (1) KR101185992B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695320A (zh) * 2018-04-25 2018-10-23 厦门元顺微电子技术有限公司 半导体pcm结构及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11378394B1 (en) 2020-12-11 2022-07-05 Kla Corporation On-the-fly scatterometry overlay metrology target

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695320A (zh) * 2018-04-25 2018-10-23 厦门元顺微电子技术有限公司 半导体pcm结构及其制作方法
CN108695320B (zh) * 2018-04-25 2024-03-12 厦门元顺微电子技术有限公司 半导体pcm结构及其制作方法

Also Published As

Publication number Publication date
KR101185992B1 (ko) 2012-09-26

Similar Documents

Publication Publication Date Title
US11037882B2 (en) Overlay mark
US7741221B2 (en) Method of forming a semiconductor device having dummy features
US9551923B2 (en) Cut mask design layers to provide compact cell height
KR100787941B1 (ko) 중첩 마크를 갖는 포토 마스크 및 반도체 장치의 제조 방법
TWI730050B (zh) 層疊對準標記與評估製程穩定度的方法
US9355923B2 (en) Semiconductor device with an overlay mark including segment regions surrounded by a pool region
US7598155B1 (en) Method of manufacturing an overlay mark
KR101185992B1 (ko) 오버레이 모니터링 패턴 및 이를 이용한 반도체 소자의 정렬도 측정방법
KR20090008626A (ko) 반도체 장치의 테스트 구조물, 그 형성 방법, 반도체 장치및 이의 제조 방법
US7626402B2 (en) Semiconductor device and method of measuring sheet resistance of lower layer conductive pattern thereof
KR100520693B1 (ko) 반도체 메모리 어레이 및 그 제조 방법
KR20100072554A (ko) 플래시 메모리 소자의 오버레이 마크 및 그 형성방법
US9506965B2 (en) Alternately arranged overlay marks having asymmetric spacing and measurement thereof
KR20100134417A (ko) 반도체 소자의 오버레이 버니어 형성 방법
US20230378082A1 (en) Overlay mark
US20160126194A1 (en) Measurement mark structure and manufacturing method thereof
CN213958950U (zh) 晶圆的测试结构
CN112951803B (zh) 微影制程的关键尺寸的监控结构
KR20120005253A (ko) 반도체 메모리 디바이스의 오버레이 버니어
JP3757728B2 (ja) マスク合わせずれ評価用パターン
KR100293711B1 (ko) 미세 게이트 선폭을 갖는 모스트랜지스터의 특성검사를 위한 모스트랜지스터 테스트 패턴을 구비하는 반도체 장치
KR20120067129A (ko) 오버레이 버니어 및 이를 이용한 오버레이 측정 방법
KR20100039037A (ko) 반도체 소자의 오버레이 버니어
KR20090068584A (ko) 반도체 소자의 오버레이 키 패턴 및 오버레이 키 패턴 형성방법
KR20080009936A (ko) 반도체 소자의 웨이퍼 키

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150824

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190920

Year of fee payment: 8