TWI730050B - 層疊對準標記與評估製程穩定度的方法 - Google Patents
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Abstract
本發明是提供一種層疊對準標記,包含一基底以及位在基底上的複數組第一圖案區塊以及第二圖案區塊。基底定義有一第一方向與一第二方向,第一方向垂直於第二方向。每一組的第一圖案區塊與第二圖案區塊沿著一中心成旋轉對稱,其中各第一圖案區塊包含一大矩框以及複數個小矩框,各第二圖案區塊包含一大矩框以及複數小矩框,各大矩框短邊值是各小矩框短邊值的3倍以上。本發明還提供了一種評估製程穩定度的方法。
Description
本發明是關於一種層疊對準標記與一種評估製程穩定度的方法,更具體來說,是一種整合於自動對準雙重圖案化製程的層疊對準標記與一種評估自動對準雙重圖案化製程穩定度的方法。
積體電路(IC)技術在不斷的改進中。這種改進常常是關於減小元件尺寸而獲取更低的製造成本,更高的器件積極密度,更快的速度和更好的性能。
微影技術經常用在形成積體電路器件中的元件,通常是,曝光工具讓光通過光罩投射在晶圓的光阻,導致光阻層具有在此的積體電路元件的圖像。曝光工具的分辨率限制了更小尺寸的元件圖案的形成。例如,形成具有鰭狀結構的鰭式場效應晶體管(FinFET)因為現有微影分辨率的限制而受到限制。
隨著元件尺寸的日益減小,現有的技術並無法直接量測尺寸的線寬,而無法得知形成在晶圓上的元件是否符合需求,而成了一個亟需解決的問題。
本發明於是一種層疊對準標記與一種評估製程穩定度的方法,特別是可應用於自動對準雙重圖案化製程。
根據本發明的一個實施例,本發明是提供一種層疊對準標記(overlay mark),包含一基底以及位在基底上的複數組第一圖案區塊以及第二圖案區塊。基底定義有一第一方向與一第二方向,第一方向垂直於第二方向。每一組的第一圖案區塊與第二圖案區塊沿著一中心成旋轉對稱,其中各第一圖案區塊包含一大矩框以及複數個小矩框,各第二圖案區塊包含一大矩框以及複數小矩框,各大矩框短邊值是各小矩框短邊值的3倍以上。
根據本發明另一一個實施例,本發明是提供了一種評估製程穩定度的方法。首先提供一基底,基底上定義有一第一方向以及一第二方向,第一方向垂直於第二方向。接著進行一半導體製程以形成一層疊對準標記,其包含有複數組第一圖案區塊以及第二圖案區塊,每一組的第一圖案區塊與第二圖案區塊沿著一中心成旋轉對稱,第一圖案區塊包含一大矩框以及複數小矩框,第二圖案區塊包含一大矩框以及複數小矩框,在一複數個第一組的第一圖案區塊與第二圖案區塊中,大矩框與小矩框的長邊平行於第二方向,且大矩框短邊值是該小矩框短邊值的3倍以上。然後,量測層疊對準標記,以獲得複數組數值G1。最後計算這些數值G1的變異值,以評估半導體製程在第一方向上的製程穩定度。
綜上所述,本發明是提供一種層疊對準標記與一種評估製程穩定度的方法,較佳是搭配自動對準雙重圖案化技術,可以精確測量圖形中線寬的變化。
300:晶圓
404:晶粒區
302:層疊對準標記
406:切割道區
304:第一圖案區塊
500:圖案化中柱層
306:第二圖案區塊
502:側壁子
304B,306B:大矩框
600:步驟
304S,304S:小矩框
602:步驟
400:第一方向
604:步驟
402:第二方向
606:步驟
第1圖所繪示為本發明一種層疊對準標記在晶圓位置的示意圖。
第2圖與第3圖所繪示為本發明層疊對準標記的其中一個實施例的示意圖。
第4圖與第5圖所繪示為本發明形成層疊對準標記的步驟示意圖。
第6圖所繪示為本發明之層疊對準標記用以量測臨界尺寸變異的示意圖。
第7圖所繪示為本發明層疊對準標記用於量測臨界尺寸變異的示意圖。
第8圖所繪示為本發明之層疊對準標記之另一實施例的示意圖。
第9圖所繪示為本發明之層疊對準標記之另一實施例的示意圖。
第10圖所繪示為本發明一種測量製程穩定度的流程圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明,下文特列舉本發明之數個較佳實施例,並配合所附圖式,詳細說明本發明的構成內容及所欲達成之功效。
本發明是關於一種用於層疊對準標記的圖案。在目前先進的半導體製程中,臨界尺寸日益微縮,例如使用自動對準雙重圖案化製程(self-aligned double patterning,SADP)以形成如鰭狀電晶體(Fin FET)的製程中,有許多因素會影響最後形成的鰭狀結構(fin structure)的尺寸,使每個鰭狀結構之大小產生偏移。本發明於是提供了一種層疊對準標記,用以量測在半導體製程中,所產生的圖案是否在x方向上或y方向上具有偏移,進而評估製程的穩定度。
首先請參考第1圖,所繪示為本發明一種層疊對準標記的圖案在晶圓位置的示意圖。如第1圖所示,晶圓(wafer)300上具有複數個晶粒區(die region)
404,較佳以陣列(array)的方式排列,而位於晶粒區404之間的則是複數個切割道區406。切割道區406沿著一第一方向400或著一第二方向402延伸,較佳者,第一方向400與第二方向402彼此垂直。本發明所提供的層疊對準標記302可與其他對準標記(aligning mark)位在相同區域,例如是位於切割道區406上,較佳是位在四個晶粒區404之間的切割道區406上。而於其他實施例中,視產品設計的需求,層疊對準標記302也可位於晶粒區404中。
請參考第2圖與第3圖,所繪示為本發明層疊對準標記的其中一個實施例的示意圖,其中第3圖為第2圖中區域D的放大圖。首先請看第2圖,本實施例的層疊對準標記302包含複數組第一圖案區塊304與第二圖案區塊306,圖中之區域D即為同一組的第一圖案區塊304與第二圖案區塊306。於較佳實施例中,複數個的第一圖案區塊304與第二圖案區塊位在不同行(line)與不同列(row)中,使整個量測圖案302呈風車陣列(pinwheel array)。更詳細來說。即當此量測圖案302相對於一中心A旋轉180度後,其圖案之對應位置大致相同,而呈現旋轉對稱(rotational symmetrical)。以第2圖所示之實施例而言,區域B中有4組第一圖案區塊304與第二圖案區塊306,而區域B沿著中心A旋轉180度後與區域B’相對位置大致相同。同樣的,區域C中有4組第一圖案區塊304與第二圖案區塊306,而區域C沿著中心A旋轉180度後與區域C’相對位置大致相同。
關於層疊對準標記的細部結構,如第3圖所示,第一圖案區塊304具有一大矩框304B以及複數個小矩框304S。大矩框304B與小矩框304S平行於第一方向400排列,也就是兩者的長邊都會平行於第一方向400。於一實施例中,大矩框304B與小矩框304S具有相同的框徑。在第一圖案區塊304中,大矩框304B較佳設置在最外邊,意即大矩框304B僅一側面向小矩框304S,另一側則沒有設
置小矩框304S。於一實施例中,大矩框304B的長度L與小矩框304S的長度L相同,但大矩框304B的寬度WB是小矩框304S的寬度Ws的3倍以上。同樣的,每個第二圖案區塊306具有一大矩框306B以及複數個小矩框306S,其配置方式與第一圖案區塊304大致相同。值得注意的是,第二圖案區塊306的大矩框306B與小矩框306S會與第一圖案區塊304的大矩框304B與小矩框306S相對設置,也就是說,第一圖案區塊304的大矩框304B位在第一圖案區塊304與第二圖案區塊306的一側,而第二圖案區塊306的大矩框306B則位在另外一側。於一實施例中,第二圖案區塊306的小矩框306S的數量與第一圖案區塊304的小矩框304S的數量相同,且排列彼此對齊,使得第一圖案區塊304與第二圖案區塊306同樣也是沿著一中心E而呈現旋轉對稱,其中中心E是指第一圖案區塊304的大矩框304B以及第二圖案區塊306的大矩框306B兩者的圖案中心點。
本發明的層疊對準標記較佳是搭配自動對準雙重圖案化技術(self-aligning double patterning,SADP)來完成。請參考第4圖至第5圖以及第3圖,所繪示為本發明形成層疊對準標記的步驟示意圖。首先,在晶圓300上形成一圖案化中柱層500,其圖案對應為第一圖案區塊304之大矩框304B與小矩框304S、第二圖案區塊306之大矩框306B與小矩框306S,框框中所包圍的區域。接著,如第5圖所示,在圖案化中柱層500的側壁上形成一側壁子502,其環繞包圍了圖案化中柱層500。其中,該側壁子502的厚度T小於兩兩側壁子502之間的距離。最後,移除圖案化中柱層500,留在晶圓300上的側壁子502於是形成了如第3圖所示的第一圖案區塊304以及第二圖案區塊306。
由於本發明層疊對準標記是搭配自動對準雙重圖案化技術形成,藉由量測第一圖案區塊304與第二圖案區塊306中圖案的位置之相對變化,即可間
接獲得圖案化中柱層500之線寬變化。請參考第6圖,所繪示為本發明之量測圖案用以量測臨界尺寸變異的示意圖。如第6圖所示,上圖表示第一圖案區塊304與第二圖案區塊306預設形成在晶圓上的大小,其中第一圖案區塊304的大矩框304B與第二圖案區塊306的大矩框306B之距離為G。需注意的是,此處的「距離」係指第一圖案區塊304的大矩框304B面向第二圖案區塊306的一邊,與第二圖案區塊306的大矩框306B面向第一圖案區塊304的一邊,兩者在第二方向402投影的距離。當製程中因參數改變而使圖案化中柱層500的線寬(臨界尺寸)變大時,如第6圖的中間圖,第一圖案區塊304的大矩框304B與第二圖案區塊306的大矩框306B之距離G’就會變小。反之,若製程中因參數改變而使圖案化中柱層400的線寬(臨界尺寸)變小時,如第6圖的下圖,第一圖案區塊304的大矩框304B與第二圖案區塊306的大矩框306B之距離G”則會變大。如此一來,即可由量測大矩框304B與大矩框306B之距離即可得知圖案化中柱層400之線寬變化,當距離G’相較於一預定值G有增加時,圖案化中柱層400的線寬可以推定變大;反之,當距離G”相較於一預定值G有減小時,圖案化中柱層400的線寬可以推定變小。相較於習知技術無法直接量測微小線寬,本發明間接方式來量測臨界尺寸變化,無需高解析度的攝像技術也可達成。
本發明藉由設置多組的第一圖案區塊304與第二圖案區塊306,亦可用於量測臨界尺寸的變異,測試製程之穩定度。請參考第7圖,所繪示為本發明用於量測臨界尺寸變異的示意圖。於第7組的實施例所示,設置有8組的第一圖案區塊304與第二圖案區塊306,其大矩框304B與大矩框306B的長邊平行於第一方向400,且大矩框304B與大矩框306B的距離為G1。藉由量測此8組的距離G1,可以獲得製程中在第二方向402上之變異。若該些G1值彼此差異不大,代表各組在第二方向402上線寬差距不大,即製程中在第二方向402上穩定。同樣的,本
實施例設置有8組的量測圖案303,其大矩框304B與大矩框306B的長邊平行於第二方向402,且大矩框304B與大矩框306B的距離為G2。藉由量測此8組的距離G2,可以獲得製程中在第一方向400上之變異。若該些G2值彼此差異不大,代表各組在第一方向400上線寬差距不大,即製程中在第一方向400上穩定。值的注意的是,本發明亦可視設計而調整第一圖案區塊304與第二圖案區塊306的組數或相對位置。
請參考第8圖,所繪示為本發明之層疊對準標記之另一實施例的示意圖。如第8圖所示,本發明之在進行自動對準雙重圖案化技術而形成層疊對準標記後,還可進行一切斷(cut)步驟,截斷大矩框而形成半矩框圖案。於本發明較佳實施例中,第一圖案區塊304留下的大矩框304B面向第二圖案區塊306,第二圖案區塊306留下的大矩框306B面向第一圖案區塊304。
於一實施例中,本發明之量測圖案也可僅在一方向上設置有大矩框。請參考第9圖,所繪示為本發明之層疊對準標記之另一實施例的示意圖。如第9圖所示,本實施例中僅有平行於第一方向400之第一量測圖案304與第二量測圖案306具有大矩框304B與大矩框306B;而平行於第一方向400之第一量測圖案304與第二量測圖案306則沒有大矩框而僅有小矩框304S,306S。
此外,本發明的量測圖案的一組第一圖案區塊304與第二圖案區塊306也可與一般對準標記(aligning mark)整合,而成為對準標記中前層圖案或當層圖案之一部分。如此一來,在進行對準時,也可即時量測臨界尺寸之變異數。
請參考第10圖,所繪示為本發明一種量測臨界尺寸變異的流程圖。如第10圖所示,本發明量測臨界尺寸變異包含以下步驟:
步驟600:提供一基底,該基底上定義有一第一方向以及一第二方向,該第一方向垂直於該第二方向;
步驟602:進行一半導體製程以形成一層疊對準標記,其包含有複數組第一圖案區塊以及第二圖案區塊,每一組的該第一圖案區塊與該第二圖案區塊沿著一中心成旋轉對稱,該等第一圖案區塊包含一大矩框以及複數小矩框,該等第二圖案區塊包含一大矩框以及複數小矩框,該等複數組之該第一圖案區塊與該第二圖案區塊包含複數個第一組與複數個第二組,在該等第一組的該第一圖案區塊與該第二圖案區塊中,該大矩框與該小矩框的長邊平行於該第二方向,且該大矩框短邊值是該小矩框短邊值的3倍以上;
步驟604:量測該等第一組中,在同一組之該第一圖案區塊之該大矩框與該第二圖案區塊之該大矩框之距離,以獲得複數組數值G1;以及
步驟606:計算該等數值G1的變異數,以評估該半導體製程在該第一方向上的製程穩定度。
綜上所述,本發明是提供一種臨界尺寸)變異之量測圖案與一種測量製程穩定度的方法,較佳是搭配自動對準雙重圖案化技術,可以精確測量圖形中線寬的變化。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
302:量測圖案
304:第一圖案區塊
306:第二圖案區塊
400:第一方向
402:第二方向
Claims (19)
- 一種層疊對準標記(overlay mark),包含:一基底,定義有一第一方向與一第二方向,該第一方向垂直於該第二方向;以及複數組第一圖案區塊以及第二圖案區塊,設置在該基底上,每一組的該第一圖案區塊與該第二圖案區塊沿著一中心成旋轉對稱,其中各該第一圖案區塊包含一大矩框以及複數個小矩框,各該第二圖案區塊包含一大矩框以及複數小矩框,各該大矩框短邊值是各該小矩框短邊值的3倍以上,各該第一圖案區塊的各該小矩框以及各該第二圖案區塊的各該小矩框相互對位且排列於同一直線上。
- 如申請專利範圍第1項所述之層疊對準標記,該等複數組之該第一圖案區塊與該第二圖案區塊包含複數個第一組與複數個第二組,在該等第一組的該等第一圖案區塊與該等第二圖案區塊中,該等大矩框的長邊與該等小矩框的長邊平行於該第一方向。
- 如申請專利範圍第1項所述之層疊對準標記,該等複數組之該第一圖案區塊與該第二圖案區塊包含複數個第一組與複數個第二組,在該等第二組的該等第一圖案區塊與該等第二圖案區塊中,該等大矩框的長邊與該等小矩框的長邊平行於該第二方向。
- 如申請專利範圍第1項所述之層疊對準標記,其中該層疊對準標記為旋轉對稱圖案。
- 如申請專利範圍第1項所述之層疊對準標記,其中該等大矩框的長邊 值與該等小矩框的長邊值實質上相同。
- 如申請專利範圍第1項所述之層疊對準標記,其中該等大矩框的框徑,等於該等小矩框的框徑。
- 如申請專利範圍第1項所述之層疊對準標記,其中在各該第一圖案區塊中,該等小矩框的框徑小於各該小矩框之間的距離。
- 如申請專利範圍第1項所述之層疊對準標記,其中每組的該第一圖案區塊的該等小矩框的數量,等於該第二圖案區塊的該等小矩框的數量。
- 如申請專利範圍第1項所述之層疊對準標記,其中在同一組的該第一圖案區塊與該第二圖案區塊中,該等大矩框為一半框。
- 如申請專利範圍第9項所述之層疊對準標記,其中在同一組的該第一圖案區塊與該第二圖案區塊中,該等大矩框之半框的開口相對設置。
- 一種評估製程穩定度的方法,包含:提供一基底,該基底上定義有一第一方向以及一第二方向,該第一方向垂直於該第二方向;進行一半導體製程以形成一層疊對準標記,其包含有複數組第一圖案區塊以及第二圖案區塊,每一組的該第一圖案區塊與該第二圖案區塊沿著一中心成旋轉對稱,該等第一圖案區塊包含一大矩框以及複數小矩框,該等第二圖案區塊包含一大矩框以及複數小矩框,該等複數組之該第一圖案區塊與該第二圖案區 塊包含複數個第一組與複數個第二組,在該等第一組的該第一圖案區塊與該第二圖案區塊中,該大矩框與該小矩框的長邊平行於該第二方向,且該大矩框短邊值是該小矩框短邊值的3倍以上,各該第一圖案區塊的各該小矩框以及各該第二圖案區塊的各該小矩框相互對位且排列於同一直線上;量測該層疊對準標記,以獲得複數組數值G1,其中該等複數組數值G1,是指該等第一組中,在同一組之該第一圖案區塊之該大矩框與該第二圖案區塊之該大矩框之距離;以及計算該等數值G1的變異數,以評估該半導體製程在該第一方向上的製程穩定度。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,還包含:量測該等第二組中,同一組之該第一圖案區塊之該大矩框與該第二圖案區塊之該大矩框之距離,以獲得複數組數值G2;以及計算該等數值G2的變異數,以決定該半導體製程在該第二方向上的製程穩定度。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中該層疊對準標記為旋轉對稱圖案。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中該等大矩框的長邊值與該等小矩框的長邊值實質上相同。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中該等大矩框的框徑,等於該等小矩框的框徑。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中在各該第一圖案區塊中,該等小矩框的框徑小於各該小矩框之間的距離。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中每組的該第一圖案區塊的該等小矩框的數量,等於該第二圖案區塊的該等小矩框的數量。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中在同一組的該第一圖案區塊與該第二圖案區塊中,該大矩框為一半框,且該等大矩框之半框的開口相對設置。
- 如申請專利範圍第11項所述之評估製程穩定度的方法,其中該半導體製程包含自動對準雙重圖案化技術。
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CN113835309B (zh) * | 2021-09-24 | 2023-07-21 | 长江先进存储产业创新中心有限责任公司 | 用于双重成像工艺的套刻精度的检测结构及其检测方法 |
CN115881563A (zh) * | 2021-09-28 | 2023-03-31 | 上海华力集成电路制造有限公司 | 一种提高自对准多重成像技术套刻量测准确性的方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090246709A1 (en) * | 2008-03-25 | 2009-10-01 | Tetsuro Nakasugi | Manufacturing method of semiconductor device |
CN102566301A (zh) * | 2010-11-30 | 2012-07-11 | Asml荷兰有限公司 | 测量方法、设备和衬底 |
TW201248820A (en) * | 2011-05-26 | 2012-12-01 | Nanya Technology Corp | Overlay mark and method for fabricating the same |
US20160047744A1 (en) * | 2000-08-30 | 2016-02-18 | Kla-Tencor Corporation | Apparatus and methods for detecting overlay errors using scatterometry |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW388803B (en) * | 1999-03-29 | 2000-05-01 | Nanya Technology Corp | A structure and method of measuring overlapping marks |
US7068833B1 (en) * | 2000-08-30 | 2006-06-27 | Kla-Tencor Corporation | Overlay marks, methods of overlay mark design and methods of overlay measurements |
TW526573B (en) * | 2000-12-27 | 2003-04-01 | Koninkl Philips Electronics Nv | Method of measuring overlay |
KR100874922B1 (ko) * | 2007-03-20 | 2008-12-19 | 삼성전자주식회사 | 반도체 소자의 오버레이 마크 및 그 오버레이 마크를포함한 반도체 소자 |
US9190261B2 (en) | 2011-08-25 | 2015-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layer alignment in FinFET fabrication |
US9709903B2 (en) * | 2011-11-01 | 2017-07-18 | Kla-Tencor Corporation | Overlay target geometry for measuring multiple pitches |
US8736084B2 (en) * | 2011-12-08 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for E-beam in-chip overlay mark |
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US9093458B2 (en) * | 2012-09-06 | 2015-07-28 | Kla-Tencor Corporation | Device correlated metrology (DCM) for OVL with embedded SEM structure overlay targets |
US9305884B1 (en) * | 2014-09-26 | 2016-04-05 | United Microelectronics Corp. | Overlay mark and method for forming the same |
TW201640228A (zh) * | 2015-05-12 | 2016-11-16 | 聯華電子股份有限公司 | 疊對標記與疊對誤差的校正方法 |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20160047744A1 (en) * | 2000-08-30 | 2016-02-18 | Kla-Tencor Corporation | Apparatus and methods for detecting overlay errors using scatterometry |
US20090246709A1 (en) * | 2008-03-25 | 2009-10-01 | Tetsuro Nakasugi | Manufacturing method of semiconductor device |
CN102566301A (zh) * | 2010-11-30 | 2012-07-11 | Asml荷兰有限公司 | 测量方法、设备和衬底 |
TW201248820A (en) * | 2011-05-26 | 2012-12-01 | Nanya Technology Corp | Overlay mark and method for fabricating the same |
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