CN115172362A - 版图结构和版图结构的布局方法 - Google Patents

版图结构和版图结构的布局方法 Download PDF

Info

Publication number
CN115172362A
CN115172362A CN202210940163.2A CN202210940163A CN115172362A CN 115172362 A CN115172362 A CN 115172362A CN 202210940163 A CN202210940163 A CN 202210940163A CN 115172362 A CN115172362 A CN 115172362A
Authority
CN
China
Prior art keywords
sub
mark
length direction
edge
marks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210940163.2A
Other languages
English (en)
Inventor
覃春雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210940163.2A priority Critical patent/CN115172362A/zh
Publication of CN115172362A publication Critical patent/CN115172362A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/708—Mark formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本公开涉及一种版图结构和版图结构的布局方法。版图结构包括：芯片区域和环绕芯片区域的划片道区域，其中，芯片区域包括相邻的第一边和第二边，划片道区域包括第一划片道区域和第二划片道区域，第一划片道区域沿第一边的长度方向延伸，第二划片道区域沿第二边的长度方向延伸；第一套刻标记和第二套刻标记，分别位于第一划片道区域和第二划片道区域中；其中，第一套刻标记包括沿第一边的长度方向排列的第一子标记，第二套刻标记包括沿第二边的长度方向排列的第二子标记，第一子标记所在区域在第一边的长度方向上的长度大于其在第二边的长度方向上的长度，第二子标记所在区域在第二边的长度方向上的长度大于其在第一边的长度方向上的长度。

Description

版图结构和版图结构的布局方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种版图结构和版图结构的布局方法。
背景技术
在半导体技术领域中，各个半导体公司为了获得更高的利润，不断的在减小划片道区域的大小以增加一个晶圆中芯片区域的数量。
然而，在半导体结构的生产制造过程中，需要在半导体结构的各个层中设置套刻标记，通过该套刻标记确定各个层在刻蚀的过程中是否对准。目前，在半导体技术领域中，通常采用的套刻标记尺寸过大，从而导致划片道区域的尺寸较大，进而造成半导体结构中的非有效元素所占据的面积较大，以此限制了一个晶圆中芯片区域的数量。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术的不足，提供一种版图结构和版图结构的布局方法。该版图结构中能够减小非有效元素所占据的面积，增大芯片区域的数量。
本公开一方面提供了版图结构，包括：
芯片区域和环绕所述芯片区域的划片道区域，其中，所述芯片区域包括相邻的第一边和第二边，所述划片道区域包括第一划片道区域和第二划片道区域，所述第一划片道区域沿所述第一边的长度方向延伸，所述第二划片道区域沿所述第二边的长度方向延伸；
第一套刻标记和第二套刻标记，分别位于所述第一划片道区域和所述第二划片道区域中；
其中，所述第一套刻标记包括沿所述第一边的长度方向排列的第一子标记，所述第二套刻标记包括沿所述第二边的长度方向排列的第二子标记，所述第一子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第二子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
在本公开的一个示例性实施例中，所述第一子标记包括呈中心对称的两组第一图案，所述第一图案包括沿所述第一边的长度方向间隔排布的多条第一线条。
在本公开的一个示例性实施例中，所述第二子标记包括呈中心对称的两组第二图案，所述第二图案包括沿所述第二边的长度方向间隔排布的多条第二线条。
在本公开的一个示例性实施例中，所述版图结构还包括：
第三套刻标记和第四套刻标记，分别位于所述第一划片道区域和所述第二划片道区域中，其中所述第一套刻标记和所述第二套刻标记均位于同一层中，所述第三套刻标记和所述第四套刻标记均位于同一层中，所述第一套刻标记和所述第三套刻标记位于不同的层中。
在本公开的一个示例性实施例中，所述第三套刻标记包括沿所述第一边长方向排列的第三子标记，所述第四套刻标记包括沿所述第二边长方向排列的第四子标记，所述第四子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第四子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
在本公开的一个示例性实施例中，所述第三子标记包括呈中心对称的两组第三图案，所述第三图案包括沿所述第一边的长度方向间隔排布的多条第三线条。
在本公开的一个示例性实施例中，所述第一子标记和所述第三子标记组成矩形的套刻图形，其中，所述第一子标记的对称中心和所述第三子标记的对称中心重合。
在本公开的一个示例性实施例中，所述第四子标记包括呈中心对称的两组第四图案，所述第四图案包括沿所述第二边的长度方向间隔排布的多条第四线条。
在本公开的一个示例性实施例中，所述第二子标记和所述第四子标记组成矩形的套刻图形，其中，所述第二子标记的对称中心和所述第四子标记的对称中心重合。
在本公开的一个示例性实施例中，所述第一子标记所在区域在所述第一边的长度方向上的长度是其在所述第二边的长度方向上的长度的2～4倍。
在本公开的一个示例性实施例中，所述芯片区域包括多条第一边，所述划片道区域具有多条第一划片道区域，且一个所述第一划片道区域沿一条所述第一边的长度方向延伸；
所述版图结构包括多个所述第一套刻标记，，一个所述第一套刻标记位于一个所述第一划片道区域内，并且一个所述套刻标记包括多个所述第一子标记。
在本公开的一个示例性实施例中，所述第一图案中，任意相邻的两条第一线条之间的间隔均相同，并且两组所述第一图案在第一边长方向上的间隔与所述两条第一线条之间的间隔相同；
所述第二图案中，任意相邻的两条第二线条之间的间隔均相同，并且两组所述第二图案在第二边长方向上的间隔与所述两条第二线条之间的间隔相同。
在本公开的一个示例性实施例中，所述第三图案中，任意相邻的两条第三线条之间的间隔均相同，并且两组所述第三图案在第二方向上的间隔与所述两条第三线条之间的间隔相同；
所述第四图案中，任意相邻的两条第四线条之间的间隔均相同，并且两组所述第四图案在第二方向上的间隔与所述两条第四线条之间的间隔相同。
本公开另一方面提供了版图结构的布局方法，包括：
形成芯片区域和环绕所述芯片区域的划片道区域，其中，所述芯片区域包括相邻的第一边和第二边，所述划片道区域包括第一划片道区域和第二划片道区域，所述第一划片道区域沿所述第一边的长度方向延伸，所述第二划片道区域沿所述第二边的长度方向延伸；
在第一层中形成第一套刻标记和第二套刻标记，分别形成于所述第一划片道区域和所述第二划片道区域中；
其中，所述第一套刻标记包括沿所述第一边的长度方向排列的第一子标记，所述第二套刻标记包括沿所述第二边的长度方向排列的第二子标记，所述第一子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第二子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
在本公开的一个示例性实施例中，还包括：
在第二层中形成第三套刻标记和第四套刻标记，分别形成于所述第一划片道区域和所述第二划片道区域中，所述第一层和所述第二层为不同的层；
所述第三套刻标记包括沿所述第一边的长度方向排列的第三子标记，所述第四套刻标记包括沿所述第二边的长度方向排列的第四子标记，所述第四子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第四子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
本公开所提供的版图结构设置有第一套刻标记和第二套刻标记。其中，第一套刻标记包括沿第一边的长度方向排列的第一子标记，第一子标记所在区域在第一边的长度方向上的长度大于其在第二边的长度方向上的长度，从而该第一套刻标记在第二边的长度方向上的长度较窄，也就能够减小第一划片道区域在第二边的长度方向上的长度，进而能够减小第一划片道区域所占面积；
并且，第二套刻标记可以包括沿第二边的长度方向排列的第二子标记，第二子标记所在区域在第二边的长度方向上的长度大于其在第一边的长度方向上的长度，从而该第二套刻标记在第一边的长度方向上的长度较窄，也就能够减小第二划片道区域在第一边的长度方向上的长度，进而能够减小第二划片道区域所占面积；
由上述可知，本公开提供的版图结构可以减小第一划片道和第二划片道所占面积，也就能够减小晶圆中非有效元素所占面积，进而能够增大设置芯片区域的面积，因此通过本公开的版图结构设计可以在单个晶圆中设置更多的芯片区域以提高单个晶圆的利用率。此外，通过本公开实施例提供套刻标记模拟量测点布局，其噪声放大因子nMU(normalized model uncertainty)小于1，可以良好地代表晶圆加工过程中的套刻精度(overlay)。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本公开一示例版图结构的结构示意图；
图2示出了根据本公开一示例第一子标记和第三子标记的结构示意图；
图3示出了根据本公开一示例第二子标记和第四子标记的结构示意图；
图4示出了图2实线框中第一子标记和第三子标记的灰度值变化曲线；
图5示出了图3实线框中第二子标记和第四子标记的灰度值变化曲线；
图6示出了根据本公开另一示例版图结构的结构示意图；
图7示出了根据本公开一示例版图结构的布局方法的流程示意图；
图8示出了根据本公开另一示例版图结构的布局方法的流程示意图。
附图标记说明：
1、芯片区域；11、第一边；12、第二边；
2、划片道区域；21、第一划片道区域；22、第二划片道区域；
3、第一套刻标记；31、第一子标记；311、第一图案；
4、第二套刻标记；41、第二子标记；411、第二图案；
5、第三套刻标记；51、第三子标记；511、第三图案；
6、第四套刻标记；61、第四子标记；611、第四图案。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
需要说明的是，本文中所述的“在……上”、“在……上形成”和“设置在……上”可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
需要说明的是，虽然术语“第一”、“第二”等可以在此用于描述各种部件、构件、元件、区域、层和/或部分，但是这些部件、构件、元件、区域、层和/或部分不应受到这些术语限制。而是，这些术语用于将一个部件、构件、元件、区域、层和/或部分与另一个相区分。
在本公开中，除非另有说明，所采用的术语“同层设置”指的是两个层、部件、构件、元件或部分可以通过同一构图工艺形成，并且，这两个层、部件、构件、元件或部分一般由相同的材料形成。
本公开一方面提供了一种版图结构，如图1所示，该版图结构能够减小晶圆中非有效元素所占面积，进而能够增大设置芯片区域1的面积，以此可以在单个晶圆中设置更多的芯片区域1以提高单个晶圆的利用率。
在本公开的一个实施例中，晶圆可以包括：基底和外延层。其中，基底可以呈平板结构，其形状可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对基底的形状及材料做特殊限定。
上述外延层可以具有多层，多层外延层可以依次形成在基底上。在本实施例中，外延层可以通过沉积、涂敷的方式依次形成在基底上，并且该外延层的材料可以为氮化硅、氧化硅等半导体材料，本公开对外延层的形成方式和材料均不做特殊限定，可以根据制作半导体结构时的实际需要进行设置，这均在本公开的保护范围之内。
另外，在本公开中，外延层也可以为平板结构，其形状也可以为矩形、圆形、椭圆形、多边形或不规则图形，但不限于此。为了便于外延层的设置以及后续裁切和封装工艺，多层外延层的形状均可以相同，并且多层外延层的形状可以与基底的形状相同。
如图1至图3所示，该版图结构可以包括：芯片区域1、划片道区域2、第一套刻标记3和第二套刻标记4。
在本公开的一个实施例中，此处所说的芯片区域1即为晶圆制作完成后芯片所在的区域。芯片区域1可以包括第一边11和第二边12，该第一边11和第二边12可以相邻设置。该芯片区域1的形状可以为矩形，平行四边形，例如第一边11和第二边12可以为矩形相邻且相交的两条边，第一边例如为沿水平方向的边，第二边例如为沿竖直方向的边。但不限于此，芯片区域1的形状也可以为三角形、多边形或者不规则图形。
划片道区域2可以包括第一划片道区域21和第二划片道区域22，第一划片道区域21可以沿第一边11的长度方向延伸，第二划片道区域22可以沿第二边12的长度方向延伸，例如第一边11和第二边12可以为矩形相邻且相交的两条边，相应地，第一划片道区域21为水平划片道区域，第二划片道区域22为竖直划片道区域。可以理解的是，第一划片道区域21可以与第一边11相邻设置，第二划片道区域22可以与第二边12相邻设置，并且通过第一划片道区域21和第二划片道区域22可以将多个芯片区域1分隔开，以便于在后续的工艺中对形成的各个芯片进行切割。
在本公开的一个实施例中，芯片区域1和划片道区域2可以设置于基底上和/或外延层上，可以根据具体情况进行选择和设置。
在本实施例中，第一套刻标记3和第二套刻标记4可以分别位于第一划片道区域21和第二划片道区域22中。第一套刻标记3和第二套刻标记4可以均位于同一层中。
其中，第一套刻标记3可以包括沿第一边11的长度方向排列的第一子标记31，第一子标记31所在区域在第一边11的长度方向上的长度大于其在第二边12的长度方向上的长度，从而该第一套刻标记3在第二边12的长度方向上的长度较窄，也就能够减小第一划片道区域21在第二边12的长度方向上的长度，进而能够减小第一划片道区域21所占面积；
并且，第二套刻标记4可以包括沿第二边12的长度方向排列的第二子标记41，第二子标记41所在区域在第二边12的长度方向上的长度大于其在第一边11的长度方向上的长度，从而该第二套刻标记4在第一边11的长度方向上的长度较窄，也就能够减小第二划片道区域22在第一边11的长度方向上的长度，进而能够减小第二划片道区域22所占面积；
由上述可知，本公开提供的版图结构可以减小第一划片道区域和第二划片道区域22所占面积，也就能够减小晶圆中非有效元素所占面积，进而能够增大设置芯片区域1的面积，因此通过本公开的版图结构设计可以在单个晶圆中设置更多的芯片区域1以提高单个晶圆的利用率。
在本公开的一个实施例中，版图结构还可以包括：第三套刻标记5和第四套刻标记6。第三套刻标记5和第四套刻标记6可以分别位于第一划片道区域21和第二划片道区域22中。并且，第三套刻标记5和第四套刻标记6可以位于同一层中。
在本实施例中，第一套刻标记3和第三套刻标记5位于不同的层中，并且，由于第一套刻标记3和第二套刻标记4位于同一层中，第三套刻标记5和第四套刻标记6位于同一层中，也就因此，第二套刻标记4和第四套刻标记6位于不同的层中。本公开通过使得第一套刻标记3和第三套刻标记5位于不同的层中，能够对不同层进行套刻对准。
其中，第三套刻标记5可以包括沿第一边11的长度方向排列的第三子标记51，第三子标记51所在区域在第一边11的长度方向上的长度大于其在第二边12的长度方向上的长度，从而该第三套刻标记5在第二边12的长度方向上的长度较窄，也就能够减小第一划片道区域21在第二边12的长度方向上的长度，进而能够减小第一划片道区域21所占面积；
并且，第四套刻标记6可以包括沿第二边12的长度方向排列的第四子标记61，第四子标记61所在区域在第二边12的长度方向上的长度大于其在第一边11的长度方向上的长度，从而该第四套刻标记6在第一边11的长度方向上的长度较窄，也就能够减小第二划片道区域22在第一边11的长度方向上的长度，进而能够减小第二划片道区域22所占面积；
由上述可知，本公开提供的版图结构通过设置如上的第三套刻标记5和第四套刻标记6，可以减小第一划片道区域和第二划片道区域22所占面积，也就能够减小晶圆中非有效元素所占面积，进而能够增大设置芯片区域1的面积，因此通过本公开的版图结构设计可以在单个晶圆中设置更多的芯片区域1以提高单个晶圆的利用率。
同时，由于第一套刻标记3包括沿第一边11的长度方向排列的第一子标记31，第三套刻标记5包括沿第一边11的长度方向排列的第三子标记51，从而通过第一套刻标记3和第二套刻标记4能够对不同层在第一边11的长度方向上进行套刻对准；并且，由于第二套刻标记4包括沿第二边12的长度方向排列的第二子标记41，第四套刻标记6包括沿第二边12的长度方向排列的第四子标记61，从而通过第二套刻标记4和第四套刻标记6能够对不同层在第二边12的长度方向上进行套刻对准。由此，本公开通过在第一边11的长度方向和第二边12的长度方向对不同层进行套刻对准，能够显著增大不同层对准时的准确度，也就能够提高刻蚀的准确性，以提升芯片的质量。
在本实施例中，第一套刻标记3和第二套刻标记4可以位于前层中，第三套刻标记5和第四套刻标记6可以位于当层中，其中，当层可以位于前层的表面或者位于前层上方并与前层之间具有间隔；但不限于此，第一套刻标记3和第二套刻标记4也可以位于当层中，第三套刻标记5和第四套刻标记6也可以位于前层中。
下面以第一套刻标记3和第二套刻标记4位于前层中，第三套刻标记5和第四套刻标记6位于当层中为例，对本公开所提供的版图结构进行进一步的说明：
在本公开的一个实施例中，第一子标记31可以包括呈中心对称的两组第一图案311，第一图案311可以具有沿第一边11的长度方向间隔排布的多条第一线条，该第一线条可以沿与第一边11的长度方向垂直的方向延伸。如图2和图4所示，本公开通过将第一图案311设置为具有沿第一边11的长度方向间隔排布的多条第一线条，即可以通过OVL机台对多条第一线条进行扫描，以得到多条第一线条及其间隔的灰度图，进而能够通过该灰度图确定各第一图案311的灰度值曲线。通过两组第一图案311的灰度值曲线，可以找到两个灰度值曲线在第一边11的长度方向上的中心线，根据该中心线可以确定两组第一图案311的对称中心在第一边11的长度方向上的坐标值。
在本实施例中，第三子标记51可以包括两组中心对称的第三图案511，第三图案511可以具有沿第一边11的长度方向间隔排布的多条第三线条，该第三线条可以沿与第一边11的长度方向垂直的方向延伸。如图2和图4所示，本公开通过将第三图案511设置为具有沿第一边11的长度方向间隔排布的多条第三线条，即可以通过OVL机台对多条第三线条进行扫描，以得到多条第三线条及其间隔的灰度图，进而能够通过该灰度图确定各第三图案511的灰度值曲线。通过两组第三图案511的灰度值曲线，可以找到两个灰度值曲线在第一边11的长度方向上的中心线，根据该中心线可以确定两组第三图案511的对称中心在第一边11的长度方向上的坐标值。
在本公开的一个实施例中，当当层与前层对准时，第一子标记31和第三子标记51可以组成矩形的套刻图形，并且第一子标记31的对称中心可以和第三子标记51的对称中心重合。由此可以知道，本公开通过在前层和当层中设置第一子标记31和第三子标记51，能够通过找到第一子标记31的对称中心和第三子标记51的对称中心来确定两个对称中心之间的坐标值的差值，并通过该差值来确定当层是否和前层对准。当该差值为0时，即第一子标记31的对称中心和第三子标记51的对称中心重合，此时前层和当层在第一边11的长度方向上是对准的，在第一边11的长度方向上不存在套刻误差；当该差值不为0时，即第一子标记31的对称中心和第三子标记51的对称中心不重合，此时前层和当层在第一边11的长度方向上是没有对准的，因而在第一边11的长度方向上存在套刻误差。
举例而言，可以利用两组第一图案311的对称中心在第一边11的长度方向上的坐标值减去两组第三图案511的对称中心在第一边11的长度方向上的坐标值得到第一差值△X；该第一差值△X即可以为当层和前层在第一边11的长度方向上的套刻误差。
本公开所提供的半导体结构中，任意一组第一图案311可以与两组第三图案511均相邻，反过来的话也可以说任意一组第三图案511可以与两组第一图案311均相邻。由上述可知，本公开提供的第一子标记31和第三子标记51是沿第一边11交错设置的。
也就因此，本公开在位于第一划片道区域21内设置有相互交错的四组标记图案，并且每个标记图案均是沿第一边11的长度方向间隔排布的，通过这四组标记图案即可快速且准确地测量出当层和前层在第一边11的长度方向上的套刻误差。以此，本公开通过较窄且面积较小的第一子标记31和第三子标记51即可完成对第一边11的套刻误差的测量，也就能够实现减小第一划片道区域21的宽度的目的，进而能够实现增加单个晶圆中芯片数量的目的。
在本公开的一个实施例中，在第一图案311中，任意相邻的两条第一线条之间的间隔可以均相同。在第三图案511中，任意相邻的两条第三线条之间的间隔可以均相同。通过该设置能够更加准确的确定第一子标记31的对称中心在第一边11的长度方向上的坐标值和第三子标记51的对称中心在第一边11的长度方向上的坐标值，从而本公开能够通过该第一子标记31和第三子标记51更加准确的确定当层和前层在第一边11的套刻精度。
在本公开的一个实施例中，两组第一图案311在第一方向上的间隔与两条第一线条之间的间隔可以相同；并且，两组第三图案511在第一方向上的间隔与两条第三线条之间的间隔可以相同。以此，如此设置，可以进一步提高确定第一子标记31的对称中心在第一边11的长度方向上的坐标值和第三子标记51的对称中心在第一边11的长度方向上的坐标值的准确度，进而能够进一步提高套刻精度的测量准确性。
在本公开的一个实施例中，任意相邻的两条第一线条之间的间隔和任意相邻的两条第三线条之间的间隔可以相同。并且，第一线条和第三线条在与第一边11的长度方向垂直的方向延伸的长度可以相同。
在本公开的一个实施例中，第一图案311中可以设置有5～15条第一线条，第三图案511中可以设置有5～15条第三线条，从而保证第一线条和第三线条的数量能够足够满足套刻精度测量的要求。
在本公开的一个实施例中，第一子标记31所在区域在第一边11的长度方向上的长度是其在第二边12的长度方向上的长度的2～4倍。举例而言，第一子标记31所在区域在第一边11的长度方向上的长度可以为30μm，第一子标记31所在区域在第二边12的长度方向上的长度可以为15μm。当第一子标记31为上述尺寸的时候能够在保证第一子标记31具有较小面积的同时，便于OVL机台的检测和扫描。
同时，第三子标记51所在区域在第一边11的长度方向上的长度是其在第二边12的长度方向上的长度的2～4倍。举例而言，第三子标记51所在区域在第一边11的长度方向上的长度可以为30μm，第三子标记51所在区域在第二边12的长度方向上的长度可以为15μm。当第三子标记51为上述尺寸的时候能够在保证第三子标记51具有较小面积的同时，便于OVL机台的检测和扫描。
在本实施例中，第一子标记31和第三子标记51组成的套刻图形也可以不为矩形，其也可以组成六边形等图形，其可以根据实际需要进行选择和设置，本公开对此不做限制。
在本公开的一个实施例中，第二子标记41可以包括呈中心对称的两组第二图案411，第二图案411可以具有沿第二边12的长度方向间隔排布的多条第二线条，该第二线条可以沿与第二边12的长度方向垂直的方向延伸。如图3和图5所示，本公开通过将第二图案411设置为具有沿第二边12的长度方向间隔排布的多条第二线条，即可以通过OVL机台对多条第二线条进行扫描，以得到多条第二线条及其间隔的灰度图，进而能够通过该灰度图确定各第二图案411的灰度值曲线。通过两组第二图案411的灰度值曲线，可以找到两个灰度值曲线在第二边12的长度方向上的中心线，根据该中心线可以确定两组第二图案411的对称中心在第二边12的长度方向上的坐标值。
在本实施例中，第四子标记61可以包括两组中心对称的第四图案611，第四图案611可以具有沿第二边12的长度方向间隔排布的多条第四线条，该第四线条可以沿与第二边12的长度方向垂直的方向延伸。如图3和图5所示，本公开通过将第四图案611设置为具有沿第二边12的长度方向间隔排布的多条第四线条，即可以通过OVL机台对多条第四线条进行扫描，以得到多条第四线条及其间隔的灰度图，进而能够通过该灰度图确定各第四图案611的灰度值曲线。通过两组第四图案611的灰度值曲线，可以找到两个灰度值曲线在第二边12的长度方向上的中心线，根据该中心线可以确定两组第四图案611的对称中心在第二边12的长度方向上的坐标值。
在本公开的一个实施例中，当当层与前层对准时，第二子标记41和第四子标记61可以组成矩形的套刻图形，并且第二子标记41的对称中心可以和第四子标记61的对称中心重合。由此可以知道，本公开通过在前层和当层中设置第二子标记41和第四子标记61，能够通过找到第二子标记41的对称中心和第四子标记61的对称中心来确定两个对称中心之间的坐标值的差值，并通过该差值来确定当层是否和前层对准。当该差值为0时，即第二子标记41的对称中心和第四子标记61的对称中心重合，此时前层和当层在第二边12的长度方向上是对准的，在第二边12的长度方向上不存在套刻误差；当该差值不为0时，即第二子标记41的对称中心和第四子标记61的对称中心不重合，此时前层和当层在第二边12的长度方向上是没有对准的，因而在第二边12的长度方向上存在套刻误差。
举例而言，可以利用两组第二图案411的对称中心在第二边12的长度方向上的坐标值减去两组第三图案511的对称中心在第二边12的长度方向上的坐标值得到第二差值△Y；该第二差值△Y即可以为当层和前层在第二边12的长度方向上的套刻误差。
本公开所提供的半导体结构中，任意一组第二图案411可以与两组第四图案611均相邻，反过来的话也可以说任意一组第四图案611可以与两组第二图案411均相邻。由上述可知，本公开提供的第二子标记41和第四子标记61是沿第二边12交错设置的。
也就因此，本公开在位于第二划片道区域22内设置有相互交错的四组标记图案，并且每个标记图案均是沿第二边12的长度方向间隔排布的，通过这四组标记图案即可快速且准确地测量出当层和前层在第二边12的长度方向上的套刻误差。以此，本公开通过较窄且面积较小的第二子标记41和第四子标记61即可完成对第二边12的套刻误差的测量，也就能够实现减小第二划线道区域的宽度的目的，进而能够进一步实现增加单个晶圆中芯片数量的目的。
在本公开的一个实施例中，在第二图案411中，任意相邻的两条第二线条之间的间隔可以均相同。在第四图案611中，任意相邻的两条第四线条之间的间隔可以均相同。通过该设置能够更加准确的确定第二子标记41的对称中心在第二边12的长度方向上的坐标值和第四子标记61的对称中心在第二边12的长度方向上的坐标值，从而本公开能够通过该第二子标记41和第四子标记61更加准确的确定当层和前层在第二边12的套刻精度。
在本公开的一个实施例中，两组第二图案411在第二边12的长度方向上的间隔与两条第二线条之间的间隔可以相同；并且，两组第四图案611在第二方向上的间隔与两条第四线条之间的间隔可以相同。以此，如此设置，可以进一步提高确定第二子标记41的对称中心在第二边12的长度方向上的坐标值和第四子标记61的对称中心在第二边12的长度方向上的坐标值的准确度，进而能够进一步提高套刻精度的测量准确性。
在本公开的一个实施例中，任意相邻的两条第二线条之间的间隔和任意相邻的两条第四线条之间的间隔可以相同。并且，第二线条和第四线条在与第二边12的长度方向垂直的方向延伸的长度可以相同。
在本公开的一个实施例中，第二图案411中可以设置有5～15条第二线条，第四图案611中可以设置有5～15条第四线条，从而保证第二线条和第四线条的数量能够足够满足套刻精度测量的要求。
在本公开的一个实施例中，第二子标记41所在区域在第二边12的长度方向上的长度是其在第一边11的长度方向上的长度的2～4倍。举例而言，第二子标记41所在区域在第二边12的长度方向上的长度可以为30μm，第二子标记41所在区域在第一边11的长度方向上的长度可以为15μm。当第二子标记41为上述尺寸的时候能够在保证第二子标记41具有较小面积的同时，便于OVL机台的检测和扫描。
另外，第四子标记61所在区域在第二边12的长度方向上的长度是其在第一边11的长度方向上的长度的2～4倍。举例而言，第四子标记61所在区域在第二边12的长度方向上的长度可以为30μm，第四子标记61所在区域在第一边11的长度方向上的长度可以为15μm。当第四子标记61为上述尺寸的时候能够在保证第四子标记61具有较小面积的同时，便于OVL机台的检测和扫描。
在本实施例中，第一子标记31和第三子标记51组成的套刻图形也可以不为矩形，其也可以组成六边形等图形，其可以根据实际需要进行选择和设置，本公开对此不做限制。
在本公开的一个实施例中，第一子标记31所在区域在第一边11的长度方向上的长度可以和第二子标记41所在区域在第二边12的长度方向上的长度相同；并且，第一子标记31所在区域在第二边12的长度方向上的长度可以和第二子标记41所在区域在第一边11的长度方向上长度相同。
同理，第三子标记51所在区域在第一边11的长度方向上的长度可以和第四子标记61所在区域在第二边12的长度方向上的长度相同；并且，第三子标记51所在区域在第二边12的长度方向上的长度可以和第四子标记61所在区域在第一边11的长度方向上长度相同。
在公开的一个本实施例中，芯片区域1可以包括多条第一边11，划片道区域2可以包括多条第一划片道区域21，并且一个第一划片道区域21沿可以沿一条第一边11的长度方向延伸；并且，芯片区域1还可以包括多条第二边12，划片道区域2可以包括多条第二划片道区域22，并且一个第二划片道区域22沿可以沿一条第二边12的长度方向延伸。
本公开提供的版图结构可以包括多个第一套刻标记3和/或多个第二套刻标记4，其中，一个第一套刻标记3可以位于一个第一划片道区域21，并且一个第一套刻标记3可以包括多个第一子标记31；一个第二套刻标记4可以位于一个第二划片道区域22，并且一个第二套刻标记4可以包括多个第二子标记41。
在实施例中，第一子标记31和第三子标记51可以位于第一边11的边缘区域，第二子标记41和第四子标记61可以位于第二边12的边缘区域，即，可以理解的是，本公开的版图结构中，第一子标记31可以与第二子标记41相邻，第三子标记51可以与第四子标记61相邻。
举例而言，可以理解的是，该芯片区域1可以设置有两条相对设置的第一边11和两条相对设置的第二边12，以此该芯片区域1就会存在四个连接处，也就使得划片道区域2也就具有两个相对的第一划片道区域21和两个相对设置的第二划片道区域22，且划片道区域2也会存在四个连接处。所以该半导体结构可以具有两个第一套刻标记3，两个第二套刻标记4、两个第三套刻标记5和两个第四套刻标记6，其中，每个第一套刻标记3可以具有两个第一子标记31，每个第二套刻标记4可以具有两个第二子标记41，每个第三套刻标记5可以具有两个第三子标记51，每个第四套刻标记6可以具有两个第四子标记61。通过在每个连接处均设置一个第一子标记31、一个第二子标记41、一个第三子标记51和一个第四子标记61，可以对当层和前层的各个位置的套刻精度进行全面的测量，也就因此可以准确得到当层和前层各个位置处的套刻误差。
在本公开的一个实施例中，第一边11和第二边12可以相互垂直，也就是说，上述芯片区域1可以为矩形，第一子标记31和第三子标记51能够测量其水平方向上的套刻误差，第二子标记41和第四子标记61能够测量其竖直方向上的套刻误差。
在本公开的一个实施例中，如图6所示，一个晶圆上可以均具有多个芯片区域1。各芯片区域1外围可以均设置有环绕其的划片道区域2。各划片道区域2内可以均设置有上述第一套刻标记3、第二套刻标记4、第三套刻标记5和第四套刻标记6。由于第一套刻标记3、第二套刻标记4、第三套刻标记5和第四套刻标记6所占面积均较小，也就能够使得单个晶圆上能够多设置一些芯片区域1，进而能够增加单个晶圆中芯片的数量，提高单个晶圆的利用率。此外，通过本公开实施例提供第一套刻标记3、第二套刻标记4、第三套刻标记5和第四套刻标记6，例如利用ASML软件application setup中的target layout optimizer功能，去模拟量测点布局，通过从测量中存在的噪声到模型预测值的变化获取噪声放大因子nMU(normalized model uncertainty)小于1，因此，可以良好地代表晶圆加工过程中的套刻精度(overlay)。
本公开的另一方面提供了一种版图结构的布局方法，该版图结构的布局方法能够用于布局上述所述的版图结构。通过该版图结构的布局方法布局处的版图结构能够减小晶圆中非有效元素所占面积，进而能够增大设置芯片区域1的面积，以此可以在单个晶圆中设置更多的芯片区域1以提高单个晶圆的利用率。
如图7所示，本公开提供的版图结构的布局方法可以包括：
步骤S10、形成芯片区域1和环绕芯片区域1的划片道区域2；
步骤S20、在第一层中形成第一套刻标记3和第二套刻标记4，分别形成于第一划片道区域21和第二划片道区域22中。
下面对上述各个步骤进行详细说明：
在步骤S10中，芯片区域1可以包括相邻的第一边11和第二边12，划片道区域2可以包括第一划片道区域21和第二划片道区域22。其中，第一划片道区域21可以沿第一边11的长度方向延伸，第二划片道区域22可以沿第二边12的长度方向延伸。
具体地，可以通过沉积、涂敷等方式形成第一层，该第一层可以为基底或者外延层中的任意一层。可以对第一层进行分区划分，以形成芯片区域1和划片道区域2。
在步骤S20中，第一套刻标记3可以包括沿第一边11的长度方向排列的第一子标记31，第二套刻标记4可以包括沿第二边12的长度方向排列的第二子标记41，第一子标记31所在区域在第一边11的长度方向上的长度大于其在第二边12的长度方向上的长度，第二子标记41所在区域在第二边12的长度方向上的长度大于其在第一边11的长度方向上的长度。
具体地，可以对第一层中的第一划片道区域21进行刻蚀，以形成第一子标记31。本公开在刻蚀第一子标记31的时候，可以采用光刻的方式，但不限于此。
在本公开的一个实施例中，可以对第一层中的第二划片道区域22进行刻蚀，以形成第二子标记41。本公开在刻蚀第二子标记41的时候，也可以采用光刻的方式，但不限于此。
在本公开的一个实施例中，如图8所示，版图结构的布局方法还可以包括：
步骤S30、在第二层中形成第三套刻标记5和第四套刻标记6，分别形成于第一划片道区域21和第二划片道区域22中，第一层和第二层为不同的层。
其中，第三套刻标记5可以包括沿第一边11的长度方向排列的第三子标记51，第四套刻标记6可以包括沿第二边12的长度方向排列的第四子标记61，第四子标记61所在区域在第一边11的长度方向上的长度大于其在第二边12的长度方向上的长度，第四子标记61所在区域在第二边12的长度方向上的长度大于其在第一边11的长度方向上的长度
具体地，可以通过沉积、涂敷等方式形成第二层，该第二层可以为外延层中位于第一层之上的任意一层。可以对第二层进行分区划分，以形成芯片区域1和划片道区域2。
可以对第二层中的第一划片道区域21进行刻蚀，以形成第三子标记51。本公开在刻蚀第三子标记51的时候，可以采用光刻的方式，但不限于此。并且可以对第二层中的第二划片道区域22进行刻蚀，以形成第四子标记61。本公开在刻蚀第四子标记61的时候，也可以采用光刻的方式，但不限于此。以此能够形成第三套刻标记5和第四套刻标记6。
需要说明的是，在本实施例对版图结构的布局方法的说明中提及的版图结构中的各个具体组分的结构、尺寸、设置位置等，均在上一实施例对版图结构的说明里进行了具体的阐述，所以在此不再对版图结构的各个具体组分进行详细说明，可以参考上一实施例对版图结构的说明即可，这也在本公开的保护范围之内。
另外，还需要说明的是，上述所记载的任何同时、同步进行的步骤，均可以分开、分步进行，可以根据实际需要进行选择，这均在本公开的保护范围之内。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (15)

1.一种版图结构，其特征在于，包括：
芯片区域和环绕所述芯片区域的划片道区域，其中，所述芯片区域包括相邻的第一边和第二边，所述划片道区域包括第一划片道区域和第二划片道区域，所述第一划片道区域沿所述第一边的长度方向延伸，所述第二划片道区域沿所述第二边的长度方向延伸；
第一套刻标记和第二套刻标记，分别位于所述第一划片道区域和所述第二划片道区域中；
其中，所述第一套刻标记包括沿所述第一边的长度方向排列的第一子标记，所述第二套刻标记包括沿所述第二边的长度方向排列的第二子标记，所述第一子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第二子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
2.根据权利要求1所述的版图结构，其特征在于，所述第一子标记包括呈中心对称的两组第一图案，所述第一图案包括沿所述第一边的长度方向间隔排布的多条第一线条。
3.根据权利要求2所述的版图结构，其特征在于，所述第二子标记包括呈中心对称的两组第二图案，所述第二图案包括沿所述第二边的长度方向间隔排布的多条第二线条。
4.根据权利要求1～3任意一项所述的版图结构，其特征在于，所述版图结构还包括：
第三套刻标记和第四套刻标记，分别位于所述第一划片道区域和所述第二划片道区域中，其中所述第一套刻标记和所述第二套刻标记均位于同一层中，所述第三套刻标记和所述第四套刻标记均位于同一层中，所述第一套刻标记和所述第三套刻标记位于不同的层中。
5.根据权利要求4所述的版图结构，其特征在于，所述第三套刻标记包括沿所述第一边长方向排列的第三子标记，所述第四套刻标记包括沿所述第二边长方向排列的第四子标记，所述第四子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第四子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
6.根据权利要求5所述的版图结构，其特征在于，所述第三子标记包括呈中心对称的两组第三图案，所述第三图案包括沿所述第一边的长度方向间隔排布的多条第三线条。
7.根据权利要求6所述的版图结构，其特征在于，所述第一子标记和所述第三子标记组成矩形的套刻图形，其中，所述第一子标记的对称中心和所述第三子标记的对称中心重合。
8.根据权利要求6所述的版图结构，其特征在于，所述第四子标记包括呈中心对称的两组第四图案，所述第四图案包括沿所述第二边的长度方向间隔排布的多条第四线条。
9.根据权利要求8所述的版图结构，其特征在于，所述第二子标记和所述第四子标记组成矩形的套刻图形，其中，所述第二子标记的对称中心和所述第四子标记的对称中心重合。
10.根据权利要求1所述的版图结构，其特征在于，所述第一子标记所在区域在所述第一边的长度方向上的长度是其在所述第二边的长度方向上的长度的2～4倍。
11.根据权利要求1所述的版图结构，其特征在于，所述芯片区域包括多条第一边，所述划片道区域具有多条第一划片道区域，且一个所述第一划片道区域沿一条所述第一边的长度方向延伸；
所述版图结构包括多个所述第一套刻标记，一个所述第一套刻标记位于一个所述第一划片道区域内，并且一个所述套刻标记包括多个所述第一子标记。
12.根据权利要求3所述的版图结构，其特征在于，所述第一图案中，任意相邻的两条第一线条之间的间隔均相同，并且两组所述第一图案在第一边长方向上的间隔与所述两条第一线条之间的间隔相同；
所述第二图案中，任意相邻的两条第二线条之间的间隔均相同，并且两组所述第二图案在第二边长方向上的间隔与所述两条第二线条之间的间隔相同。
13.根据权利要求8所述的版图结构，其特征在于，所述第三图案中，任意相邻的两条第三线条之间的间隔均相同，并且两组所述第三图案在第二方向上的间隔与所述两条第三线条之间的间隔相同；
所述第四图案中，任意相邻的两条第四线条之间的间隔均相同，并且两组所述第四图案在第二方向上的间隔与所述两条第四线条之间的间隔相同。
14.一种版图结构的布局方法，其特征在于，包括：
形成芯片区域和环绕所述芯片区域的划片道区域，其中，所述芯片区域包括相邻的第一边和第二边，所述划片道区域包括第一划片道区域和第二划片道区域，所述第一划片道区域沿所述第一边的长度方向延伸，所述第二划片道区域沿所述第二边的长度方向延伸；
在第一层中形成第一套刻标记和第二套刻标记，分别形成于所述第一划片道区域和所述第二划片道区域中；
其中，所述第一套刻标记包括沿所述第一边的长度方向排列的第一子标记，所述第二套刻标记包括沿所述第二边的长度方向排列的第二子标记，所述第一子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第二子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
15.根据权利要求14所述的版图结构的布局方法，其特征在于，还包括：
在第二层中形成第三套刻标记和第四套刻标记，分别形成于所述第一划片道区域和所述第二划片道区域中，所述第一层和所述第二层为不同的层；
所述第三套刻标记包括沿所述第一边的长度方向排列的第三子标记，所述第四套刻标记包括沿所述第二边的长度方向排列的第四子标记，所述第四子标记所在区域在所述第一边的长度方向上的长度大于其在所述第二边的长度方向上的长度，所述第四子标记所在区域在所述第二边的长度方向上的长度大于其在所述第一边的长度方向上的长度。
CN202210940163.2A 2022-08-05 2022-08-05 版图结构和版图结构的布局方法 Pending CN115172362A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210940163.2A CN115172362A (zh) 2022-08-05 2022-08-05 版图结构和版图结构的布局方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210940163.2A CN115172362A (zh) 2022-08-05 2022-08-05 版图结构和版图结构的布局方法

Publications (1)

Publication Number Publication Date
CN115172362A true CN115172362A (zh) 2022-10-11

Family

ID=83478793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210940163.2A Pending CN115172362A (zh) 2022-08-05 2022-08-05 版图结构和版图结构的布局方法

Country Status (1)

Country Link
CN (1) CN115172362A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116679535A (zh) * 2023-08-04 2023-09-01 魅杰光电科技(上海)有限公司 套刻误差的量测方法、装置、系统及存储介质
CN117234039A (zh) * 2023-03-27 2023-12-15 魅杰光电科技(上海)有限公司 晶圆套刻对象的灰度值变化测量方法及系统
CN117631437A (zh) * 2024-01-25 2024-03-01 合肥晶合集成电路股份有限公司 一种掩膜版结构及半导体晶圆的对位标记的摆放方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117234039A (zh) * 2023-03-27 2023-12-15 魅杰光电科技(上海)有限公司 晶圆套刻对象的灰度值变化测量方法及系统
CN116679535A (zh) * 2023-08-04 2023-09-01 魅杰光电科技(上海)有限公司 套刻误差的量测方法、装置、系统及存储介质
CN116679535B (zh) * 2023-08-04 2023-11-21 魅杰光电科技(上海)有限公司 套刻误差的量测方法、装置、系统及存储介质
CN117631437A (zh) * 2024-01-25 2024-03-01 合肥晶合集成电路股份有限公司 一种掩膜版结构及半导体晶圆的对位标记的摆放方法
CN117631437B (zh) * 2024-01-25 2024-05-07 合肥晶合集成电路股份有限公司 一种半导体晶圆的对位标记的摆放方法

Similar Documents

Publication Publication Date Title
CN115172362A (zh) 版图结构和版图结构的布局方法
TWI730050B (zh) 層疊對準標記與評估製程穩定度的方法
KR19980030438A (ko) 반도체 버어니어 구조 및 그것을 이용한 오버레이 정확도 측정방법
TWI742148B (zh) 對準標記及其測量方法
CN115097691B (zh) 一种掩模板及形成方法
CN112731759B (zh) 光掩膜版的形成方法及光掩膜版
KR100866460B1 (ko) 레티클, 반도체 칩, 및 반도체 장치의 제조 방법
TW202310312A (zh) 套刻標記、利用其的套刻測量方法及半導體器件製造方法
KR950015703A (ko) 측정 마크 패턴을 사용하는 반도체 장치의 제조방법
CN111128829B (zh) 对准方法及校准方法
US20070296935A1 (en) Substrate having alignment marks and method of obtaining alignment information using the same
CN102437068B (zh) 孔量测图形以及孔量测方法
CN113515018B (zh) 一种60μm划片槽的对位标记设计方法
CN117406552A (zh) 对准标记的布局方法及装置
CN111708255B (zh) Opc的ssa表的形成方法
CN216648298U (zh) 一种光刻对准标记和包括其的半导体结构
CN111198478B (zh) 掩膜组件及套准量测方法
CN115729030A (zh) 带有光刻自对准精度测量结构的掩膜版及光刻方法
CN104849970B (zh) 用于背面光刻工艺的对准标记及其对准方法
JP3453793B2 (ja) 半導体装置及びこれを用いたアライメント検査方法
KR960035850A (ko) 반도체집적회로장치의 제조방법
US20130106000A1 (en) Alignment accuracy mark
JPH07111952B2 (ja) ホトリソグラフィー工程におけるガラスマスク
CN109860153B (zh) 集成电路器件、形成对准测量图形的方法以及光掩模
CN116259608A (zh) 套刻标记结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination