JP3453793B2 - 半導体装置及びこれを用いたアライメント検査方法 - Google Patents
半導体装置及びこれを用いたアライメント検査方法Info
- Publication number
- JP3453793B2 JP3453793B2 JP17156193A JP17156193A JP3453793B2 JP 3453793 B2 JP3453793 B2 JP 3453793B2 JP 17156193 A JP17156193 A JP 17156193A JP 17156193 A JP17156193 A JP 17156193A JP 3453793 B2 JP3453793 B2 JP 3453793B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- semiconductor device
- active region
- transistors
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びこれを用
いたアライメント検査方法に関し、より詳細には半導体
装置の製造工程においてマスク層間のアライメントずれ
を検出するための半導体装置及びこれを用いたアライメ
ント検査方法に関する。
いたアライメント検査方法に関し、より詳細には半導体
装置の製造工程においてマスク層間のアライメントずれ
を検出するための半導体装置及びこれを用いたアライメ
ント検査方法に関する。
【０００２】
【従来の技術】ＭＯＳ（Metal Oxide Semiconductor ）
型半導体装置の製造工程において、マスク層間のアライ
メントずれを観察する従来の方法として、例えば以下の
ような方法が用いられていた。
型半導体装置の製造工程において、マスク層間のアライ
メントずれを観察する従来の方法として、例えば以下の
ような方法が用いられていた。
【０００３】図２はマスク層間のアライメントずれを測
定するために、活性領域とこの活性領域の中に多結晶シ
リコンパターンとが作製された従来の検査パターンの一
部を模式的に示した平面図である。
定するために、活性領域とこの活性領域の中に多結晶シ
リコンパターンとが作製された従来の検査パターンの一
部を模式的に示した平面図である。
【０００４】半導体基板の表面に、図２に示した活性領
域２１と多結晶シリコンパターン２２を作製するには、
まず通常の方法により正方形の活性領域２１をＸ方向及
びＹ方向に数個ずつ、全体として十字のパターンになる
ように所定の間隔Ｓ1 で形成する。次に、活性領域２１
よりも小さな正方形の多結晶シリコンパターン２２を通
常の方法で活性領域２１の中に所定の間隔Ｓ2 で形成す
る。このとき、Ｓ1 とＳ2 との差は０．０５〜０．１μ
ｍ程度に設定する。
域２１と多結晶シリコンパターン２２を作製するには、
まず通常の方法により正方形の活性領域２１をＸ方向及
びＹ方向に数個ずつ、全体として十字のパターンになる
ように所定の間隔Ｓ1 で形成する。次に、活性領域２１
よりも小さな正方形の多結晶シリコンパターン２２を通
常の方法で活性領域２１の中に所定の間隔Ｓ2 で形成す
る。このとき、Ｓ1 とＳ2 との差は０．０５〜０．１μ
ｍ程度に設定する。
【０００５】前記方法で作製されたパターンを用いてア
ライメント精度を読み取るには、形成された活性領域２
１と多結晶シリコンパターン２２との間の位置関係のず
れの状態を、Ｘ方向及びＹ方向についてそれぞれ別々に
判断すればよい。すなわち、多結晶シリコンパターン２
２が、左右又は上下の位置関係について活性領域２１の
中心に位置するものがどれであるかを読み取り、そのパ
ターンが中央のパターンからそれぞれ何個ずれているか
を読み取る。例えば多結晶シリコンパターン２２が左右
の位置関係について活性領域２１の中心に位置するもの
が、中央のパターンから数えてＸの正の方向にｎ個目で
あれば、多結晶シリコンパターン２２は活性領域２１に
対しＸの正の方向にｎ×（Ｓ1 −Ｓ2 ）だけアライメン
トずれが生じているということになる。同様にして、Ｙ
方向についてもアライメントずれを測定することができ
る。
ライメント精度を読み取るには、形成された活性領域２
１と多結晶シリコンパターン２２との間の位置関係のず
れの状態を、Ｘ方向及びＹ方向についてそれぞれ別々に
判断すればよい。すなわち、多結晶シリコンパターン２
２が、左右又は上下の位置関係について活性領域２１の
中心に位置するものがどれであるかを読み取り、そのパ
ターンが中央のパターンからそれぞれ何個ずれているか
を読み取る。例えば多結晶シリコンパターン２２が左右
の位置関係について活性領域２１の中心に位置するもの
が、中央のパターンから数えてＸの正の方向にｎ個目で
あれば、多結晶シリコンパターン２２は活性領域２１に
対しＸの正の方向にｎ×（Ｓ1 −Ｓ2 ）だけアライメン
トずれが生じているということになる。同様にして、Ｙ
方向についてもアライメントずれを測定することができ
る。
【０００６】
【発明が解決しようとする課題】上記した従来のアライ
メントずれの測定方法においては、活性領域２１の左右
又は上下方向に関して活性領域２１の中心に多結晶シリ
コンパターン２２が存在するのがどの活性領域２１につ
いてであるかを、作業者による目視の検査で判断してい
た。
メントずれの測定方法においては、活性領域２１の左右
又は上下方向に関して活性領域２１の中心に多結晶シリ
コンパターン２２が存在するのがどの活性領域２１につ
いてであるかを、作業者による目視の検査で判断してい
た。
【０００７】このような作業者の主観的な判断によりア
ライメントずれを測定する方法では、アライメントずれ
が正確に判断されない場合があり、また個人により正確
さが異なるためにばらつきが生じ易く、さらに前記の判
断を行うまでにかなりの時間を要するのでスループット
も悪いという課題があった。
ライメントずれを測定する方法では、アライメントずれ
が正確に判断されない場合があり、また個人により正確
さが異なるためにばらつきが生じ易く、さらに前記の判
断を行うまでにかなりの時間を要するのでスループット
も悪いという課題があった。
【０００８】本発明は上記課題に鑑みなされたものであ
り、半導体製造工程においてアライメントずれを検査す
る際に、人の判断による不正確さをなくし、正確かつ迅
速にアライメントずれを検査することができる装置及び
これを用いたアライメント検査方法を提供することを目
的としている。
り、半導体製造工程においてアライメントずれを検査す
る際に、人の判断による不正確さをなくし、正確かつ迅
速にアライメントずれを検査することができる装置及び
これを用いたアライメント検査方法を提供することを目
的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る半導体装置（１）は、アライメントのず
れを検出する、複数のトランジスタを備えた半導体装置
であって、互いに向き合う第１のトランジスタと第２の
トランジスタとを結ぶ直線と、互いに向き合う第３のト
ランジスタと第４のトランジスタとを結ぶ直線とが、略
直交するように、前記第１〜前記第４のトランジスタが
配置され、前記第１〜前記第４のトランジスタが、活性
領域、ゲート、ソース、及びドレインを含んで構成さ
れ、アライメントのずれにより、前記活性領域と重なる
前記ゲートの幅が変化するように構成されると共に、前
記第１〜前記第４のトランジスタを構成する各ゲート
が、互いに接続されていることを特徴としている。また
本発明に係る半導体装置（２）は、上記半導体装置
（１）において、前記活性領域が、略台形形状をした領
域を有して形成されていることを特徴としている。また
本発明に係る半導体装置（３）は、アライメントのずれ
を検出する、複数のトランジスタを備えた半導体装置で
あって、互いに向き合う第１のトランジスタと第２のト
ランジスタとを結ぶ直線と、互いに向き合う第３のトラ
ンジスタと第４のトランジスタとを結ぶ直線とが、略直
交するように、前記第１〜前記第４のトランジスタが配
置され、前記第１〜前記第４のトランジスタが、活性領
域、ゲート、ソース、及びドレインを含んで構成され、
アライメントのずれにより、前記活性領域と重なる前記
ゲートの幅が変化するように構成されると共に、前記第
１〜前記第４のトランジスタを構成するソース、又はド
レインが共通化されていることを特徴としている。また
本発明に係る半導体装置（４）は、上記半導体装置
（３）において、前記活性領域が、略台形形状をした領
域を有して形成されていることを特徴としている。また
本発明に係る半導体装置（５）は、上記半導体装置
（１）又は（２）において、前記第１〜前記第４のトラ
ンジスタを構成するソース、又はドレインが共通化され
ていることを特徴としている。
に本発明に係る半導体装置（１）は、アライメントのず
れを検出する、複数のトランジスタを備えた半導体装置
であって、互いに向き合う第１のトランジスタと第２の
トランジスタとを結ぶ直線と、互いに向き合う第３のト
ランジスタと第４のトランジスタとを結ぶ直線とが、略
直交するように、前記第１〜前記第４のトランジスタが
配置され、前記第１〜前記第４のトランジスタが、活性
領域、ゲート、ソース、及びドレインを含んで構成さ
れ、アライメントのずれにより、前記活性領域と重なる
前記ゲートの幅が変化するように構成されると共に、前
記第１〜前記第４のトランジスタを構成する各ゲート
が、互いに接続されていることを特徴としている。また
本発明に係る半導体装置（２）は、上記半導体装置
（１）において、前記活性領域が、略台形形状をした領
域を有して形成されていることを特徴としている。また
本発明に係る半導体装置（３）は、アライメントのずれ
を検出する、複数のトランジスタを備えた半導体装置で
あって、互いに向き合う第１のトランジスタと第２のト
ランジスタとを結ぶ直線と、互いに向き合う第３のトラ
ンジスタと第４のトランジスタとを結ぶ直線とが、略直
交するように、前記第１〜前記第４のトランジスタが配
置され、前記第１〜前記第４のトランジスタが、活性領
域、ゲート、ソース、及びドレインを含んで構成され、
アライメントのずれにより、前記活性領域と重なる前記
ゲートの幅が変化するように構成されると共に、前記第
１〜前記第４のトランジスタを構成するソース、又はド
レインが共通化されていることを特徴としている。また
本発明に係る半導体装置（４）は、上記半導体装置
（３）において、前記活性領域が、略台形形状をした領
域を有して形成されていることを特徴としている。また
本発明に係る半導体装置（５）は、上記半導体装置
（１）又は（２）において、前記第１〜前記第４のトラ
ンジスタを構成するソース、又はドレインが共通化され
ていることを特徴としている。
【００１０】また本発明に係る半導体装置を用いたアラ
イメント検査方法は、上記半導体装置（１）〜（５）の
いずれかを用いたアライメント検査方法であって、前記
第１〜前記第４のトランジスタのドレイン電流値を測定
し、該ドレイン電流値からアライメントのずれを検出す
ることを特徴としている。
イメント検査方法は、上記半導体装置（１）〜（５）の
いずれかを用いたアライメント検査方法であって、前記
第１〜前記第４のトランジスタのドレイン電流値を測定
し、該ドレイン電流値からアライメントのずれを検出す
ることを特徴としている。
【００１１】
【作用】上記構成の半導体装置（１）〜（５）のいずれ
かによれば、アライメントのずれを検出する前記第１〜
前記第４のトランジスタが十字状に配置されているの
で、この半導体装置を使用してアライメントずれの検査
を行うことにより、異層マスク間におけるアライメント
ずれについて、そのずれ方向とずれ量が定量的、かつ迅
速に求められる。
かによれば、アライメントのずれを検出する前記第１〜
前記第４のトランジスタが十字状に配置されているの
で、この半導体装置を使用してアライメントずれの検査
を行うことにより、異層マスク間におけるアライメント
ずれについて、そのずれ方向とずれ量が定量的、かつ迅
速に求められる。
【００１２】また本発明に係る半導体装置を用いたアラ
イメント検査方法によれば、前記第１〜前記４のトラン
ジスタのドレイン電流値を測定し、該ドレイン電流値か
らアライメントのずれを検出するので、異層マスク間に
おけるアライメントずれについて、そのずれ方向とずれ
量が検査者の主観的判断の介入の余地なく定量的、かつ
迅速に求められる。
イメント検査方法によれば、前記第１〜前記４のトラン
ジスタのドレイン電流値を測定し、該ドレイン電流値か
らアライメントのずれを検出するので、異層マスク間に
おけるアライメントずれについて、そのずれ方向とずれ
量が検査者の主観的判断の介入の余地なく定量的、かつ
迅速に求められる。
【００１３】
【実施例】以下、本発明に係る半導体装置及びこれを用
いたアライメント検査方法の実施例を図面に基づいて説
明する。
いたアライメント検査方法の実施例を図面に基づいて説
明する。
【００１４】まず、本発明の実施例に係る半導体装置に
ついて説明する。図１は実施例に係る半導体装置であ
る、ＭＯＳ型半導体装置を示した模式的な平面図であ
る。
ついて説明する。図１は実施例に係る半導体装置であ
る、ＭＯＳ型半導体装置を示した模式的な平面図であ
る。
【００１５】半導体基板１０には、同じ形状の４個の略
台形形状、正確には等脚台形の下底の部分に長方形が付
加された形状のものが、前記台形の上底側を中心に四方
向から集合した形の活性領域１１が形成されている。ま
た前記等脚台形の上底で囲まれた中心部分も活性領域１
１となっており、４個の台形はお互いに少し離れて位置
しており、隣り合う台形の脚同士の間には活性領域１１
は形成されていない。
台形形状、正確には等脚台形の下底の部分に長方形が付
加された形状のものが、前記台形の上底側を中心に四方
向から集合した形の活性領域１１が形成されている。ま
た前記等脚台形の上底で囲まれた中心部分も活性領域１
１となっており、４個の台形はお互いに少し離れて位置
しており、隣り合う台形の脚同士の間には活性領域１１
は形成されていない。
【００１６】そして、この活性領域１１の中心にソース
１２が形成され、このソース１２を中心にこれを囲むよ
うに正方形の各辺を中心とした帯形状の多結晶シリコン
ゲート１３が形成され、多結晶シリコンゲート１３の一
つの頂点から、前記した活性領域１１が形成されていな
い部分を通り抜けるように多結晶シリコンゲート１３の
配線が伸びている。さらに、多結晶シリコンゲート１３
から少し離れた位置に、多結晶シリコンゲート１３の各
辺に平行に、それぞれ４個のドレイン１４ａ、１４ｂ、
１４ｃ、１４ｄが形成されている。
１２が形成され、このソース１２を中心にこれを囲むよ
うに正方形の各辺を中心とした帯形状の多結晶シリコン
ゲート１３が形成され、多結晶シリコンゲート１３の一
つの頂点から、前記した活性領域１１が形成されていな
い部分を通り抜けるように多結晶シリコンゲート１３の
配線が伸びている。さらに、多結晶シリコンゲート１３
から少し離れた位置に、多結晶シリコンゲート１３の各
辺に平行に、それぞれ４個のドレイン１４ａ、１４ｂ、
１４ｃ、１４ｄが形成されている。
【００１７】このような構成の半導体装置１０では、多
結晶シリコンゲート１３を挟んで、ソース１２と４個の
ドレイン１４ａ、１４ｂ、１４ｃ、１４ｄとの間に、そ
れぞれ４個のトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄが形
成されることになる。また、形成されたトランジスタＴ
ａ、Ｔｂ・・・ では、多結晶シリコンゲート１３が台形の
活性領域１１の各脚を横断するように形成されているた
め、活性領域１１に対する多結晶シリコンゲート１３の
位置のわずかなずれにより、活性領域１１と重なる多結
晶シリコンゲート１３の幅が変化し、そのためにドレイ
ン電流値ＩD が変化することになる。以下、ドレイン電
流値ＩD と形成されたトランジスタＴａ、Ｔｂ・・・ のチ
ャネル幅及びチャネル長との関係について説明する。
結晶シリコンゲート１３を挟んで、ソース１２と４個の
ドレイン１４ａ、１４ｂ、１４ｃ、１４ｄとの間に、そ
れぞれ４個のトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄが形
成されることになる。また、形成されたトランジスタＴ
ａ、Ｔｂ・・・ では、多結晶シリコンゲート１３が台形の
活性領域１１の各脚を横断するように形成されているた
め、活性領域１１に対する多結晶シリコンゲート１３の
位置のわずかなずれにより、活性領域１１と重なる多結
晶シリコンゲート１３の幅が変化し、そのためにドレイ
ン電流値ＩD が変化することになる。以下、ドレイン電
流値ＩD と形成されたトランジスタＴａ、Ｔｂ・・・ のチ
ャネル幅及びチャネル長との関係について説明する。
【００１８】ドレイン電流ＩD は、下記の数１のように
表すことができる。
表すことができる。
【００１９】
【数１】
【００２０】ここでＡは定数、Ｗは実効チャネル幅、Ｌ
は実効チャネル長であり、この実効チャネル幅Ｗが前記
した活性領域１１と重なる多結晶シリコンゲート１３の
幅とほぼ等しい値となる。
は実効チャネル長であり、この実効チャネル幅Ｗが前記
した活性領域１１と重なる多結晶シリコンゲート１３の
幅とほぼ等しい値となる。
【００２１】前記した数１式を実効チャネル幅Ｗに関す
る式に変形すると、下記の数２式となる。
る式に変形すると、下記の数２式となる。
【００２２】
【数２】
【００２３】従って、対向する位置にあるトランジスタ
ＴａとトランジスタＴｃ、及びトランジスタＴｂとトラ
ンジスタＴｄの実効チャネル幅Ｗの差を求め、それを位
置のずれに換算すれば、アライメントずれを検査できる
ことになる。
ＴａとトランジスタＴｃ、及びトランジスタＴｂとトラ
ンジスタＴｄの実効チャネル幅Ｗの差を求め、それを位
置のずれに換算すれば、アライメントずれを検査できる
ことになる。
【００２４】実際にアライメントずれを計算した例につ
いて、以下に説明する。
いて、以下に説明する。
【００２５】表１は実施例に係るＭＯＳ型半導体装置の
ドレイン電流ＩD の測定例である。
ドレイン電流ＩD の測定例である。
【００２６】
【表１】
【００２７】図１で対向する位置関係にあるトランジス
タＴａとトランジスタＴｃとのドレイン電流ＩD の差
は、表１より計算すると５．６μＡであるから、数２式
よりこのトランジスタＴａとトランジスタＴｃとの実効
チャネル幅の差（Ｗａ−Ｗｃ）は、下記の数３式で表さ
れる。
タＴａとトランジスタＴｃとのドレイン電流ＩD の差
は、表１より計算すると５．６μＡであるから、数２式
よりこのトランジスタＴａとトランジスタＴｃとの実効
チャネル幅の差（Ｗａ−Ｗｃ）は、下記の数３式で表さ
れる。
【００２８】
【数３】
【００２９】また上記した数３式よりトランジスタＴａ
の実効チャネル幅Ｗａの方が大きいことがわかり、この
結果より多結晶シリコンゲート１３が＋Ｙ方向にずれて
いることがわかる。また前記した活性領域１１を示す台
形の脚は、多結晶シリコンゲート１３に対して４５°の
角度で交わっているので、＋Ｙ方向のずれの大きさＨY
は実効チャネルの幅の差（Ｗａ−Ｗｃ）の１／４と等し
くなり、下記の数４式で表されることとなる。
の実効チャネル幅Ｗａの方が大きいことがわかり、この
結果より多結晶シリコンゲート１３が＋Ｙ方向にずれて
いることがわかる。また前記した活性領域１１を示す台
形の脚は、多結晶シリコンゲート１３に対して４５°の
角度で交わっているので、＋Ｙ方向のずれの大きさＨY
は実効チャネルの幅の差（Ｗａ−Ｗｃ）の１／４と等し
くなり、下記の数４式で表されることとなる。
【００３０】
【数４】
【００３１】Ｘ方向についても同様に計算すると、下記
の数５式の結果となる。
の数５式の結果となる。
【００３２】
【数５】
【００３３】上記した結果より、製造された半導体装置
は＋Ｙ方向に（５．６×Ｌ／４Ａ）、−Ｘ方向に（１．
４×Ｌ／４Ａ）、アライメントずれが生じていることが
わかった。
は＋Ｙ方向に（５．６×Ｌ／４Ａ）、−Ｘ方向に（１．
４×Ｌ／４Ａ）、アライメントずれが生じていることが
わかった。
【００３４】この場合、Ａ及びＬは他の標準的なＭＯＳ
トランジスタの特性を測定することにより求めることが
できる。また前記実施例において、活性領域１１、多結
晶シリコンゲート１３、ソース１２及びドレイン１４等
は、通常行われている公知の方法により形成することが
できる。 上記した方法を応用して、製造されたＭＯＳ
型半導体装置の各トランジスタのドレイン電流値ＩD の
自動測定を行い、この結果よりアライメントのずれ方向
及びずれ量の自動計算を行うことにより、ＭＯＳ型半導
体装置のアライメントのずれ方向及びずれ量をウエハ全
面について、迅速かつ正確に検査することも可能であ
る。
トランジスタの特性を測定することにより求めることが
できる。また前記実施例において、活性領域１１、多結
晶シリコンゲート１３、ソース１２及びドレイン１４等
は、通常行われている公知の方法により形成することが
できる。 上記した方法を応用して、製造されたＭＯＳ
型半導体装置の各トランジスタのドレイン電流値ＩD の
自動測定を行い、この結果よりアライメントのずれ方向
及びずれ量の自動計算を行うことにより、ＭＯＳ型半導
体装置のアライメントのずれ方向及びずれ量をウエハ全
面について、迅速かつ正確に検査することも可能であ
る。
【００３５】
【発明の効果】以上詳述したように本発明に係る半導体
装置にあっては、アライメントのずれを検出する前記第
１〜前記第４のトランジスタが十字状に配置されている
ので、この半導体装置を使用してアライメントずれの検
査を行うことにより、異層マスク間におけるアライメン
トずれについて、そのずれ方向とずれ量を定量的、かつ
迅速に求めることができる。
装置にあっては、アライメントのずれを検出する前記第
１〜前記第４のトランジスタが十字状に配置されている
ので、この半導体装置を使用してアライメントずれの検
査を行うことにより、異層マスク間におけるアライメン
トずれについて、そのずれ方向とずれ量を定量的、かつ
迅速に求めることができる。
【００３６】また本発明に係る半導体装置を用いたアラ
イメント検査方法にあっては、前記トランジスタのドレ
イン電流値を測定し、該ドレイン電流値からアライメン
トのずれを検出するので、異層マスク間におけるアライ
メントずれについて、そのずれ方向とずれ量を検査者の
主観的な介入の余地なく定量的、かつ迅速に求めること
ができる。
イメント検査方法にあっては、前記トランジスタのドレ
イン電流値を測定し、該ドレイン電流値からアライメン
トのずれを検出するので、異層マスク間におけるアライ
メントずれについて、そのずれ方向とずれ量を検査者の
主観的な介入の余地なく定量的、かつ迅速に求めること
ができる。
【００３７】さらに前記方法を応用して自動測定装置に
よる測定を行うことにより、ウエハ全体のアライメント
ずれの情報を迅速かつ正確に知ることができ、半導体装
置の微細化及び高性能化を実現することができる。
よる測定を行うことにより、ウエハ全体のアライメント
ずれの情報を迅速かつ正確に知ることができ、半導体装
置の微細化及び高性能化を実現することができる。
【図１】本発明の実施例に係るＭＯＳ型半導体装置を模
式的に示した平面図である。
式的に示した平面図である。
【図２】マスク層間のアライメントずれを測定するため
に、活性領域とこの活性領域の中に多結晶シリコンパタ
ーンとが作製された従来の検査パターンの一部を模式的
に示した平面図である。
に、活性領域とこの活性領域の中に多結晶シリコンパタ
ーンとが作製された従来の検査パターンの一部を模式的
に示した平面図である。
１０ 半導体基板
１１ 活性領域
１３ 多結晶シリコンゲート
１４ａ、１４ｂ、１４ｃ、１４ｄ ドレイン
Ｔａ、Ｔｂ、Ｔｃ、Ｔｄ トランジスタ
Claims (6)
- 【請求項１】 アライメントのずれを検出する、複数の
トランジスタを備えた半導体装置であって、 互いに向き合う第１のトランジスタと第２のトランジス
タとを結ぶ直線と、互いに向き合う第３のトランジスタ
と第４のトランジスタとを結ぶ直線とが、略直交するよ
うに、前記第１〜前記第４のトランジスタが配置され、 前記第１〜前記第４のトランジスタが、活性領域、ゲー
ト、ソース、及びドレインを含んで構成され、 アライメントのずれにより、前記活性領域と重なる前記
ゲートの幅が変化するように構成されると共に、 前記第１〜前記第４のトランジスタを構成する各ゲート
が、互いに接続され ていることを特徴とする半導体装
置。 - 【請求項２】 前記活性領域が、略台形形状をした領域
を有して形成されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 アライメントのずれを検出する、複数の
トランジスタを備えた半導体装置であって、 互いに向き合う第１のトランジスタと第２のトランジス
タとを結ぶ直線と、互いに向き合う第３のトランジスタ
と第４のトランジスタとを結ぶ直線とが、略直交するよ
うに、前記第１〜前記第４のトランジスタが配置され、 前記第１〜前記第４のトランジスタが、活性領域、ゲー
ト、ソース、及びドレインを含んで構成され、 アライメントのずれにより、前記活性領域と重なる前記
ゲートの幅が変化するように構成されると共に、 前記第１〜前記第４のトランジスタを構成するソース、
又はドレインが共通化されていることを特徴とする 半導
体装置。 - 【請求項４】 前記活性領域が、略台形形状をした領域
を有して形成されていることを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 前記第１〜前記第４のトランジスタを構
成するソース、又はドレインが共通化されていることを
特徴とする請求項１又は請求項２記載の半導体装置。 - 【請求項６】 前記第１〜前記第４のトランジスタのド
レイン電流値を測定し、該ドレイン電流値からアライメ
ントのずれを検出することを特徴とする請求項１〜５の
いずれかの項に記載の半導体装置を用いたアライメント
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17156193A JP3453793B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置及びこれを用いたアライメント検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17156193A JP3453793B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置及びこれを用いたアライメント検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729952A JPH0729952A (ja) | 1995-01-31 |
| JP3453793B2 true JP3453793B2 (ja) | 2003-10-06 |
Family
ID=15925425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17156193A Expired - Fee Related JP3453793B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体装置及びこれを用いたアライメント検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3453793B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7704850B2 (en) * | 2006-09-08 | 2010-04-27 | Asml Netherlands B.V. | Semiconductor device for measuring an overlay error, method for measuring an overlay error, lithographic apparatus and device manufacturing method |
| US8390078B2 (en) * | 2010-06-10 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Quadrangle MOS transistors |
| US11854915B2 (en) | 2021-07-09 | 2023-12-26 | Changxin Memory Technologies, Inc. | Electrical test structure, semiconductor structure and electrical test method |
| CN115602663A (zh) * | 2021-07-09 | 2023-01-13 | 长鑫存储技术有限公司（Cn） | 电学测试结构、半导体结构及电学测试方法 |
-
1993
- 1993-07-12 JP JP17156193A patent/JP3453793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729952A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20000006182A (ko) | 물결무늬패턴을사용한오버레이측정법 | |
| JPH0241172B2 (ja) | ||
| US9927719B2 (en) | Overlay sampling methodology | |
| JPH0444307A (ja) | 半導体装置の製造方法 | |
| US5296917A (en) | Method of monitoring accuracy with which patterns are written | |
| JPH0321901B2 (ja) | ||
| US4863548A (en) | Test pattern for use monitoring variations of critical dimensions of patterns during fabrication of semiconductor devices | |
| JP3453793B2 (ja) | 半導体装置及びこれを用いたアライメント検査方法 | |
| JP2007328289A (ja) | レチクル，半導体チップ，及び半導体装置の製造方法 | |
| US6357131B1 (en) | Overlay reliability monitor | |
| KR20040010225A (ko) | 웨이퍼 등의 기판의 정량적 품질 검사 방법 및 장치 | |
| WO2006098023A1 (ja) | 半導体装置及びその製造方法 | |
| JP3036472B2 (ja) | 半導体装置及びそのマスク位置合わせズレ寸法測定方法 | |
| KR100587638B1 (ko) | 오버레이 버니어 및 그를 이용한 오버레이 측정 방법 | |
| JP2829211B2 (ja) | 合せずれ測定方法 | |
| JPS5951529A (ja) | 相対位置検出パタ−ン | |
| US20230350310A1 (en) | Overlay mark | |
| JP2587614B2 (ja) | 半導体装置 | |
| CN101097410A (zh) | 对曝光位置标记的位移进行检测的方法 | |
| JPS6321845A (ja) | コンタクトホ−ルの測長方法 | |
| JPH01265532A (ja) | 層間絶縁膜評価用パターン | |
| JPH05217845A (ja) | アライメント測定用パターン | |
| KR100197981B1 (ko) | 반도체소자의 마스크 정렬 측정방법 | |
| JPH08201305A (ja) | 半導体ウェーハスリップライン検査方法および半導体ウ ェーハの評価方法 | |
| KR19990034619U (ko) | 반도체 제조용 포토마스크 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |