WO2006098023A1 - 半導体装置及びその製造方法 - Google Patents

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Kouichi Nagai
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Fujitsu Limited
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device that can easily identify the cause of a failure and a method for manufacturing the same.
  • TEG Test Element Group
  • TEGs are usually formed in a chip formation region or scribe line of a semiconductor wafer in parallel with elements in a semiconductor integrated circuit. That is, it is formed by a photolithography technique or the like using a reticle (exposure mask) on which an element pattern and a TEG pattern are formed.
  • 10A and 10B are diagrams showing the arrangement of conventional TEGs.
  • FIG. 10A shows an example in which one chip is transferred in one shot.
  • pads 102 are formed on the periphery of each chip 101, and TEGs 103 are formed at the four corners.
  • FIG. 10B shows an example in which a plurality of chips are transferred in one shot.
  • TEG 113 is formed in the scribe line between chips 111.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 60-83344
  • Patent Document 2 JP-A-60-109240
  • Patent Document 3 JP-A-1 225138
  • Patent Document 4 JP 2000-332077 A
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can easily determine the cause of a problem that does not inhibit high integration.
  • the inventor of the present application has found that the conventional semiconductor device formed with the TEG has the following problems. Even if the cross section is observed after a defect occurs, sufficient information cannot be obtained because the portion that appears in the cross section is a part of the TEG. In addition, the amount of misalignment that occurs between the layers cannot be estimated. Furthermore, for a portion having a curved portion such as a contact hole, the dimension of the portion that appears depending on the cross section varies, so the width, radius, etc. cannot be estimated accurately.
  • a semiconductor device includes a circuit region in which a semiconductor integrated circuit is formed, and two or more monitor layers each formed simultaneously with two or more layers constituting the semiconductor integrated circuit. And a monitor area provided.
  • Each of the monitor layers has two or more monitor patterns having the same shape and spaced apart from each other.
  • a semiconductor substrate is partitioned into a circuit region and a monitor region, and a first layer constituting a semiconductor integrated circuit is formed in the circuit region.
  • a second layer constituting the semiconductor integrated circuit is formed on or above the first layer, and the first monitor layer is formed on the first monitor layer.
  • a second monitor layer is formed above or above.
  • two or more monitor patterns having the same shape are formed on each of the first and second monitor layers so as to be spaced apart from each other.
  • FIG. 1 is a diagram showing a layout of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2B is a plan view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing a method for manufacturing a semiconductor device following FIG. 2A.
  • FIG. 3B is a plan view showing a method for manufacturing a semiconductor device following FIG.
  • FIG. 4A is a cross-sectional view showing a method for manufacturing a semiconductor device following FIG. 3A.
  • FIG. 4B is a plan view showing a method for manufacturing a semiconductor device following FIG. [FIG. 4A]
  • FIG. 5A is a cross-sectional view showing a method for manufacturing a semiconductor device following FIG. 4A.
  • FIG. 5B is a plan view showing a method for manufacturing a semiconductor device following FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device, following FIG. 5A.
  • FIG. 7 is a schematic diagram showing a method for analyzing a cross section of the monitor region 1.
  • FIG. 8A is a diagram showing an example of an identification mark.
  • FIG. 8B is a diagram showing another example of the identification mark.
  • FIG. 9 is a diagram showing an example of a contact plug.
  • FIG. 10A is a diagram showing an arrangement of TEGs when one chip is transferred in one shot.
  • FIG. 10B is a diagram showing an arrangement of TEGs when transferring a plurality of chips in one shot.
  • FIG. 11A is a diagram showing still another example of the identification mark.
  • FIG. 11B is a diagram showing still another example of the identification mark.
  • FIG. 1 is a diagram showing a layout of a semiconductor device according to an embodiment of the present invention.
  • a circuit region 2 in which a semiconductor integrated circuit that actually operates is formed, and a plurality of nodes 3 are provided around the circuit region 2.
  • the node 3 is connected to the elements constituting the semiconductor integrated circuit.
  • Monitor areas 1 are provided at four locations between the circuit area 2 and the pad 3.
  • the monitor region 1 is provided, for example, between each vertex of the semiconductor substrate 11 diced into a rectangle and each vertex of the circuit region 2 having a rectangular planar shape.
  • FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • FIG. 1 is a plan view showing a method of manufacturing the semiconductor device according to the embodiment of the present invention in the order of steps.
  • an element isolation insulating film 12 is formed on the surface of the semiconductor substrate 11 in the circuit region 2, and the surface of the semiconductor substrate 11 in the monitor region 1 is formed.
  • five element isolation insulating films 12m extending in one specific direction are formed at regular intervals.
  • the spacing between the element isolation insulating films 12m is the same as that for manufacturing a semiconductor device. It is preferable to make it larger than the minimum design rule. For example, when a semiconductor device is manufactured with a design rule of 0.18 m, it is preferable that the distance between the element isolation insulating films 12 m be 0.25 m.
  • a gate insulating film 13 and a gate electrode 14 are formed on the semiconductor substrate 11 in the circuit region 2, and the semiconductor substrate 11 is formed in the monitor region 1.
  • five gate insulating films 13 m and gate electrodes 14 m extending in the same direction as the element isolation insulating film 12 m are formed at the same interval as the element isolation insulating film 12 m.
  • the gate insulating film 13m is not particularly required to be formed, but is formed when the gate electrode 14m is formed in parallel with the gate electrode 14, and does not need to be removed.
  • the gate electrode 14 m and the gate insulating film 13 m may be formed so as to overlap the element isolation insulating film 12 m. This is because, as will be described later, the pattern formed in the monitor region 2 does not need to conduct electrical signals.
  • an impurity diffusion layer 15 is formed on the surface of the semiconductor substrate 11 in the circuit region 2. Further, in the circuit region 2 and the monitor region 1, a sidewall 16 is formed on the side of the gate electrodes 14 and 14m. Note that the sidewall 16 need not be formed on the side of the gate electrode 14m. Further, the impurity diffusion layer 15 may be formed before and after the formation of the sidewall 16.
  • an interlayer insulating film 17 is formed on the entire surface.
  • a contact hole is formed in the interlayer insulating film 17 in the circuit region 2, and five contact grooves extending in the same direction as the element isolation insulating film 12m are formed in the interlayer insulating film 17 in the monitor region 1. It is formed at the same interval as the element isolation insulating film 12m.
  • a contact plug 18 is formed in the circuit region 2 and a contact plug 18m is formed in the monitor region 1.
  • the contact groove and the contact plug 18m may be formed so as not to overlap the gate electrode 14m.
  • a ferroelectric capacitor 19 having a lower electrode, a ferroelectric film, and an upper electrode is formed on the interlayer insulating film 17, and a module is formed.
  • the 19m is formed at the same interval as the element isolation insulating film 12m.
  • the ferroelectric capacitor 19m may be formed so as not to overlap the contact plug 18m.
  • the cross-sectional view of the circuit region 2 shown in FIG. 5A shows a region different from the cross-sectional views shown in FIGS. 2A to 4A.
  • an interlayer insulating film 20 is formed on the entire surface. Thereafter, via holes are formed in the interlayer insulating film 20 in the circuit region 2, and five via grooves extending in the same direction as the element isolation insulating film 12m are formed in the interlayer insulating film 20 in the monitor region 1. It is formed at the same interval as the isolation insulating film 12m. Then, a via plug 21 is formed in the circuit region 2 and a via plug 21m is formed in the monitor region 1 by embedding a conductive film in the via hole and the via groove. The via groove and via plug 2 lm should be overlapped with the ferroelectric capacitor 19m! /.
  • wiring (not shown) is formed on the interlayer insulating film 20, and in the monitor region 1, the same as the element isolation insulating film 12 m as shown in FIG.
  • Five wirings 22m extending in the direction are formed at the same interval as the element isolation insulating film 12m.
  • an interlayer insulating film 23 is formed on the entire surface.
  • a via hole is formed in the interlayer insulating film 23 in the circuit region 2, and the five via grooves extending in the same direction as the element isolation insulating film 12m in the monitor region 1 are the same as the element isolation insulating film 12m.
  • a via plug (not shown) is formed in the circuit region 2 by embedding a conductive film in the via hole and the via groove, and the via plug 24m is formed in the monitor region 1 as shown in FIG. Form.
  • a wiring (not shown) is formed on the interlayer insulating film 23, and in the monitor region 1, the same direction as the element isolation insulating film 12m is formed as shown in FIG. Five wirings 25m extending to the same distance as the element isolation insulating film 12m are formed. Subsequently, a silicon oxide film 26, a silicon nitride film 27, and a polyimide film 28 are sequentially formed on the entire surface.
  • the wiring 22m, the via plug 24m, and the wiring 25m may be formed so as not to overlap with the conductive film underlying them.
  • the monitor region 1 is formed for cross-sectional observation, and it is not necessary to flow an electrical signal unlike the TEG. For this reason, it is not necessary to form a routing wiring and a dedicated node as required for TEG. For this reason, even if it is provided at four locations on the semiconductor substrate 11, the effect on the chip area is extremely small.
  • FIG. 7 is a schematic diagram showing a method for analyzing the cross section of the monitor region 1.
  • the same analysis can be performed for other parts of the force explaining the analysis of the wiring 22m, the interlayer insulating film 23, and the contact plug 24m.
  • the distance L between the centers of gravity of adjacent wirings 22m is obtained on the monitor (or image data) of these electron microscopes.
  • the unit of the distance L is, for example, the number of pixels on the monitor or the distance (nm).
  • the one located at both ends of the five wires 22m is not considered. This is due to the effects of exposure dose and focus shift during exposure, microloading during patterning, etc., but the dimensions of those located at both ends differ from the dimensions of the three wires 22m located between them. Because it is easy to become a thing.
  • the number of pixels on the monitor is adopted as the unit of distance L, the coordinates of the center of gravity are obtained and the difference between them is obtained.
  • the width X (nm) of the wiring 22m first, for example, the width L on the monitor of the wiring 22m located in the middle is obtained.
  • the unit of width L is the same as the unit of distance L.
  • the width x of the wiring 22m can be obtained from the following equation.
  • the width x (nm) of the contact plug 24m When obtaining the width x (nm) of the contact plug 24m, first, for example, it is located in the middle. Obtain the width L of the contact plug 24m on the monitor. The unit of width L is the unit of distance L
  • the width X of the contact plug 24m can be obtained from the following equation.
  • the interlayer insulating film 23m is monitored.
  • the unit of thickness X is the same as the unit of distance L. And interlaminar
  • the thickness X of the edge film 23m can be obtained from the following equation.
  • the monitor region 1 since the history when each layer of the circuit region 2 is formed is reflected in the monitor region 1, wiring defects, Contamination failure, misalignment, interlayer insulation film thickness, wiring thickness, etc. can be easily detected. Further, since the occupied area of the monitor region 1 is extremely small, the monitor region 1 can be formed even in a semiconductor device that is particularly required to be miniaturized.
  • each monitor is provided when two or more monitor regions 1 are provided.
  • the directions in which the wirings extend in the region 1 are made to coincide with each other, and the directions in which the wirings extend in the at least two monitor regions 1 are different.
  • an identification mark for indicating the position of the monitor region 1 is formed on the polyimide film 28 which is the outermost layer. It is preferable to make it. An example of this is shown in FIGS. 8A and 8B.
  • the identification marks shown in FIGS. 8A and 8B are attached to the same semiconductor device.
  • the wiring and the like extend in the monitor area 1 to which the identification mark “PRP X” shown in FIG. 8A is attached and the wiring and the like extend in the monitor area 1 to which the identification mark “PRP Yj is attached shown in FIG. 8B.
  • the direction V is perpendicular to the direction, and the direction in which the wiring extends can be easily grasped by changing the type of the identification mark depending on the direction in which the wiring extends in this way.
  • ⁇ 3 ⁇ 4 Shows “Production Record Pattern”, but the type and shape of the identification mark are not limited to those shown in FIGS. 8A and 8B!
  • the number and position of the monitor areas 1 are not limited to four and four corners.
  • one monitor region 1 may be provided at the center of the circuit region 2. Although not preferable, it may be installed only in one of the four corners of one chip. In addition, although it is preferable that the monitor region 1 has layers corresponding to all the layers in the circuit region 2, some layers may be missing.
  • the planar shape may be circular as in the case of the contact plug formed in the force circuit region 2 in which the contact plug extends in the same direction as the element isolation insulating film 12m. .
  • the positions of the five contact plugs 30 are preferably shifted with respect to the extending direction of the element isolation insulating film 12m (not shown in FIG. 9) and the gate electrode 13m.
  • the diameter of the contact plug 30 only in the cross section passing through the center of all the contact plugs 30, and the diameter of the contact plug 30 in the cross section not passing through the center of the contact plug 30. It cannot be obtained.
  • FIG. 9 when there is a deviation, there are five cross-sections from which the diameter of the contact plug 30 can be obtained, and the analysis margin becomes wide.
  • linear patterns orthogonal to each other may be provided in one monitor region.
  • an identification mark as shown in FIGS. 11A and 11B may be used, and a monitor layer having a linear pattern similar to that of the identification mark may be provided thereunder. With this structure, even in the case of one monitor area, information in directions orthogonal to each other can be acquired.
  • Patent Document 1 the TEG pad is made minute and the four corners of each chip are arranged. As long as it is the force TEG that describes the provision of a TEG, routing wiring, etc. is required. For this reason, providing at the four corners hinders high integration. Also, it is impossible to detect misalignment between layers and defocus within layers.
  • Patent Document 2 describes that a dummy element for detecting a deviation between a through hole and a wiring is provided. Even if this dummy element is analyzed, a positional deviation between layers is described. Can't detect quantity and defocus in the layer!
  • Patent Document 3 describes that the TEG routing wiring is shared among a plurality of chips to reduce the inspection time. However, the amount of misalignment between layers and the amount of in-layer misalignment can be reduced. It is impossible to detect a default defect.
  • Patent Document 4 uses a force TEG which describes that a wiring is also formed on the outer periphery of a pad for the purpose of detecting a short circuit between wirings with high sensitivity. Aggregation is hindered. Also, it is not possible to detect misalignment between layers and defocus within the layers.
  • the formation history of layers in the circuit area is reflected in the monitor pattern.
  • the cause can be easily investigated.
  • since it is not necessary to apply an electrical signal to the monitor area there is no need for nodes and routing wiring. Therefore, the increase in chip area due to the monitor area is insignificant.

Abstract

　半導体集積回路が形成される回路領域内において、半導体基板（１１）の表面に素子分離絶縁膜を形成すると共に、モニタ領域（１）内において、特定の一方向に延びる５本の素子分離絶縁膜（１２ｍ）を一定の間隔で形成する。次に、回路領域内において、半導体基板（１１）上にゲート絶縁膜及びゲート電極を形成すると共に、モニタ領域（１）内において、素子分離絶縁膜（１２ｍ）と同じ方向に延びる５本のゲート絶縁膜（１３ｍ）及びゲート電極（１４ｍ）を、素子分離絶縁膜（１２ｍ）と同じ間隔で形成する。

Description

半導体装置及びその製造方法
技術分野
[0001] 本発明は、不良が発生した場合の原因の特定が容易な半導体装置及びその製造 方法に関する。
背景技術
[0002] 半導体装置を製造した後には、プロセス欠陥及び特性変動の検出並びにプロセス 管理等を目的として、種々の素子の特性の検査を行っている。そして、この検査に当 たっては、 TEG (Test Element Group)とよばれる検査用の回路及びパターン等が用 いられる。 TEGは、実際に動作する半導体集積回路内のトランジスタ、抵抗、コンデ ンサ及び配線等の素子の特性を反映しており、 TEGの特性を測定することにより、半 導体集積回路内の素子の特性を見積もることができる。
[0003] TEGは、通常、半導体集積回路内の素子と並行して半導体ウェハのチップ形成領 域内又はスクライブライン内に形成される。即ち、素子用のパターン及び TEG用のパ ターンが形成されたレチクル (露光用マスク）を用いたフォトリソグラフィ技術等により 形成される。図 10A及び図 10Bは、従来の TEGの配置を示す図である。
[0004] 図 10Aには、 1ショットで 1チップの転写を行う場合の例を示している。この例では、 各チップ 101の周辺部にパッド 102が形成されると共に、 4隅に TEG103が形成され る。また、図 10Bには、 1ショットで複数チップの転写を行う場合の例を示している。こ の例では、チップ 111間のスクライブライン内に TEG113が形成される。
[0005] 従来、このような TEGを用いたモニタ検査を行うことにより、製造後の半導体装置が 正常に動作するか否かの判定を行っているのである。そして、何らかの不具合があつ た場合には、判定結果に基づいて製造工程の見直しが行われている。また、特許文 献 1一 4には、種々の TEG等の例が挙げられている。
[0006] し力しながら、従来の TEGを用いたモニタ検査及び PT試験（プローブテスト）の結 果が良好であっても、時間の経過と共に動作不良を起こすことがある。このような場合 に原因を究明するためには、半導体装置の断面を調査する必要がある。ところが、こ のような調査を行っても、原因を究明することができないことがある。このため、原因を 特定することができず、対処方法が確立されず、長期にわたって問題を解決できない 状態が続いてしまう。
[0007] 特許文献 1：特開昭 60— 83344号公報
特許文献 2：特開昭 60- 109240号公報
特許文献 3 :特開平 1 225138号公報
特許文献 4:特開 2000-332077号公報
発明の開示
[0008] 本発明の目的は、高集積ィ匕を阻害することなぐ不具合が生じた場合に容易にその 原因を究明することができる半導体装置及びその製造方法を提供することにある。
[0009] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、従来の TEGが形 成された半導体装置には、次のような問題点があることを見出した。不良が発生した 後に断面の観察を行っても、その断面に現れる部分は TEGの一部であるため、十分 な情報を得ることができない。また、層間に生じる位置ずれの量を見積もることもでき ない。更に、コンタクトホール等の平面形状が湾曲している部分を有する部分につい ては、断面によって現れる部分の寸法が変動するため、幅や半径等を正確に見積も ることができない。
[0010] 更に、 1ショットで複数チップの転写を行った場合には、 TEGの近傍に位置するチ ップの情報は TEGに反映されやすいが、 TEGから離間したチップでは、 TEGで異 常が見つからないときでも、不具合が生じていることがある。例えば、転写の際に歪み が生じている場合、中央部では正確な転写が行われているにも拘わらず、周辺部で は正確な転写が行われないことがある。全てのチップ近傍に TEGを設ければ、この 問題自体は解決可能であるが、チップ面積が増大してしまう。また、検査に要する時 間が膨大になるという問題も生じてしまう。
[0011] 本願発明者は、このような問題点に着目して、以下に示す発明の諸態様に想到し た。
[0012] 本発明に係る半導体装置には、半導体集積回路が形成された回路領域と、夫々が 前記半導体集積回路を構成する 2以上の層と同時に形成された 2以上のモニタ層を 備えたモニタ領域とが設けられている。そして、前記モニタ層の各々は、互いに離間 して配置された 2以上の同一形状のモニタパターンを有する。
[0013] 本発明に係る半導体装置の製造方法では、半導体基板を、回路領域とモニタ領域 とに区画した上で、前記回路領域内に半導体集積回路を構成する第 1の層を形成 すると共に、前記モニタ領域内に第 1のモニタ層を形成した後、前記第 1の層の上又 は上方に前記半導体集積回路を構成する第 2の層を形成すると共に、前記第 1のモ ユタ層の上又は上方に第 2のモニタ層を形成する。但し、前記第 1及び第 2のモニタ 層の各々には、互いに離間して配置された 2以上の同一形状のモニタパターンを形 成する。
図面の簡単な説明
[0014] [図 1]図 1は、本発明の実施形態に係る半導体装置のレイアウトを示す図である。
[図 2A]図 2Aは、本発明の実施形態に係る半導体装置を製造する方法を示す断面 図である。
[図 2B]図 2Bは、本発明の実施形態に係る半導体装置を製造する方法を示す平面図 である。
[図 3A]図 3Aは、図 2Aに引き続き、半導体装置を製造する方法を示す断面図である [図 3B]図 3Bは、図 2Bに引き続き、半導体装置を製造する方法を示す平面図である [図 4A]図 4Aは、図 3Aに引き続き、半導体装置を製造する方法を示す断面図である [図 4B]図 4Bは、図 3Bに引き続き、半導体装置を製造する方法を示す平面図である [図 5A]図 5Aは、図 4Aに引き続き、半導体装置を製造する方法を示す断面図である [図 5B]図 5Bは、図 4Bに引き続き、半導体装置を製造する方法を示す平面図である [図 6]図 6は、図 5Aに引き続き、半導体装置を製造する方法を示す断面図である。 [図 7]図 7は、モニタ領域 1の断面の解析方法を示す模式図である。
[図 8A]図 8Aは、識別標識の例を示す図である。
[図 8B]図 8Bは、識別標識の他の例を示す図である。
[図 9]図 9は、コンタクトプラグの例を示す図である。
[図 10A]図 10Aは、 1ショットで 1チップの転写を行う場合の TEGの配置を示す図であ る。
[図 10B]図 10Bは、 1ショットで複数チップの転写を行う場合の TEGの配置を示す図 である。
[図 11A]図 11Aは、識別標識の更に他の例を示す図である。
[図 11B]図 11Bは、識別標識の更に他の例を示す図である。
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図 1は、本発明の実施形態に係る半導体装置のレイアウトを示す図である。
[0016] 本実施形態には、実際に動作する半導体集積回路が形成された回路領域 2が設 けられ、更に、回路領域 2の周囲に複数個のノッド 3が設けられている。ノッド 3は、 半導体集積回路を構成する素子に接続されている。また、回路領域 2とパッド 3との 間の 4箇所に、モニタ領域 1が設けられている。モニタ領域 1は、例えば、矩形にダイ シングされた半導体基板 11の各頂点と、平面形状が矩形の回路領域 2の各頂点と の間に設けられている。
[0017] 次に、本発明の実施形態に係る半導体装置を製造する方法について説明する。こ こでは、モニタ領域 1の断面構造についても併せて説明する。図 2A乃至図 5A及び 図 6は、本発明の実施形態に係る半導体装置を製造する方法を工程順に示す断面 図である。また、図 2B乃至図 5Bは、本発明の実施形態に係る半導体装置を製造す る方法を工程順に示す平面図である。
[0018] 先ず、図 2A及び図 2Bに示すように、回路領域 2内において、半導体基板 11の表 面に素子分離絶縁膜 12を形成すると共に、モニタ領域 1内において、半導体基板 1 1の表面に、例えば特定の一方向に延びる 5本の素子分離絶縁膜 12mを一定の間 隔で形成する。なお、素子分離絶縁膜 12mの間隔は、半導体装置を製造する際の 最小設計ルールよりも大きくすることが好ましい。例えば、 0. 18 mの設計ルールで 半導体装置を製造する場合には、素子分離絶縁膜 12mの間隔を 0. 25 mとするこ とが好ましい。
[0019] 次に、図 3A及び図 3Bに示すように、回路領域 2内において、半導体基板 11上に ゲート絶縁膜 13及びゲート電極 14を形成すると共に、モニタ領域 1内において、半 導体基板 11上に、素子分離絶縁膜 12mと同じ方向に延びる 5本のゲート絶縁膜 13 m及びゲート電極 14mを、素子分離絶縁膜 12mと同じ間隔で形成する。ゲート絶縁 膜 13mは、特に形成する必要はないが、ゲート電極 14mをゲート電極 14と並行して 形成すると、形成されるものであり、敢えて除去する必要もない。また、ゲート電極 14 m及びゲート絶縁膜 13mを素子分離絶縁膜 12mと重なるように形成してもよい。これ は、後述のように、モニタ領域 2内に形成するパターンには、電気信号を導通させる 必要がないからである。
[0020] 次いで、図 4Aに示すように、回路領域 2内において、半導体基板 11の表面に不純 物拡散層 15を形成する。更に、回路領域 2及びモニタ領域 1内において、ゲート電 極 14及び 14mの側方にサイドウォール 16を形成する。なお、ゲート電極 14mの側 方にサイドウォール 16を形成しなくてもよい。また、不純物拡散層 15をサイドウォー ル 16の形成の前後にわたって形成してもよい。
[0021] その後、図 4A及び図 4Bに示すように、全面に層間絶縁膜 17を形成する。続いて、 回路領域 2内において、層間絶縁膜 17にコンタクトホールを形成すると共に、モニタ 領域 1内において、層間絶縁膜 17に、素子分離絶縁膜 12mと同じ方向に延びる 5本 のコンタクト溝を、素子分離絶縁膜 12mと同じ間隔で形成する。そして、コンタクトホ ール及びコンタクト溝内に導電膜を埋め込むことにより、回路領域 2内においてコンタ タトプラグ 18を形成すると共に、モニタ領域 1内においてコンタクトプラグ 18mを形成 する。なお、コンタクト溝及びコンタクトプラグ 18mをゲート電極 14mと重ならないよう にして形成してもよい。
[0022] 次に、図 5Aに示すように、回路領域 2内において、下部電極、強誘電体膜及び上 部電極を備えた強誘電体キャパシタ 19を層間絶縁膜 17上に形成すると共に、モ- タ領域 1内において、素子分離絶縁膜 12mと同じ方向に延びる 5本の強誘電体キヤ ノ ンタ 19mを、素子分離絶縁膜 12mと同じ間隔で形成する。なお、強誘電体キャパ シタ 19mをコンタクトプラグ 18mと重ならないように形成してもよい。また、図 5Aに示 す回路領域 2の断面図は、図 2A乃至図 4Aに示す断面図とは異なる領域を示してい る。
[0023] 次いで、図 5A及び図 5Bに示すように、全面に層間絶縁膜 20を形成する。その後 、回路領域 2内において、層間絶縁膜 20にビアホールを形成すると共に、モニタ領 域 1内において、層間絶縁膜 20に、素子分離絶縁膜 12mと同じ方向に延びる 5本の ビア溝を、素子分離絶縁膜 12mと同じ間隔で形成する。そして、ビアホール及びビア 溝内に導電膜を埋め込むことにより、回路領域 2内においてビアプラグ 21を形成する と共に、モニタ領域 1内においてビアプラグ 21mを形成する。なお、ビア溝及びビア プラグ 2 lmを強誘電体キャパシタ 19mと重ならな!/、ようにして形成してもよ！/、。
[0024] その後、回路領域 2内において、層間絶縁膜 20上に、配線（図示せず)を形成する と共に、図 6に示すように、モニタ領域 1内において、素子分離絶縁膜 12mと同じ方 向に延びる 5本の配線 22mを、素子分離絶縁膜 12mと同じ間隔で形成する。続いて 、層間絶縁膜 23を全面に形成する。次に、層間絶縁膜 23に、回路領域 2内におい てビアホールを形成し、モニタ領域 1内において、素子分離絶縁膜 12mと同じ方向 に延びる 5本のビア溝を、素子分離絶縁膜 12mと同じ間隔で形成する。そして、これ らのビアホール及びビア溝に導電膜を埋め込むことにより、回路領域 2内においてビ ァプラグ（図示せず)を形成すると共に、図 6に示すように、モニタ領域 1内においてビ ァプラグ 24mを形成する。
[0025] 更に、回路領域 2内において、層間絶縁膜 23上に、配線（図示せず)を形成すると 共に、図 6に示すように、モニタ領域 1内において、素子分離絶縁膜 12mと同じ方向 に延びる 5本の配線 25mを、素子分離絶縁膜 12mと同じ間隔で形成する。続いて、 シリコン酸ィ匕膜 26、シリコン窒化膜 27及びポリイミド膜 28を全面に順次形成する。
[0026] なお、配線 22m、ビアプラグ 24m及び配線 25mを、それらの下層にある導電膜と 重ならな ヽように形成してもよ ヽ。
[0027] このように、本実施形態では、回路領域 2内に形成する膜と並行して、モニタ領域 1 内にも同様の膜からなる 5本の線状パターンを、同一の方向に延びるように、且つ同 一の間隔で形成する。従って、製造後に不具合が生じた場合に、これらの線状バタ ーンが延びる方向に直交する断面を観察すれば、回路領域 2内に膜を形成した時に 正確な露光が行われていた力否かを容易に把握することができる。また、重なり合う 膜及び層間での意図しな ヽ位置ずれが生じて ヽたか否かにつ!ヽても把握することが できる。
[0028] 更に、モニタ領域 1は、断面観察のために形成されたものであり、 TEGのように電気 信号を流す必要はない。このため、 TEGに必要とされるような引き回し配線及び専用 のノッドを形成する必要もない。このため、半導体基板 11の 4箇所に設けたとしても、 チップ面積に与える影響は極めて小さ 、。
[0029] 次に、モニタ領域 1の断面の解析方法について説明する。図 7は、モニタ領域 1の 断面の解析方法を示す模式図である。ここでは、配線 22m、層間絶縁膜 23及びコン タクトプラグ 24mに関する解析について説明する力 他の部位についても同様の解 析を行うことが可能である。
[0030] 先ず、断面 SEM又は TEMを用いて断面画像を取得した後、これらの電子顕微鏡 のモニタ（又は画像データ）において、隣り合う配線 22mの重心間の距離 Lを求める 。なお、距離 Lの単位は、例えばモニタ上でのピクセル数又は距離 (nm)とする。こ のとき、 5本の配線 22mのうち両端に位置するものについては、考慮しない。これは、 露光の際の露光量及びフォーカスずれ並びにパターユングの際のマイクロローディ ング等の影響により、両端に位置するものの寸法はそれらの間に位置する 3本の配 線 22mの寸法とは異なるものになりやすいからである。なお、距離 Lの単位としてモ ユタ上でのピクセル数を採用する場合には、重心の座標を求め、これらの差を求め ればよい。
[0031] そして、配線 22mの幅 X (nm)を求める場合には、先ず、例えば真中に位置する配 線 22mのモニタ上での幅 Lを求める。幅 Lの単位は距離 Lの単位と一致させる。設
2 2 1
計上の配線 22mの間隔は 250nmであるため、配線 22mの幅 xは、次の式から求め られる。
L : 250 (nm) =L :x (nm)
1 2 1
[0032] コンタクトプラグ 24mの幅 x (nm)を求める場合には、先ず、例えば真中に位置す るコンタクトプラグ 24mのモニタ上での幅 Lを求める。幅 Lの単位は距離 Lの単位と
3 3 1 一致させる。そして、コンタクトプラグ 24mの幅 Xは、次の式から求められる。
2
L : 250 (nm) =L :x (nm)
1 3 2
[0033] 配線 22mとコンタクトプラグ 24mとのずれ量 x (nm)を求める場合には、先ず、例え
3
ば真中に位置する配線 22m及びコンタクトプラグ 24mのモニタ上での重心間の距離 Lを求める。距離 Lの単位は距離 Lの単位と一致させる。そして、ずれ量 Xは、次の
4 4 1 3 式から求められる。
L : 250 (nm) =L :x (nm)
1 4 3
[0034] 層間絶縁膜 23の厚さ x (nm)を求める場合には、先ず、層間絶縁膜 23mのモニタ
4
上での厚さ Lを求める。厚さ Xの単位は距離 Lの単位と一致させる。そして、層間絶
5 4 1
縁膜 23mの厚さ Xは、次の式から求められる。
4
L : 250 (nm) =L :x (nm)
1 5 4
[0035] このようにして、配線 22m、層間絶縁膜 23m及びコンタクトプラグ 24mに関する情 報を取得することができる。そして、設計上の値とこれらの値とを比較することにより、 どの工程でどの程度の誤差が生じたのかを容易に把握することができる。他の部位 についても、同一の断面写真を用いて同様の解析を行うことができる。
[0036] このように、本実施形態によれば、モニタ領域 1内に、回路領域 2の各層を形成する 際の履歴が反映されるため、モニタ領域 1の解析を行うことにより、配線欠陥、コンタ タト不良、位置ずれ、層間絶縁膜の厚さ、配線の厚さ等を容易に検出することができ る。また、モニタ領域 1の占有面積は極めて小さいため、特に微細化が必要とされて いる半導体装置にもモニタ領域 1を形成することができる。
[0037] なお、回路領域 2に形成する半導体集積回路の配線等は、互いに直交する 2方向 のいずれかに延びることが多いため、モニタ領域 1を 2個以上設けた場合には、各モ ユタ領域 1内では、配線等が延びる方向を一致させつつ、少なくとも 2個のモニタ領 域 1間では、配線等が延びる方向を互いに異なるものにすること、例えば直交させる ことが好ましい。このような構造を採用することにより、互いに直交する 2断面の解析 が可能となる。
[0038] また、モニタ領域 1の位置を表示する識別標識を、最表層であるポリイミド膜 28に形 成しておくことが好ましい。この例を図 8A及び図 8Bに示す。図 8A及び図 8Bに示す 識別標識は、同一の半導体装置に付されるものである。また、図 8Aに示す識別標識 「PRP X」が付されたモニタ領域 1内で配線等が延びる方向と図 8Bに示す識別標 識「PRP Yjが付されたモニタ領域 1内で配線等が延びる方向とは互いに直交して V、る。このように配線等が延びる方向に応じて識別標識の種類を異ならせることにより 、配線等が延びる方向を容易に把握することができる。なお、「Pm^¾「Production Record Pattern」を示すものであるが、識別標識の種類及び形状等は、図 8A及び図 8Bに示すものに限定されな!、。
[0039] また、モニタ領域 1の個数及び位置は、 4個、 4隅に限定されない。例えば、 1個の モニタ領域 1が回路領域 2の中心部に設けられていてもよい。また、好ましい形態とは いえないが、 1チップの 4隅のうちの 1つのみに設置してもよい。また、モニタ領域 1に は、回路領域 2の全ての層に対応する層が形成されていることが好ましいが、一部の 層が欠落して ヽても構わな 、。
[0040] また、上述の実施形態では、コンタクトプラグを素子分離絶縁膜 12mと同一の方向 に延びるものとしている力 回路領域 2に形成するコンタクトプラグと同様に、平面形 状を円状としてもよい。但し、この場合には、図 9に示すように、 5個のコンタクトプラグ 30の位置を、素子分離絶縁膜 12m (図 9に図示せず)及びゲート電極 13mが延びる 方向に関してずらすことが好ましい。ずれが全くない場合には、全てのコンタクトブラ グ 30の中心を通る断面のみにおいてコンタクトプラグ 30の直径を求めることが可能と なり、コンタクトプラグ 30の中心を通らない断面ではコンタクトプラグ 30の直径を求め ることができなくなる。一方、図 9に示すように、ずれがある場合には、コンタクトプラグ 30の直径を求めることができる断面が 5つになり、解析のマージンが広くなる。
[0041] 更に、 1個のモニタ領域内に、互いに直交する線状パターンを設けてもよい。例え ば、識別標識として、図 11A及び図 11Bに示すようなものを用い、その下に、当該識 別標識と同様の線状パターンのモニタ層を設けてもよい。このような構造とすることに より、モニタ領域の数が 1個でも、互いに直交する方向における情報を取得すること ができる。
[0042] なお、特許文献 1には、 TEG用のパッドを微細なものとした上で、各チップの 4隅に TEGを設けることが記載されている力 TEGである以上、引き回し配線等が必要で ある。このため、 4隅に設けることは高集積ィ匕を阻害することになる。また、層間での位 置ずれ量及び層内でのデフォーカス等を検出することもできな 、。
[0043] また、特許文献 2には、スルーホールと配線とのずれを検出するためのダミー素子 を設けることが記載されている力 このダミー素子の解析を行ったとしても、層間での 位置ずれ量及び層内でのデフォーカス等を検出することはできな!、。
[0044] また、特許文献 3には、 TEGの引き回し配線を複数のチップ間で共有させて、検査 時間を短縮することが記載されて ヽるが、層間での位置ずれ量及び層内でのデフォ 一カス等を検出することはできない。
[0045] また、特許文献 4には、配線間の短絡を高感度で検出することを目的として、パッド の外周にも配線を形成することが記載されている力 TEGを用いているため、高集積 化が阻害される。また、層間での位置ずれ量及び層内でのデフォーカス等を検出す ることはできない。
産業上の利用可能性
[0046] 以上詳述したように、本発明によれば、不具合が発生した場合でも、モニタパター ンに回路領域内の層の形成履歴が反映されているため、この断面の解析を行うこと により、容易に原因を究明することができる。また、モニタ領域に電気信号を印加する 必要はないため、ノ^ド及び引き回し配線等が不要である。従って、モニタ領域によ るチップ面積の増加は微々たるものである。

Claims

請求の範囲
[I] 半導体集積回路が形成された回路領域と、
夫々が前記半導体集積回路を構成する 2以上の層と同時に形成された 2以上のモ ユタ層を備えたモニタ領域と、
を有し、
前記モニタ層の各々は、互いに離間して配置された 2以上の同一形状のモニタパ ターンを有することを特徴とする半導体装置。
[2] 前記モニタ層の各々は、少なくとも 5以上の同一形状のモニタパターンを有すること を特徴とすることを特徴とする請求項 1に記載の半導体装置。
[3] 前記モニタ領域内に設けられた全てのモニタパターンは、互いに同一の方向に延 びて 、ることを特徴とする請求項 1に記載の半導体装置。
[4] 前記モニタ領域内に設けられた全てのモニタパターンは、互いに同一の方向に延 びていることを特徴とする請求項 2に記載の半導体装置。
[5] 前記モニタ領域が 2以上形成されており、
2個のモニタ領域の間で、前記モニタパターンが延びる方向が相違していることを 特徴とする請求項 4に記載の半導体装置。
[6] 前記 2個のモニタ領域の間で、前記モニタパターンが延びる方向が互いに直交して いることを特徴とする請求項 5に記載の半導体装置。
[7] 前記 5以上のモニタパターンは、互いに一定間隔で配置されていることを特徴とす る請求項 2に記載の半導体装置。
[8] 前記 5以上のモニタパターンは、互いに同一の方向に延びていることを特徴とする 請求項 7に記載の半導体装置。
[9] 前記モニタ領域が 2以上形成されており、
2個のモニタ領域の間で、前記モニタパターンが延びる方向が相違していることを 特徴とする請求項 8に記載の半導体装置。
[10] 前記 2個のモニタ領域の間で、前記モニタパターンが延びる方向が互いに直交して いることを特徴とする請求項 9に記載の半導体装置。
[II] 前記モニタ領域の位置を示す識別標識を有することを特徴とする請求項 1に記載 の半導体装置。
[12] 前記モニタ領域が 2以上形成されており、
前記モニタ領域の各々の位置を示す 2以上の識別標識を有することを特徴とする 請求項 1に記載の半導体装置。
[13] 前記モニタ領域内に設けられた全てのモニタパターンは、互いに同一の方向に延 びており、
少なくとも 2個のモニタ領域の間で、前記モニタパターンが延びる方向が相違して おり、
前記識別標識は、前記モニタ領域の位置及び前記モニタパターンが延びる方向を 示すことを特徴とする請求項 12に記載の半導体装置。
[14] 前記モニタ層は、前記半導体集積回路を構成する全ての層に対応して形成されて
V、ることを特徴とする請求項 1に記載の半導体装置。
[15] 前記モニタ領域が 4隅に形成されていることを特徴とする請求項 1に記載の半導体 装置。
[16] 前記モニタ領域が前記回路領域の中心部にも形成されていることを特徴とする請 求項 15に記載の半導体装置。
[17] 半導体基板を、回路領域とモニタ領域とに区画した上で、前記回路領域内に半導 体集積回路を構成する第 1の層を形成すると共に、前記モニタ領域内に第 1のモニ タ層を形成する工程と、
前記第 1の層の上又は上方に前記半導体集積回路を構成する第 2の層を形成す ると共に、前記第 1のモニタ層の上又は上方に第 2のモニタ層を形成する工程と、 を有し、
前記第 1及び第 2のモニタ層の各々に、互いに離間して配置された 2以上の同一形 状のモニタパターンを形成することを特徴とする半導体装置の製造方法。
[18] 前記モニタ層の各々に、少なくとも 5以上の同一形状のモニタパターンを形成する ことを特徴とすることを特徴とする請求項 17に記載の半導体装置の製造方法。
[19] 前記モニタ領域内に形成する全てのモニタパターンを、互いに同一の方向に延び るものとすることを特徴とする請求項 18に記載の半導体装置の製造方法。 前記モニタ領域を 2以上設け、
2個のモニタ領域の間で、前記モニタパターンが延びる方向を互いに直交するもの とすることを特徴とする請求項 19に記載の半導体装置の製造方法。
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