KR20010036751A - 반도체 장치의 테스트 소자 그룹 형성 방법 - Google Patents

반도체 장치의 테스트 소자 그룹 형성 방법 Download PDF

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백철호
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Abstract

본 발명은 반도체 제조 공정에서 제품으로 제공되는 주 영역의 트랜지스터나 소자에 영향을 미치는 절연막을 분석을 위한 테스트 소자 그룹(test element group:TEG) 영역에도 잔존하게 하여 테스트 소자 그룹 영역이 충분히 주 영역을 대변할 수 있게 한다. 이에 따라, 제품 개발의 효율성을 증대시킬 수 있다.

Description

반도체 장치의 테스트 소자 그룹 형성 방법{METHOD FOR FABRICATING A TEST ELEMENT GROUP IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조에 관한 것으로서, 좀 더 구체적으로는 제품으로 제공되는 여러 소자의 분석을 위한 테스트 소자 그룹 형성에 관한 것이다.
반도체 산업에 있어서, 반도체 칩의 제조 비용은 감소시키면서, 반도체 장치의 동작특성은 향상시키려는 노력이 끊임없이 진행되고 있다. 이러한 노력으로 인해 마이크론 이하의 크기를 제조하기에 이르렀다. 반도체 장치의 소형화는 커패시턴스 및 저항을 악화시키는 동작특성을 감소시키고 이로 인해 소자의 동작속도가 빨라지게 된다. 또한 반도체 장치의 소형화는 작은 칩들의 제조를 가능하게 하며, 이로 인해 보다 작고 보다 많은 칩들을 단위 웨이퍼에 제조할 수 있게 되며 이것은 칩 제조 비용을 감소시킨다.
이러한 소형화 미세화 기술의 원동력은 트랜지스터를 나노급까지 축소시킬 수 있는 포토리소그라피 및 건식식각 기술의 발전에 의존한다. 따라서 소형화된 트랜지스터의 동작특성이 제품의 성능을 대변한다고 말할 수도 있다. 다른 모든 소자와 마찬가지로 트랜지스터의 동작 특성은 그 제조 공정의 수많은 변수에 의존하며, 아주 미세한 공정의 변화도 트랜지스터의 동작 특성에 예상치 못한 변화를 주어 원래 설계한 방향과는 다른 방향으로 동작할 수 있다. 이 때문에 제품에서 발행하는 예상치 못한 결과를 분석하고 이해하는데는 많은 시간과 노력이 필요하다.
고집적 반도체 공정에 사용되는 층간절연막은 여러 종류이며 그 구성 성분이나 사용되는 목적, 이후공정을 진행하면서 나타나는 현상 또한 다양하다. 그리고 제품의 소형화에 따라 트랜지스터, 얕은 트렌치 격리, 워드 라인/비트라인 등도 소형화되고 따라서 이들을 각각 절연시켜주는 층간절연물질의 기술혁신도 필요하다.
층간절연막 물질은 증착되는 화학조성과 증착 분위기, 세정 물질 등에 따라 갭 필링(gap filling) 특성, 플로(flow) 특성, 증착 균일도 등이 변한다. 또한 증착시 탄소, 소수 성분 등의 불순물을 포함하여 후속 공정에서 트랜지스터 특성과 기타 반도체 소자 특성, 예를 들면 브렉다운 전압(breakdown voltage:Qbd) 등이 설계자가 예상치 못한 방향으로 변하게 된다.
따라서 이러한 절연막으로 사용되는 물질에 대해 철저히 검증하지 않으면 제품 신뢰성에 문제를 일으킬 수 있다. 이 때문에 제품 개발의 기간을 단축시키고, 자의 특성을 평가하고, 차세대 제품의 스펙 타겟을 예상하고 새로운 디바이스 개발을 목적으로 테스트 소자 그룹(test element group:TEG)을 웨이퍼 내에 제품으로 사용될 주(main) 영역과 동시에 제작하여 여러 가지 분석을 진행할 필요가 있다. 이런 기능을 제공하는 테스트 소자 그룹 모듈에는 트랜지스터 종작 특성 분석을 위한 모듈들과 그 밖의 메인(main)에서의 개별 소자 성능이나 공정 마진을 평가하기 위한 다양한 모듈(Qbd, Junction, Capacitance....) 들이 있다.
이러한 테스트 소자 그룹의 형성에 있어서 무엇보다도 중요한 것은 테스트 소자 그룹이 주 영역에서의 소자 특성이나 트랜지스터 동작 특성을 완전히 대변해야 한다는 것이다.
따라서 본 발명은 상술한 바와 같은 견지에서 제안된 것으로서, 반도체 공정에서 메인 영역의 트랜지스터 특성 및 게이트 산화막 특성 등을 결정하는 중요한 원인중 하나인 절연물질의 적층공정을 테스트 소자 그룹이 정확히 대변할 수 있도록 하는 테스트 소자 그룹 형성 방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 바람직한 실시예에 따른 테스트 소자 그룹 형성 방법에 의한 트랜지스터, 제1층간절연막 및 물질막이 주 영역 및 테스트 그룹 영역에 각각 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 2는 도 1에 후속 하는 공정으로, 주 영역에 비트라인 콘택 플러그 및 비트라인 물질이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 3은 도 2에 후속 하는 공정으로, 주 영역에 비트라인이 형성되고 테스트 소자 그룹 영역에는 더미 비트라인이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 4는 도 3에 후속 하는 공정으로, 상기 도 3의 결과물 상에 제2층간절연막이 형성된 반도체 기판을 개략적으로 나타내는 단면도; 그리고
도 5는 도 4에 후속 하는 공정으로, 상기 제2 및 제1층간절연막을 뚫고 금속 배선이 형성된 반도체 기판을 개략적으로 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120 : 소자 분리 영역
140 : 트랜지스터 160,260 : 층간절연막
180 : 물질막 200 : 비트라인 콘택
220 : 비트라인용 도전막 240a : 비트라인
240b : 더미 비트라인 패턴 280 : 금속 배선
(구성)
본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 따른 테스트 소자 그룹 형성 방법은, 제품으로 제공될 주 영역과 분석을 위한 테스트 소자 그룹 영역이 정의된 반도체 기판 상에 각각 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 절연시기위한 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 고경도의 물질막을 형성하는 단계와, 상기 물질막 및 제1층간절연막을 뚫고 상기 주 영역의 트랜지스터 일측의 반도체 기판에 이르는 비트라인 콘택을 형성하는 단계와, 상기 콘택을 제1도전물질로 채워 비트라인 플러그를 형성하는 단계와, 상기 비트라인 플러그를 포함하여 상기 물질막 전면에 비트라인용 제2도전물질을 형성하는 단계와, 상기 제1층간절연막이 나타날 때까지, 상기 제2도전물질 및 상기 물질막을 이방성으로 식각하여 상기 주 영역에서는 상기 플러그에 전기적으로 연결되는 비트라인을 형성하고 상기 테스트 소자 그룹 영역에는 더미 비트라인 패턴을 형성하여 상기 물질막을 상기 테스트 소자 그룹 영역에 남기는 단계와, 상기 비트라인 및 더미 비트라인 패턴을 포함하여 제2층간절연막을 형성하는 단계를 포함하여 이루어진다.
본 발명의 일 특징에 의하면, 상기 물질막은 상기 제1층간절연막과 상기 비트라인 플러그 사이의 접착을 강화시키는 기능을 한다.
본 발명의 다른 특징에 의하면, 상기 주 영역의 트랜지스터 특성에 영향을 미치는 상기 물질막이 상기 테스트 소자 그룹에도 잔존하여 상기 주 영역을 충분히 대변한다.
(작용)
상술한 바와 같은 공정 구성에 따르면, 주 영역의 트랜지스터를 절연시키기 위한 제1층간절연막 및 물질막이 테스트 소자 그룹에도 잔존하기 때문에 테스트 소자 그룹이 주 영역을 완전히 대변하게 되고, 제품개발의 효율성을 증대시킬 수 있다.
(실시예)
이하에서는 첨부되는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 제시된 도면은 웨이퍼의 일부, 즉 제품으로 사용될 주 영역(main region)과 테스트 소자 그룹 영역이 도시되어져 있다. 제시된 도면에서 도의 간략화 및 설명의 명확화를 위해 증착되는 막질은 다소 과장되어 도시되어 있다.
먼저 도 1을 참조하여 본 발명의 바람직한 실시예를 설명한다. 먼저 소자 분리 공정이 진행되어 반도체 기판에 활성영역을 정의한다. 소자 분리 공정으로 본 실시예에서는 얕은 트렌치 격리 방법을 사용하여 소자 격리 영역(120)을 반도체 기판(100)에 형성한다. 여기서 상기 소자 격리 영역(120)에 의해 격리된 상기 반도체 기판은 활성영역으로 정의된다. 활성영역이란 전기적 연결이 형성되는 반도체 기판의 일부를 말한다.
상기 얕은 트렌치 격리 공정에 사용되는 트렌치를 채우는 물질은 예를 들면 고농도 플라즈마 산화막(high density plasma oxide layer), 도핑되지 않은 실리케이트 글래스(undoped silicate glass) 등을 채택하고, 화학적 물리적 연마(chemical mechanical polishing) 공정을 사용하여 평탄화 한다. 이때 도시된 바와 같이 주 영역과 TEG 영역에 증착되는 트렌치 필링 물질과 평탄화후 남은 물질은 동일하다.
다음 게이트 산화막(미도시)을 성장시킨 후, 트랜지스터(140)를 각각 주 영역과 TEG 영역에 각각 형성한다. 공정 완료후 주 영역과 TEG 영역의 물질은 동일하다.
다음 상기 트랜지스터(140)를 절연시키기 위해 제1 층간절연막(160)으로 보로포스포실리케이트글래스(borophosphosilicate glass:BPSG) 또는 고농도 플라즈마 산화막을 형성하고 화학물리적 연마 공정 또는 에치백 공정을 사용하여 평탄화 시킨다.
다음 후속 비트라인 공정의 포토리소그라피 및 식각 공정의 마진을 위해 상기 제1층간절연막(160) 보다 경도가 높은 물질막(180)을 형성한다. 즉 상기 물질막(180)은 후속 비트라인 패턴을 위한 과식각시 하부 제1층간절연막(160)이 과식각되는 것을 방지하여 하부의 트랜지스터(140)가 노출되는 것을 방지한다. 또한 상기 물질막(180)은 후속 비트라인과 접착력이 양호하여 비트라인이 리프팅되는 것을 방지한다. 주 영역과 TEG 영역에 증착되는 물질은 동일하다.
다음 도 2를 참조하면, 주 영역에서 상기 물질막(180) 및 상기 제1층간절연막(160)을 식각하여 상기 트랜지스터(140) 일측의 반도체 기판을 노출시키는 비트라인 콘택(200)을 형성한다. 다음 상기 콘택(200)을 포함하여 상기 물질막(180) 전면에 비트라인 물질(220)을 형성한다. 비트라인 물질로 폴리실리콘/텅스텐 실리사이드막을 이용한다.
다음 포토리소그라피 및 식각 공정을 통해 주 영역의 비트라인용 도전물질(220)을 식각하여 상기 트랜지스터(140) 일측의 반도체 기판에 전기적으로 연결되는 비트라인(240a)을 형성한다. 이때, 공정 마진을 얻기 위해 상기 제1층간절연막까지 충분히 과식각(over-etch)을 한다. 여기서 도 3에 나타난 바와 같이 본 발명에 따르면, TEG 영역에도 상기 물질막 및 비트라인용 도전물질로 구성된 더미 비트라인 패턴 (240b)이 형성된다. 상기 TEG 영역의 더미 비트라인 패턴(240b)은 별도의 공정을 추가하지 않고 주 영역에 사용되는 비트라인용 식각 마스크 물질이 그대로 TEG 영역에서도 사용하여 형성한다.
따라서 상기 트랜지스터(140) 상에 존재하는 막질(160, 180)이 주 영역과 TEG 영역에서 동일하게 되며, 따라서 TEG 영역이 주 영역을 충분히 대변할 수 있게 된다. 즉, 후속 공정이 진행되면, 상기 비트라인 패턴(240a) 하부에 잔존하는 물질막(180)에 포함되어 있는 불순물들 예를 들면 탄소, 수소 등이 하부의 트랜지스터나 트렌치 격리 영역 쪽으로 확산하여 게이트 산화막의 신뢰성이나 트랜지스터의 특성을 열화시킨다. 그러나 본 발명에서는 더미 비트라인 패턴(240b)이 TEG 영역에 형성되기 때문에 주 영역에서 일어나는 소자의 특성 변화를 완전히 대변하게 된다.
상기 더미 패턴(240b)은 후속 공정에서 물질막(180)의 불순물이 충분히 확산하여 하부의 얕은 트렌치 격리와 트랜지스터에 영향을 줄수있도록 디자인 하며, 또한 후속 공정인 금속 콘택 스페이스 마진을 고려하여 약 0.5 마이크로 미터 이상의 스페이스를 확보한다. 그러나, 물질막의 특성을 충분히 모니터 할 수 있도록 물질막으로 사용되는 물질의 특성에 따라 스페이스를 각각 변화시켜 레이아웃한다.
다음 도 4를 참조하면, 비트라인 형성(240a)후, 이를 절연시키기 위해 제2층간절연막(260)으로 BPSG막, USG막, HDP막 등의 물질을 증착한다.
다음 도 5를 참조하면, 상기 제2층간절연막(260), 제1층간절연막(160)을 식각하여 금속 콘택을 형성한다. 그리고 나서, 상기 금속 콘택을 채우도록 상기 제2층간절연막(260) 상에 금속배선용 도전물질을 형성하고 패터닝 하여 금속배선(280)을 형성한다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
상술한 발명에 의하면, 주 영역을 완전히 대변할 수 있도록 TEG 영역이 형성되기 때문에 제품 개발의 효율성을 증대시킬 수 있다.

Claims (3)

  1. 반도체 장치의 트랜지스터 특성 테스트를 위한 테스트 소자 그룹(test element group:TEG) 형성 방법에 있어서,
    제품으로 제공될 주 영역과 분석을 위한 테스트 소자 그룹 영역이 정의된 반도체 기판 상에 각각 트랜지스터를 형성하는 단계와;
    상기 트랜지스터를 절연시기위한 제1층간절연막을 형성하는 단계와;
    상기 제1층간절연막 상에 고경도의 물질막을 형성하는 단계와;
    상기 물질막 및 제1층간절연막을 뚫고 상기 주 영역의 트랜지스터 일측의 반도체 기판에 이르는 비트라인 콘택을 형성하는 단계와;
    상기 콘택을 제1도전물질로 채워 비트라인 플러그를 형성하는 단계와;
    상기 비트라인 플러그를 포함하여 상기 물질막 전면에 비트라인용 제2도전물질을 형성하는 단계와;
    상기 제1층간절연막이 나타날 때까지, 상기 제2도전물질 및 상기 물질막을 이방성으로 식각하여 상기 주 영역에서는 상기 플러그에 전기적으로 연결되는 비트라인을 형성하고 상기 테스트 소자 그룹 영역에는 더미 비트라인 패턴을 형성하여 상기 물질막을 상기 테스트 소자 그룹 영역에 남기는 단계와;
    상기 비트라인 및 더미 비트라인 패턴을 포함하여 제2층간절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 테스트 소자 그룹 형성 방법.
  2. 제 1 항에 있어서,
    상기 비트라인 물질은 폴리실리콘/텅스텐 실리사이드로 형성되며, 상기 물질막은 상기 물질막은 상기 비트라인 물질과 상기 제1층간절연막 사이의 접착력을 강화시키는 것을 특징으로 하는 반도체 장치의 테스트 소자 그룹 형성 방법.
  3. 제 1 항에 있어서,
    상기 주 영역의 트랜지스터 특성에 영향을 미치는 상기 물질막이 상기 테스트 소자 그룹에도 잔존하여 상기 주 영역을 충분히 대변하는 것을 특징으로 하는 반도체 장치의 테스트 소자 그룹 형성 방법.
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