JP2001085480A - 半導体装置および半導体集積回路装置の製造方法 - Google Patents

半導体装置および半導体集積回路装置の製造方法

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JP2001085480A JP25735399A JP25735399A JP2001085480A JP 2001085480 A JP2001085480 A JP 2001085480A JP 25735399 A JP25735399 A JP 25735399A JP 25735399 A JP25735399 A JP 25735399A JP 2001085480 A JP2001085480 A JP 2001085480A
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Katsuya Furue
勝也 古江
Shigeru Kikuta
繁 菊田
Kiyohiro Furuya
清広 古谷
Tetsushi Tanizaki
哲志 谷▲崎▼
Shigehiro Hisaie
重博 久家
Takashi Kono
隆司 河野
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Abstract

(57)【要約】 【課題】 短時間でテストが可能で、かつ、チップ面積
の増大を抑制することが可能な半導体装置および半導体
集積回路装置の製造方法を提供する。 【解決手段】 基板１００上には、複数の半導体集積回
路１０１と、複数のＴＥＧ回路１０３とが整列して設け
られる。ＴＥＧ回路１０３中において、半導体集積回路
１０１とダイシングライン領域１５０を挟んで対向する
領域に内蔵テスト回路１０２が設けられる。内蔵テスト
回路１０２と半導体集積回路１０１とは、ダイシングラ
イン領域１５０上に設けられる配線１０４により接続さ
れている。チップ分離の際に、配線１０４は切断され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路を
複数一括して形成するための半導体装置および半導体集
積回路装置の製造方法に関する。より特定的には、この
発明は、自身でテスト信号を生成し半導体集積回路の動
作をテストすることが可能な自己テスト回路を設けて、
半導体集積回路を複数一括して形成するための半導体装
置および半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路、たとえば、ダイナミッ
クランダムアクセス型メモリ（以下、ＤＲＡＭと呼ぶ）
などの半導体メモリの集積度の向上にともなって、その
回路動作に対するテストに要する時間や、テスタにかか
る負荷は加速度的に増大している。ここで、テスト時間
の増大は、半導体集積回路の製造コストの増大に直結す
ることになる。
【０００３】たとえば、半導体メモリのチップの機能テ
ストは、ウェハ工程完了後やパッケージ収容後の出荷段
階で大型テスタを用いて行われることが多い。この場合
の機能テストは、電源電圧、環境温度、入力信号のタイ
ミング、動作モード、データ入力、アドレスなどの条件
を指定して厳密に行われる。
【０００４】ここで、このテスト時間は、単純な書込み
／読出しサイクルでもメモリ容量に比例して長くなるの
で、これを高価な大型テスタで行うこととすると、チッ
プコストの上昇を招いてしまうことになるのである。
【０００５】そこで、チップ内部にテスト回路を設ける
ことが行われるようになっている。すなわち、テスタか
らテスト信号を各チップに与えるのではなく、この内蔵
テスト回路（Built-in test circuit）自身が発生した
テスト信号を各チップの内部回路に与え、その内部回路
からの出力信号に基づいて、内蔵テスト回路自身が内部
回路の機能の良否を判断して、この判断結果を外部に出
力する。このような構成とすることで、テスタの負担を
大幅に減少させることが可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、各半導
体集積回路のチップ内部に設ける構成とすると、各チッ
プの面積が増大し、１ウェハあたりに製造することがで
きるチップ数の減少を招いてしまうという問題がある。
【０００７】ただし、一方で、各半導体集積回路の性能
の向上にともない、テスト回路と被試験集積回路との間
で授受されるデータの転送速度を向上させるためには、
テスト回路と被試験集積回路は近接して同一基板上に設
けられていることが望ましい。
【０００８】そこで、各チップごとに内蔵テスト回路を
設けるのではなく、ウェハ上に形成される複数の集積回
路チップにぞれぞれ近接するチップにテスト回路を設け
て、同一ウェハ上の集積回路チップのテストを行う構成
とすることが可能である。図１７は、特開平４−１５２
５４３号公報に開示された、このような構成を有する集
積回路構造体を示す。
【０００９】図１７を参照して、従来の自己試験機能を
有する集積化回路構造体には、被試験集積回路３１と、
被試験集積回路を試験動作させて試験データを抽出する
自己試験回路３２とが、同一基板上にあって、互いにチ
ップ分割線２３で分割可能な、第１の領域２１と第２の
領域２２に並べて設けられている。
【００１０】ところで、半導体集積回路の製造工程で
は、一般にステッパと呼ばれる露光装置が用いられる。
ここで、このステッパが１ショットで露光する領域内の
大きさには制限がある。たとえば、この１ショットで露
光する領域内には、製造対象となる半導体集積回路パタ
ーンの他に、プロセスモニタを行うインラインテストの
ためのＴＥＧ（Test Elements Group）パターンなども
配置されている。上述の場合、さらに、この領域内にテ
スト回路（自己試験回路）パターンも配置されている。
したがって、たとえば、プロセスが成熟して、このテス
ト回路の転写を省略したい場合には、マスク改定を行う
ことが必要となり、非効率的である。
【００１１】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、半導体集
積回路の集積度が向上した場合でも、この半導体集積回
路を複数個一括して製造する際に、短時間でテストを行
うことが可能で、かつ、半導体集積回路のチップ面積の
増大を抑制することが可能な半導体装置および半導体集
積回路装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】請求項１記載の半導体装
置は、基板と、基板の主表面上に一括して形成される複
数の半導体集積回路と、基板の主表面上に、半導体集積
回路に対応して設けられる複数の第１の試験回路形成領
域と、基板上に、複数の半導体集積回路および第１の試
験回路形成領域を互いに分離可能なように設けられる分
離余裕領域とを備え、各第１の試験回路形成領域は、半
導体集積回路の製造工程に対するインラインテストを行
なうための複数の第１のテスト素子と、テスト信号を生
成して対応する半導体集積回路に与え、かつ、対応する
半導体集積回路からの出力信号に基づいて、対応する半
導体集積回路の動作の良否を判定するための第１の自己
動作テスト回路とを含み、第１の自己動作テスト回路
は、第１の試験回路形成領域のうち、分離余裕領域を挟
んで隣接する半導体集積回路に対向する領域に設けられ
る。
【００１３】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１の試験回路形成領
域は、半導体集積回路ごとに設けられ、複数の半導体集
積回路のうち任意の１つの半導体集積回路と、対応する
第１の試験回路形成領域に設けられる第１の自己動作テ
スト回路とを接続するために、分離余裕領域上に設けら
れる第１の配線と、任意の１つの半導体集積回路に隣接
する他の半導体集積回路と対応する第１の試験回路形成
領域に設けられる第１の自己動作テスト回路と、任意の
１つの半導体集積回路とを接続するために、分離余裕領
域上に設けられる第２の配線とをさらに備え、各半導体
集積回路は、第１の配線および第２の配線のいずれか一
方との接続を活性化するためのセレクタ回路を含む。
【００１４】請求項３記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、半導体集積回路は、複
数の第１の半導体集積回路を有する第１の半導体集積回
路群と、第１の導体集積回路にそれぞれ隣接する複数の
第２の半導体集積回路を有する第２の半導体集積回路群
とに分割され、第１の試験回路形成領域は、第１の半導
体集積回路ごとに設けられ、基板上に、分離余裕領域に
より複数の半導体集積回路および第１の試験回路形成領
域と分離可能なように、第２の半導体集積回路ごとに設
けられる複数の第２の試験回路形成領域とを備え、各第
２の試験回路形成領域は、半導体集積回路の製造工程に
対するインラインテストを行なうための複数の第２のテ
スト素子と、テスト信号を生成して対応する第２の半導
体集積回路に与え、かつ、対応する半導体集積回路から
の出力信号に基づいて、対応する半導体集積回路の動作
の良否を判定するために第１の自己動作テスト回路とは
異なるテストを行う第２の自己動作テスト回路とを含
み、第２の自己動作テスト回路は、第２の試験回路形成
領域のうち、分離余裕領域を挟んで隣接する半導体集積
回路に対向する領域に設けられ、第１の半導体集積回路
群のうち任意の１つの第１の半導体集積回路と、対応す
る第１の試験回路形成領域に設けられる第１の自己動作
テスト回路とを接続するために、分離余裕領域上に設け
られる第１の配線と、任意の１つの第１の半導体集積回
路に隣接する第２の半導体集積回路と対応する第２の試
験回路形成領域に設けられる第２の自己動作テスト回路
と、任意の１つの第１の半導体集積回路とを接続するた
めに、分離余裕領域上に設けられる第２の配線と、第２
の半導体集積回路群のうち任意の１つの第２の半導体集
積回路と、対応する第２の試験回路形成領域に設けられ
る第２の自己動作テスト回路とを接続するために、分離
余裕領域上に設けられる第３の配線と、任意の１つの第
２の半導体集積回路に隣接する第１の半導体集積回路と
対応する第１の試験回路形成領域に設けられる第１の自
己動作テスト回路と、任意の１つの第２の半導体集積回
路とを接続するために、分離余裕領域上に設けられる第
４の配線とをさらに備え、各第１の半導体集積回路は、
第１の配線および第２の配線のいずれか一方との接続を
活性化するための第１のセレクタ回路を含み、各第２の
半導体集積回路は、第３の配線および第４の配線のいず
れか一方との接続を活性化するための第２のセレクタ回
路を含む。
【００１５】請求項４記載の半導体装置は、請求項３記
載の半導体装置の構成に加えて、第１および第２の半導
体集積回路ならびに第１および第２の試験回路形成領域
は、写真製版工程において、ステッパ露光装置の１ショ
ット内に含まれるパターンにより形成される。
【００１６】請求項５記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、半導体集積回路は、複
数の第１の半導体集積回路を有する第１の半導体集積回
路群と、第１の導体集積回路にそれぞれ隣接する複数の
第２の半導体集積回路を有する第２の半導体集積回路群
とに分割され、第１の試験回路形成領域は、第１の半導
体集積回路ごとに設けられ、基板上に、分離余裕領域に
より複数の半導体集積回路および第１の試験回路形成領
域と分離可能なように、第２の半導体集積回路ごとに設
けられる複数の第２の試験回路形成領域とを備え、各第
２の試験回路形成領域は、半導体集積回路の製造工程に
対するインラインテストを行なうための複数の第２のテ
スト素子を含み、第１の半導体集積回路群のうち任意の
１つの第１の半導体集積回路と、対応する第１の試験回
路形成領域に設けられる第１の自己動作テスト回路とを
接続するために、分離余裕領域上に設けられる第１の配
線と、任意の１つの第１の半導体集積回路に隣接する第
２の半導体集積回路と、対応する第１の試験回路形成領
域に設けられる第１の自己動作テスト回路とを接続する
ために、分離余裕領域上に設けられる第２の配線とをさ
らに備え、各第１の自己動作テスト回路は、第１の配線
および第２の配線のいずれか一方との接続を活性化する
ための第３のセレクタ回路を含む。
【００１７】請求項６記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、第１の試験回路形成領
域に設けられる第１の自己動作テスト回路は、接地電位
の供給を受けるための接地パッドを含む。
【００１８】請求項７記載の半導体装置は、請求項６記
載の半導体装置の構成に加えて、半導体回路は、外部電
源電位および接地電位を供給され、外部との間でデータ
を授受するための複数のパッドを含み、接地パッドと複
数のパッドとは、同一の中心線に対して整列するように
配置される。
【００１９】請求項８記載の半導体装置は、請求項７記
載の半導体装置の構成に加えて、第１の試験回路形成領
域に設けられる第１の自己動作テスト回路は、中心線に
対して整列するように設けられ、外部電源電位の供給を
受けるための電源パッドを含む。
【００２０】請求項９記載の半導体装置は、請求項１記
載の半導体装置の構成に加えて、半導体集積回路は、外
部電源電位から内部電位を生成するための第１の内部電
位生成回路と、第１の内部電位生成回路の出力を半導体
集積回路に供給するための第１のバッファ回路と、外部
電源電位から内部電位を生成するための第２の内部電位
生成回路と、第２の内部電位生成回路の出力を第１の自
己テスト回路に供給するための第２のバッファ回路とを
含む。
【００２１】請求項１０記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、半導体集積回路は、
外部電源電位から内部電位を生成するための内部電位生
成回路と、内部電位生成回路の出力を半導体集積回路お
よび第１の自己テスト回路に供給するためのバッファ回
路とを含む。
【００２２】請求項１１記載の半導体装置は、請求項１
０記載の半導体装置の構成に加えて、第１の自己テスト
回路は、テスト動作状態であることを示すテスト活性信
号と、半導体集積回路のスタンバイ状態への移行を指示
するためのスタンバイ指示信号とを出力し、半導体集積
回路は、テスト活性信号がテスト状態であることを示し
ている場合、スタンバイ指示信号のバッファ回路への伝
達を不能化するゲート回路をさらに含む。
【００２３】請求項１２記載の半導体装置は、請求項１
０記載の半導体装置の構成に加えて、第１の自己テスト
回路は、対応する半導体集積回路に対するテストを行っ
ている期間中に、複数の半導体集積回路のうち対応する
半導体集積回路以外の半導体集積回路から内部電位の供
給を受けるための手段を含む。
【００２４】請求項１３記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、半導体集積回路は、
外部電源電位から内部電位を生成するための内部電位生
成回路と、内部電位生成回路の出力を半導体集積回路に
供給するための第１のバッファ回路と、内部電位生成回
路の出力を第１の自己テスト回路に供給するための第２
のバッファ回路とを含む。
【００２５】請求項１４記載の半導体装置は、請求項１
記載の半導体装置の構成に加えて、半導体集積回路は、
内部電位生成回路を含み、内部電位生成回路は、第１の
出力ノードと、外部電源電位から、第１の内部電位と第
１の内部電位よりも低い第２の内部電位とを生成するた
めの電圧変換回路と、外部からの指示に応じて、第１の
出力ノードに供給する電位を、第１および第２の内部電
位のいずれか一方とするための切換回路と、第１の内部
電位が供給される第２の出力ノードとを有し、第１の出
力ノードからの電位を半導体集積回路に供給するための
第１のバッファ回路と、第２の出力ノードからの電位を
第１の自己テスト回路に供給するための第２のバッファ
回路とを含む。
【００２６】請求項１５記載の半導体集積回路装置の製
造方法は、複数の半導体集積回路と、半導体集積回路に
対応して設けられる複数の第１の試験回路形成領域と
を、複数の半導体集積回路および第１の試験回路形成領
域を互いに分離可能なように分離余裕領域を設けつつ、
複数の製造工程を経て、基板の主表面上に一括して形成
するステップを備え、第１の自己動作テスト回路は、第
１の試験回路形成領域のうち、分離余裕領域を挟んで隣
接する半導体集積回路に対向する領域に設けられ、複数
の半導体集積回路と複数の第１の試験回路形成領域とを
形成するステップは、各第１の試験回路形成領域に含ま
れる複数の第１のテスト素子を用いて、半導体集積回路
の製造工程に対するインラインテストを行なうステップ
を含み、各第１の試験回路形成領域に含まれる第１の自
己動作テスト回路が、テスト信号を生成して対応する半
導体集積回路に与え、かつ、対応する半導体集積回路か
らの出力信号に基づいて、対応する半導体集積回路の動
作の良否を判定するステップと、分離余裕領域を切断す
ることにより、複数の半導体集積回路をチップに分離す
るステップとをさらに備える。
【００２７】請求項１６記載の半導体集積回路装置の製
造方法は、請求項１５記載の半導体集積回路装置の製造
方法の構成に加えて、第１の試験回路形成領域は、半導
体集積回路ごとに設けられ、複数の半導体集積回路と複
数の第１の試験回路形成領域とを形成するステップは、
複数の半導体集積回路のうち任意の１つの半導体集積回
路と、対応する第１の試験回路形成領域に設けられる第
１の自己動作テスト回路とを接続するために、分離余裕
領域上に設けられる第１の配線を形成し、任意の１つの
半導体集積回路に隣接する他の半導体集積回路と対応す
る第１の試験回路形成領域に設けられる第１の自己動作
テスト回路と、任意の１つの半導体集積回路とを接続す
るために、分離余裕領域上に設けられる第２の配線を形
成し、各半導体集積回路に対して、第１の配線および第
２の配線のいずれか一方との接続を活性化するためのセ
レクタ回路を形成するステップを含む。
【００２８】請求項１７記載の半導体集積回路装置の製
造方法は、複数の第１の半導体集積回路を有する第１の
半導体集積回路群と第１の導体集積回路にそれぞれ隣接
する複数の第２の半導体集積回路を有する第２の半導体
集積回路群とに分割される複数の半導体集積回路と、第
１の半導体集積回路に対応して設けられる複数の第１の
試験回路形成領域と、第２の半導体集積回路に対応して
設けられる複数の第２の試験回路形成領域とを、複数の
半導体集積回路および第１の試験回路形成領域を互いに
分離可能なように分離余裕領域を設けつつ、複数の製造
工程を経て、基板の主表面上に一括して形成するステッ
プを備え、第１および第２の自己動作テスト回路は、第
１および第２の試験回路形成領域のうち、分離余裕領域
を挟んで隣接する半導体集積回路に対向する領域に設け
られ、複数の半導体集積回路と複数の第１および第２の
試験回路形成領域とを形成するステップは、第１の試験
回路形成領域に複数の第１のテスト素子と第１の自己動
作テスト回路とを形成し、第２の試験回路形成領域に複
数の第２のテスト素子と第１の自己動作テスト回路とは
異なるテストを行うための第２の自己動作テスト回路と
を形成するステップと、第１の半導体集積回路群のうち
任意の１つの第１の半導体集積回路と、対応する第１の
試験回路形成領域に設けられる第１の自己動作テスト回
路とを接続するために、分離余裕領域上に設けられる第
１の配線を形成し、任意の１つの第１の半導体集積回路
に隣接する第２の半導体集積回路と対応する第２の試験
回路形成領域に設けられる第２の自己動作テスト回路
と、任意の１つの第１の半導体集積回路とを接続するた
めに、分離余裕領域上に設けられる第２の配線を形成す
るステップと、第２の半導体集積回路群のうち任意の１
つの第２の半導体集積回路と、対応する第２の試験回路
形成領域に設けられる第２の自己動作テスト回路とを接
続するために、分離余裕領域上に設けられる第３の配線
を形成し、任意の１つの第２の半導体集積回路に隣接す
る第１の半導体集積回路と対応する第１の試験回路形成
領域に設けられる第１の自己動作テスト回路と、任意の
１つの第２の半導体集積回路とを接続するために、分離
余裕領域上に設けられる第４の配線を形成するステップ
と、各第１の半導体集積回路に対し、第１の配線および
第２の配線のいずれか一方との接続を活性化するための
第１のセレクタ回路を形成するステップと、各第２の半
導体集積回路に対し、第３の配線および第４の配線のい
ずれか一方との接続を活性化するための第２のセレクタ
回路を形成するステップと、各第１および第２の試験回
路形成領域にそれぞれ含まれる複数の第１および第２の
テスト素子を用いて、半導体集積回路の製造工程に対す
るインラインテストを行なうステップとを含み、各第１
および第２の試験回路形成領域に含まれる第１および第
２の自己動作テスト回路のうち、第１および第２のセレ
クタ回路により選択されるいずれか一方が、テスト信号
を生成して対応する半導体集積回路に与え、かつ、対応
する半導体集積回路からの出力信号に基づいて、対応す
る半導体集積回路の動作の良否を判定するステップと、
分離余裕領域を切断することにより、複数の半導体集積
回路をチップに分離するステップとを備える。
【００２９】請求項１８記載の半導体集積回路装置の製
造方法は、請求項１７記載の半導体集積回路装置の製造
方法の構成に加えて、第１および第２の半導体集積回路
ならびに第１および第２の試験回路形成領域は、写真製
版工程において、ステッパ露光装置の１ショット内に含
まれるパターンにより形成される。
【００３０】請求項１９記載の半導体集積回路装置の製
造方法は、複数の第１の半導体集積回路を有する第１の
半導体集積回路群と第１の導体集積回路にそれぞれ隣接
する複数の第２の半導体集積回路を有する第２の半導体
集積回路群とに分割される複数の半導体集積回路と、第
１の半導体集積回路に対応して設けられる複数の第１の
試験回路形成領域と、第２の半導体集積回路に対応して
設けられる複数の第２の試験回路形成領域とを、複数の
半導体集積回路および第１の試験回路形成領域を互いに
分離可能なように分離余裕領域を設けつつ、複数の製造
工程を経て、基板の主表面上に一括して形成するステッ
プを備え、第１および第２の自己動作テスト回路は、第
１および第２の試験回路形成領域のうち、分離余裕領域
を挟んで隣接する半導体集積回路に対向する領域に設け
られ、複数の半導体集積回路と複数の第１および第２の
試験回路形成領域とを形成するステップは、第１の試験
回路形成領域に複数の第１のテスト素子と第１の自己動
作テスト回路とを形成し、第２の試験回路形成領域に複
数の第２のテスト素子を形成するステップと、第１の半
導体集積回路群のうち任意の１つの第１の半導体集積回
路と、対応する第１の試験回路形成領域に設けられる第
１の自己動作テスト回路とを接続するために、分離余裕
領域上に設けられる第１の配線を形成し、任意の１つの
第１の半導体集積回路に隣接する第２の半導体集積回路
と、対応する第１の試験回路形成領域に設けられる第１
の自己動作テスト回路とを接続するために、分離余裕領
域上に設けられる第２の配線を形成するステップと、各
第１の自己動作テスト回路に対して、第１の配線および
第２の配線のいずれか一方との接続を活性化するための
セレクタ回路を形成するステップと、各第１および第２
の試験回路形成領域にそれぞれ含まれる複数の第１およ
び第２のテスト素子を用いて、半導体集積回路の製造工
程に対するインラインテストを行なうステップとを含
み、第１および第２の半導体集積回路のうち、セレクタ
回路により選択されるいずれか一方に対して、第１の自
己テスト回路が、テスト信号を生成して与え、かつ、選
択された第１および第２の半導体集積回路の一方からの
出力信号に基づいて、動作の良否を判定するステップ
と、分離余裕領域を切断することにより、複数の半導体
集積回路をチップに分離するステップとを備える。
【００３１】請求項２０記載の半導体集積回路装置の製
造方法は、請求項１５記載の半導体集積回路装置の製造
方法の構成に加えて、第１の試験回路形成領域に設けら
れる第１の自己動作テスト回路は、接地電位の供給を受
けるための接地パッドを含む。
【００３２】請求項２１記載の半導体集積回路装置の製
造方法は、請求項２０記載の半導体集積回路装置の製造
方法の構成に加えて、半導体回路は、外部電源電位およ
び接地電位を供給され、外部との間でデータを授受する
ための複数のパッドを含み、接地パッドと複数のパッド
とは、同一の中心線に対して整列するように配置され
る。
【００３３】請求項２２記載の半導体集積回路装置の製
造方法は、請求項２１記載の半導体集積回路装置の製造
方法の構成に加えて、第１の試験回路形成領域に設けら
れる第１の自己動作テスト回路は、中心線に対して整列
するように設けられ、外部電源電位の供給を受けるため
の電源パッドを含む。
【００３４】請求項２３記載の半導体集積回路装置の製
造方法は、請求項１５記載の半導体集積回路装置の製造
方法の構成に加えて、半導体集積回路は、外部電源電位
から内部電位を生成するための第１の内部電位生成回路
と、第１の内部電位生成回路の出力を半導体集積回路に
供給するための第１のバッファ回路と、外部電源電位か
ら内部電位を生成するための第２の内部電位生成回路
と、第２の内部電位生成回路の出力を第１の自己テスト
回路に供給するための第２のバッファ回路とを含む。
【００３５】請求項２４記載の半導体集積回路装置の製
造方法は、請求項１５記載の半導体集積回路装置の製造
方法の構成に加えて、半導体集積回路は、外部電源電位
から内部電位を生成するための内部電位生成回路と、内
部電位生成回路の出力を半導体集積回路および第１の自
己テスト回路に供給するためのバッファ回路とを含む。
【００３６】請求項２５記載の半導体集積回路装置の製
造方法は、請求項２４記載の半導体集積回路装置の製造
方法の構成に加えて、第１の自己テスト回路は、テスト
動作状態であることを示すテスト活性信号と、半導体集
積回路のスタンバイ状態への移行を指示するためのスタ
ンバイ指示信号とを出力可能なように形成され、半導体
集積回路は、テスト活性信号がテスト状態であることを
示している場合、スタンバイ指示信号のバッファ回路へ
の伝達を不能化するゲート回路をさらに含む。
【００３７】請求項２６記載の半導体集積回路装置の製
造方法は、請求項２４記載の半導体集積回路装置の製造
方法の構成に加えて、第１の自己テスト回路は、対応す
る半導体集積回路に対するテストを行っている期間中
に、複数の半導体集積回路のうち対応する半導体集積回
路以外の半導体集積回路から内部電位の供給を受けるた
めの手段を含む。
【００３８】請求項２７記載の半導体集積回路装置の製
造方法は、請求項１５記載の半導体集積回路装置の製造
方法の構成に加えて、半導体集積回路は、外部電源電位
から内部電位を生成するための内部電位生成回路と、内
部電位生成回路の出力を半導体集積回路に供給するため
の第１のバッファ回路と、内部電位生成回路の出力を第
１の自己テスト回路に供給するための第２のバッファ回
路とを含む。
【００３９】請求項２８記載の半導体集積回路装置の製
造方法は、請求項１５記載の半導体集積回路装置の製造
方法の構成に加えて、半導体集積回路は、内部電位生成
回路を含み、内部電位生成回路は、第１の出力ノード
と、外部電源電位から、第１の内部電位と第１の内部電
位よりも低い第２の内部電位とを生成するための電圧変
換回路と、外部からの指示に応じて、第１の出力ノード
に供給する電位を、第１および第２の内部電位のいずれ
か一方とするための切換回路と、第１の内部電位が供給
される第２の出力ノードとを有し、第１の出力ノードか
らの電位を半導体集積回路に供給するための第１のバッ
ファ回路と、第２の出力ノードからの電位を第１の自己
テスト回路に供給するための第２のバッファ回路とを含
む。
【００４０】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１の、半導体集積回路１０１を形成する
ための半導体基板１００の構成を示す概略ブロック図で
ある。
【００４１】半導体基板１００には、複数の被試験半導
体集積回路１０１と、複数のＴＥＧ回路１０３とが整列
して設けられている。これら複数の被試験半導体集積回
路１０１と、複数のＴＥＧ回路１０３とは、それぞれダ
イシング等により分離可能なようにダイシングライン領
域１５０により分離されている。
【００４２】ＴＥＧ回路１０３は、プロセスの状態をモ
ニターするための抵抗素子、トランジスタ素子、コンデ
ンサ等の回路素子を含むテスト素子領域１０３２と、内
蔵テスト回路１０２とを含む。
【００４３】内蔵テスト回路１０２は、この内蔵テスト
回路１０２自身が発生したテスト信号を各チップの内部
回路に与え、その内部回路からの出力信号に基づいて、
内蔵テスト回路自身が内部回路の機能の良否を判断し
て、この判断結果を外部に出力する。
【００４４】内蔵テスト回路１０２と被試験半導体集積
回路１０１との間でデータや電源電位の授受をするため
に、配線１０４が、ダイシングライン領域１５０上を経
由して、内蔵テスト回路１０２と被試験半導体集積回路
１０１とを接続している。
【００４５】この配線１０４は、特に制限されないが、
たとえば、アルミ配線を用いることが可能である。
【００４６】被試験半導体集積回路１０１は、配線１０
４を介して内蔵テスト回路１０２との間でデータや電源
電位の授受をするための入出力回路１０５と、外部との
間でデータや電源電位の授受をするためのパッド１４０
とを含む。
【００４７】内蔵テスト回路１０２のテスト結果は、内
蔵テスト回路１０２に対応して、内蔵テスト回路内に設
けられるパッドを介して外部（テスタ装置）に出力され
る構成としてもよいし、被試験半導体集積回路１０１の
パッド１４０を介して外部（テスタ装置）に出力される
構成としてもよい。
【００４８】このように、被試験半導体集積回路１０１
に隣接して設けられるＴＥＧ回路１０１中に、内蔵テス
ト回路１０２を設けることで、被試験半導体集積回路１
０１のチップ面積の増大を抑制することが可能となる。
【００４９】しかも、被試験半導体集積回路１０１の入
出力回路１０５に隣接して、内蔵テスト回路１０２が設
けられているので、配線１０４の配線長を短縮でき、こ
の配線１０４の配線抵抗や寄生容量の影響を最小限に抑
制できるので高速なテストを行うことが可能となる。
【００５０】なお、半導体基板１００としては、その主
表面上に半導体集積回路が形成できるものであればよ
く、たとえば、通常のシリコン（Ｓｉ）基板でもよく、
また、ＳＯＩ（Semiconductor on Insulator）基板でも
好適にもちいることが可能である。
【００５１】図２は、図１に示したような被試験半導体
集積回路１０１が形成された基板１００を製造し、さら
に被試験半導体集積回路１０１を搭載する半導体集積回
路装置を製造するプロセスを説明するためのフローチャ
ートである。
【００５２】製造工程が開始されると（ステップＳ１０
０）、周知のウエハ工程により、基板１００上に、被試
験半導体集積回路１０１およびＴＥＧ回路１０３等が形
成される（ステップＳ１０２）。このウエハ工程は、ゲ
ート酸化膜の形成工程や、分離酸化膜等の素子分離構造
の形成工程や、トランジスタ等を形成するためのイオン
注入、拡散工程や、トランジスタのゲート電極層、ポリ
シリコン配線層、層間絶縁膜層、アルミ配線層などを順
次形成するための成膜工程や、イオン注入を選択した領
域にのみ行うためのマスクや成膜工程で形成された膜を
所望の形状に加工するためのマスクを形成するための写
真製版工程や、写真製版工程で形成されたレジストパタ
ーンをマスクにエッチング加工を行うためのエッチング
工程や、これらの工程の状態をモニタするために形成さ
れているＴＥＧ回路により工程のチェックを行うための
インラインテスト工程などを含む。
【００５３】ウエハ工程完了後に、ウエハ状態のまま、
各チップ（各被試験半導体集積回路１０１）の機能テス
トを行い、良品の選別を行うオンウエハテストが行われ
る（ステップＳ１０４）。このオンウエハテストでは、
ＴＥＧ回路１０３内に形成された内蔵テスト回路１０２
により、各被試験半導体集積回路１０１の機能テストが
行われる。このオンウエハテストで、不良品と判定され
たチップには、たとえば、インク等でマーキングがなさ
れる。
【００５４】つづいて、アセンブリ工程において、基板
を研削によ薄化したのち、基板１００上に形成された各
チップは、ダイシングライン領域１５０をダイサカット
されることにより、チップに分離される。このとき、配
線１０４もダイサにより切断される。各チップが、さら
に、組み立て・パッケージングを経て、半導体集積回路
装置が製造される（ステップＳ１０６）。
【００５５】さらに、組立て完了後の最終検査工程を経
て（ステップＳ１０８）、半導体集積回路装置は出荷さ
れる（ステップＳ１１０）。
【００５６】［実施の形態２］図３は、この発明の実施
の形態２の、半導体集積回路１０１を形成するための半
導体基板１００の構成を示す概略ブロック図である。
【００５７】図１に示した実施の形態１と比較すると以
下のとおりである。まず、図３に示した実施の形態２で
は、ＴＥＧ回路１０３中には、全て同一のテストを行う
機能を有する内蔵テスト回路１０２が設けられている点
では、実施の形態１と同様である。
【００５８】ただし、実施の形態２では、被試験半導体
集積回路１０１ａは、ダイシングライン領域１０５を挟
んで対向するＴＥＧ回路１０３中の内蔵テスト回路１０
２ａと、配線１０４ａで接続可能であるとともに、配線
１０４ｂにより、被試験半導体集積回路１０１ａと隣接
する被試験半導体集積回路１０１ｂとダイシングライン
領域１０５を挟んで対向するＴＥＧ回路１０３中の内蔵
テスト回路１０２ｂと接続可能となっている。
【００５９】被試験半導体集積回路１０１ａは、セレク
タ機能を有する入出力回路１０６ａを介して配線１０４
ａおよび１０４ｂと接続しており、入出力回路１０６ａ
は、外部からの指示、たとえば、パッド１４０を介して
与えられる指示に応じて、配線１０４ａおよび１０４ｂ
のいずれか一方と被試験半導体集積回路１０１ａとを接
続する。
【００６０】また、被試験半導体集積回路１０１ｂは、
ダイシングライン領域１０５を挟んで対向するＴＥＧ回
路１０３中の内蔵テスト回路１０２ｂと、配線１０４ｄ
で接続可能であるとともに、配線１０４ｃにより、被試
験半導体集積回路１０１ｂと隣接する被試験半導体集積
回路１０１ａとダイシングライン領域１０５を挟んで対
向するＴＥＧ回路１０３中の内蔵テスト回路１０２ａと
接続可能となっている。
【００６１】被試験半導体集積回路１０１ｂは、セレク
タ機能を有する入出力回路１０６ｂを介して配線１０４
ｃおよび１０４ｄと接続しており、入出力回路１０６ｂ
は、外部からの指示、たとえば、パッド１４０を介して
与えられる指示に応じて、配線１０４ｃおよび１０４ｄ
のいずれか一方と被試験半導体集積回路１０１ｂとを接
続する。
【００６２】なお、図中、配線１０４ａ〜１０４は、図
１と同様、複数本の配線の集合体であり、これを１本の
線で表している。
【００６３】このような構成とすることで、内蔵テスト
回路１０２ａまたは１０２ｂのいずれか一方が不良であ
って、正常なテスト結果が出力されない場合でも、内蔵
テスト回路を切換えて使用することで、オンウエハテス
トを正常に行うことが可能となる。
【００６４】なお、実施の形態２の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【００６５】ただし、オンウエハテスト工程では、上述
のとおり、内蔵テスト回路１０２ａと１０２ｂとを切換
えて、テストを行なうことが可能である。
【００６６】［実施の形態３］図４は、この発明の実施
の形態３の、半導体基板上に形成される半導体集積回路
１０１ａおよび１０１ｂの構成を示す概略ブロック図で
ある。
【００６７】図３に示した実施の形態２の構成と異なる
点は、被試験半導体集積回路１０１ａとダイシングライ
ン領域１０５を挟んで対向するＴＥＧ回路１０３中の内
蔵テスト回路１０２ａと、被試験半導体集積回路１０１
ｂとダイシングライン領域１０５を挟んで対向するＴＥ
Ｇ回路１０３中の内蔵テスト回路１０２ｃとが、異なる
テストを実施できる構成となっていることである。した
がって、入出力回路１０６ａまたは１０６ｂにより、そ
れぞれ、被試験半導体集積回路１０１ａまたは１０１ｂ
と接続する内蔵テスト回路を切換えることにより、各被
試験半導体集積回路１０１ａおよび１０１ｂに対して、
ことなるテストを実施することが可能となる。
【００６８】なお、実施の形態３の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【００６９】ただし、オンウエハテスト工程では、上述
のとおり、内蔵テスト回路１０２ａと１０２ｂとを切換
えて、テストを行なうことが可能である。
【００７０】［実施の形態４］図５は、この発明の実施
の形態４の、半導体基板上に形成される半導体集積回路
１０１ａおよび１０１ｂの構成を示す概略ブロック図で
ある。
【００７１】図４に示した実施の形態３の構成におい
て、図５に示すように、被試験半導体集積回路１０１ａ
および１０１ｂ、ＴＥＧ回路１０３は、写真製版工程で
用いられるステッパ装置の１つのレティクルサイズ１０
７ａまたは１０７ｂに含まれる。すなわち、被試験半導
体集積回路１０１ａおよび１０１ｂ、ＴＥＧ回路１０３
は、ステッパの１ショットの露光で形成される領域内に
配置されている。
【００７２】図５に示した場合では、レティクルサイズ
内には、２つの被試験半導体集積回路が設けられている
が、より一般には、３以上の被試験半導体集積回路が設
けられていてもよい。
【００７３】レティクルサイズ内に設けられる被試験半
導体集積回路の任意の１つと、レティクルサイズ内に設
けられるすべてのＴＥＧ回路内の内蔵テスト回路とを、
入出力回路１０６を介して切換えて接続できるようにす
ることで、１つの被試験半導体集積回路について最大項
目のテストを実施することが可能となる。
【００７４】［実施の形態５］図６は、この発明の実施
の形態５の、半導体基板上に形成される半導体集積回路
１０１ａおよび１０１ｂの構成を示す概略ブロック図で
ある。
【００７５】実施の形態５では、被試験半導体集積回路
１０１ａとダイシングライン領域１０５を挟んで対向す
るＴＥＧ回路１０３中の内蔵テスト回路１０２は、配線
１０４ａで被試験半導体集積回路１０１ａと接続可能で
あるとともに、配線１０４ｂにより、被試験半導体集積
回路１０１ａと隣接する被試験半導体集積回路１０１ｂ
と接続可能となっている。被試験半導体集積回路１０１
ａまたは１０１ｂは、入出力回路１０５を介して、配線
１０４ａまたは１０４ｂとデータや電源電位をやり取り
する。
【００７６】内蔵テスト回路１０２は、セレクタ機能を
有する入出力回路１０６を介して配線１０４ａおよび１
０４ｂと接続しており、入出力回路１０６は、外部から
の指示、たとえば、パッド１４０を介して与えられる指
示に応じて、配線１０４ａおよび１０４ｂのいずれか一
方と内蔵テスト回路１０２とを接続する。
【００７７】このような構成とすることで、全てのＴＥ
Ｇ回路中に内蔵テスト回路１０２を設ける必要がなくな
り、ＴＥＧ回路１０３中に十分な広さのテスト素子領域
１０３２を確保することが可能となる。
【００７８】なお、実施の形態５の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【００７９】ただし、オンウエハテスト工程では、上述
のとおり、内蔵テスト回路１０２に対する被試験半導体
集積回路１０１ａと１０１ｂとを切換えて、テストを行
なうことが可能である。
【００８０】［実施の形態６］図７は、この発明の実施
の形態６の、半導体基板上に形成される半導体集積回路
１０１の構成を示す概略ブロック図である。
【００８１】図１に示した実施の形態１の構成と異なる
点は、内蔵テスト回路１０２に、アナログ回路用接地パ
ッド１４２が設けられる構成となっている点である。
【００８２】すなわち、内蔵テスト回路１０２は、デジ
タル回路とアナログ回路とを含み、デジタル回路への外
部電源電位および接地電位は、被試験半導体集積回路１
０１の側のパッド１４０のうちそれぞれ対応するパッド
から、配線１０４を介して供給される。
【００８３】一方、内蔵テスト回路１０２中のアナログ
回路への外部電源電位は、被試験半導体集積回路１０１
の側のパッド１４０のうち対応するパッドから、配線１
０４を介して供給される。内蔵テスト回路１０２中のア
ナログ回路への接地電位は、パッド１４２を介して供給
される。
【００８４】このような構成とすることで、ノイズに弱
いアナログ回路用の接地電位は、専用パッド１４２を介
して供給されるので、接地電位を供給する配線の配線抵
抗を小さくすることができ、内蔵テスト回路１０２中の
アナログ回路へのノイズを抑えることができる。
【００８５】なお、実施の形態６の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【００８６】［実施の形態７］図８は、この発明の実施
の形態７の、半導体基板上に形成される半導体集積回路
１０１の構成を示す概略ブロック図である。
【００８７】図７に示した実施の形態６の構成と異なる
点は、内蔵テスト回路１０２に対して設けられているア
ナログ回路用接地パッド１４２と、対応する被試験半導
体集積回路１０１のパッド１４０とが、同一の中心線上
に整列して配置されていることである。その他の点は、
図７と同様であるので、その説明は繰り返さない。
【００８８】このような構成とすることにより、オンウ
エハ状態でテストを行う際のプローブテスト用冶工具の
プローブ針を製造しやすくなるとともに、テストの際の
針立ても容易となる。
【００８９】なお、実施の形態７の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【００９０】［実施の形態８］図９は、この発明の実施
の形態８の、半導体基板上に形成される半導体集積回路
１０１の構成を示す概略ブロック図である。
【００９１】図８に示した実施の形態７の構成と異なる
点は、内蔵テスト回路１０２に、さらにアナログ回路用
外部電源パッド１４４が設けられ、この外部電源パッド
１４４も、アナログ回路用接地パッド１４２および被試
験半導体集積回路１０１のパッド１４０と同一の中心線
上に整列していることである。
【００９２】したがって、内蔵テスト回路１０２のデジ
タル回路には、パッド１４０のうちの対応するパッドか
ら、配線１０４を介して、それぞれ外部電源電位と接地
電位が供給される。
【００９３】これに対して、内蔵テスト回路１０２のア
ナログ回路には、パッド１４２および１４４から、それ
ぞれ外部電源電位と接地電位が供給される。
【００９４】このような構成とすることで、実施の形態
７の奏する効果に加えて、内蔵テスト回路１０２のアナ
ログ回路に対するノイズを一層低減できる。
【００９５】なお、実施の形態８の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【００９６】［実施の形態９］図１０は、この発明の実
施の形態９の、半導体基板上に形成される半導体集積回
路１０１の構成を示す概略ブロック図である。
【００９７】図１に示した実施の形態１の構成と異なる
点は、被試験半導体集積回路１０１が、外部電源電位か
ら内部電位を生成するための第１の内部基準電圧発生回
路１０８ａと、第１の内部基準電圧発生回路１０８ａの
出力を被試験半導体集積回路１０１の内部回路に供給す
るためのバッファ回路１０９ａと、外部電源電位から内
部電位を生成するための第２の内部基準電圧発生回路１
０８ｂと、第１の内部基準電圧発生回路１０８ｂの出力
を内蔵テスト回路１０２に供給するためのバッファ回路
１０９ｂとを備える構成となっている点である。バッフ
ァ回路１０９ｂの出力は、配線１０４を介して、内蔵テ
スト回路１０２に供給される。
【００９８】このように、内蔵テスト回路１０２中にで
はなく、被試験半導体集積回路１０１内に内部基準電位
発生回路１０８ｂおよびバッファ回路１０９ｂを設ける
構成としたので、高精度が要求される基準電圧となる内
部電位を、ＴＥＧ回路１０３の領域と、被試験半導体集
積回路１０１の領域とに分散して設ける必要がないた
め、回路設計が容易となる。
【００９９】なお、実施の形態９の半導体集積回路１０
１を搭載する半導体集積回路装置も、ウエハ工程で形成
される回路要素が異なる点を除くと、基本的に図２に示
した製造フローにより形成することが可能である。
【０１００】［実施の形態１０］図１１は、この発明の
実施の形態１０の、半導体基板上に形成される半導体集
積回路１０１の構成を示す概略ブロック図である。
【０１０１】図１０に示した実施の形態９の構成と異な
る点は、被試験半導体集積回路１０１へ内部電位を供給
するための第１の内部基準電圧発生回路１０８ａと内蔵
テスト回路１０２へ内部電位を供給するための第２の内
部基準電圧発生回路１０８ｂとを統合して、内部基準電
位発生回路１０８とし、被試験半導体集積回路１０１へ
内部電位を供給するためのバッファ回路１０９ａと内蔵
テスト回路１０２へ内部電位を供給するためのバッファ
回路１０９ｂとを統合して、バッファ回路１０９として
いる点である。
【０１０２】特に、内部基準電位発生回路１０８は、一
般に高抵抗素子を用いて大きな面積を必要とする定電流
回路を含むため、このように内部基準電位発生回路１０
８を、被試験半導体集積回路１０１と内蔵テスト回路１
０２とが共有する構成とすることで、チップ面積をさら
に削減することが可能である。
【０１０３】なお、実施の形態１０の半導体集積回路１
０１を搭載する半導体集積回路装置も、ウエハ工程で形
成される回路要素が異なる点を除くと、基本的に図２に
示した製造フローにより形成することが可能である。
【０１０４】［実施の形態１１］図１２は、この発明の
実施の形態１１の、半導体基板上に形成される半導体集
積回路１０１の構成を示す概略ブロック図である。
【０１０５】図１１に示した実施の形態１０の構成と異
なる点は、以下のとおりである。まず、内蔵テスト回路
１０２は、被試験半導体集積回路１０１に対して、スタ
ンバイ状態への移行を指示するためのスタンバイ指示信
号と、内蔵テスト回路１０２がテストを実行中であるこ
とを示すテスト活性信号とを、配線１０４を介して与え
る点である。
【０１０６】さらに、被試験半導体集積回路装置１０１
は、内蔵テスト回路１０２からのテスト活性信号を受け
るインバータ１６０と、インバータ１６０の出力と内蔵
テスト回路１０２からのスタンバイ指示信号とを受ける
ＡＮＤ回路１６０とを備える点である。バッファ回路１
０９は、ＡＮＤ回路１６０からの信号が活性である場合
は、スタンバイ状態となる。
【０１０７】このような構成とすることで、測定装置や
内蔵テスト回路１０２から、被試験半導体集積回路１０
１に対してスタンバイ状態への移行が指示された場合で
も、内蔵テスト回路１０２がテスト期間中は、バッファ
回路１０９はスタンバイ状態とならないため、内蔵テス
ト回路１０２には、内部基準電位発生回路１０８からの
内部電位が供給されるので、待機動作時における被試験
半導体集積回路１０１の機能テストを内蔵テスト回路１
０２が行うことが可能である。
【０１０８】なお、実施の形態１１の半導体集積回路１
０１を搭載する半導体集積回路装置も、ウエハ工程で形
成される回路要素が異なる点を除くと、基本的に図２に
示した製造フローにより形成することが可能である。
【０１０９】［実施の形態１２］図１３は、この発明の
実施の形態１２の、半導体基板上に形成される半導体集
積回路１０１ａおよび１０１ｂの構成を示す概略ブロッ
ク図である。
【０１１０】図１１に示した実施の形態１０の構成と異
なる点は、内蔵テスト回路１０２が、テスト動作中の被
試験半導体集積回路１０１ａに含まれる内部基準電位発
生回路１０８ａおよびバッファ回路１０９ａから内部電
位の供給を受けるのではなく、テスト動作中でない被試
験半導体集積回路１０１ｂに含まれる内部基準電位発生
回路１０８ｂおよびバッファ回路１０９ｂから内部電位
の供給を配線１０４ｂを介して受ける構成となっている
ことである。
【０１１１】このような構成とすることで、内蔵テスト
回路１０２が逆に被試験半導体集積回路１０１ａの動作
に与える影響を抑えつつ、内蔵テスト回路１０２により
テストを行うことが可能となる。
【０１１２】なお、図１３に示すように、被試験半導体
集積回路１０１ａがテスト期間中に、内蔵テスト回路１
０２に内部電位を供給するのは、必ずしも、半導体集積
回路１０１ｂに限定されることなく、内蔵テスト回路１
０２に近接する他の半導体集積回路１０１であってもか
まわない。さらに、必要に応じて、内蔵テスト回路１０
２に近接するいくつかの半導体集積回路１０１のうち、
外部からの指示に応じて選択されるものから、内部電位
が内蔵テスト回路１０２に供給される構成としてもよ
い。
【０１１３】なお、実施の形態１２の半導体集積回路１
０１を搭載する半導体集積回路装置も、ウエハ工程で形
成される回路要素が異なる点を除くと、基本的に図２に
示した製造フローにより形成することが可能である。
【０１１４】［実施の形態１３］図１４は、この発明の
実施の形態１３の、半導体基板上に形成される半導体集
積回路１０１の構成を示す概略ブロック図である。
【０１１５】図１１に示した実施の形態１０の構成と異
なる点は、内部基準電圧発生回路１０８に対して、半導
体集積回路１０１の内部回路へ内部電位を供給するため
のバッファ回路１０９ａと内蔵テスト回路１０２へ内部
電位を供給するためのバッファ回路１０９ｂとを備えて
いる点である。
【０１１６】バッファ回路１０９ｂからの出力は、配線
１０４を介して内臓テスト回路１０２へ供給される。
【０１１７】上述のとおり、内部基準電位発生回路１０
８は、一般に高抵抗素子を用いて大きな面積を必要とす
る定電流回路を含むため、このように内部基準電位発生
回路１０８を、被試験半導体集積回路１０１と内蔵テス
ト回路１０２とが共有する構成とすることで、チップ面
積をさらに削減することが可能である。
【０１１８】さらに、半導体集積回路１０１の内部回路
に対するバッファ回路１０９ａと、内蔵テスト回路１０
２に対するバッファ回路１０９ｂとを別個に設けること
で、内蔵テスト回路１０２と被試験半導体集積回路１０
１との電源電位が互いに干渉することを防止することが
できる。
【０１１９】なお、実施の形態１３の半導体集積回路１
０１を搭載する半導体集積回路装置も、ウエハ工程で形
成される回路要素が異なる点を除くと、基本的に図２に
示した製造フローにより形成することが可能である。
【０１２０】［実施の形態１４］図１５は、この発明の
実施の形態１４の、半導体基板上に形成される半導体集
積回路１０１の構成を示す概略ブロック図である。
【０１２１】図１４に示した実施の形態１３の構成と異
なる点は、以下のとおりである。まず、被試験半導体集
積回路１０１は、パッド１４０を介して与えられる信
号、またはパッド１４０を介して与えられる複数の信号
の組合せにより指定された動作モードを検知して動作モ
ード信号ＭＤＳを生成するための動作モード検知回路を
備え、さらに、内部基準電位発生回路１０８の代りに、
動作モードに応じて出力する内部電位のレベルを切換え
ることが可能な内部基準電位発生回路１２０を備えてい
る。
【０１２２】その他の点は、図１４に示した実施の形態
１３と同様であるので、同一部分には同一符号を付し
て、その説明は繰り返さない。
【０１２３】図１６は、図１５に示した内部基準電位発
生回路１２０の構成をより詳しく説明するための概略ブ
ロック図である。
【０１２４】図１６を参照して、内部基準電位発生回路
１２０は、外部電源電位Ｖｃｃを受けて定電流を供給す
るための定電流回路１２０２と、定電流回路１２０２の
出力と接地との間に直列に設けられる抵抗体Ｒ１、Ｒ２
およびＲ３と、抵抗体Ｒ１およびＲ２の接続ノードＮ１
の電位と、抵抗体Ｒ２およびＲ３の接続ノードＮ２の電
位とを受けて、信号ＭＤＳに基づいて特殊動作モードが
指定されているかに応じて、出力する電位を切換える切
換回路１２０４とを含む。
【０１２５】接続ノードＮ２の電位レベルの方が、接続
ノードＮ１の電位レベルよりも低く、バッファ回路１０
９ｂには、この接続ノードＮ２の電位レベルが与えられ
る。
【０１２６】これに対して、切換回路１２０４は、通常
動作モードでは、バッファ回路１０９ａに接続ノードＮ
２の電位レベルを与え、高電圧を内部回路に印加するス
トレス動作モードに相当する特殊動作モードでは、バッ
ファ回路１０９ａに接続ノードＮ１の電位レベルを与え
る。
【０１２７】このような構成とすることで、被試験半導
体集積回路１０１が、特殊動作モードにあるときも、内
蔵テスト回路１０２に与えられる内部電位（基準電位）
は所定の値を維持するため、内蔵テスト回路１０２につ
いては一定条件下で動作させることが可能である。
【０１２８】なお、実施の形態１４の半導体集積回路１
０１を搭載する半導体集積回路装置も、ウエハ工程で形
成される回路要素が異なる点を除くと、基本的に図２に
示した製造フローにより形成することが可能である。
【０１２９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１３０】
【発明の効果】請求項１〜１４記載の半導体装置におい
ては、半導体集積回路の集積度が向上した場合でも、短
時間でテストを行うことが可能で、かつ、半導体集積回
路のチップ面積の増大を抑制することが可能なである。
【０１３１】請求項１５〜２８記載の半導体集積回路装
置の製造方法においては、半導体集積回路の集積度が向
上した場合でも、この半導体集積回路を複数個一括して
製造する際に、短時間でテストを行うことが可能で、か
つ、半導体集積回路のチップ面積の増大を抑制すること
が可能である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の、半導体集積回路
１０１を形成するための半導体基板１００の構成を示す
概略ブロック図である。
【図２】 被試験半導体集積回路１０１を搭載する半導
体集積回路装置を製造するプロセスを説明するためのフ
ローチャートである。
【図３】 この発明の実施の形態２の、半導体集積回路
１０１を形成するための半導体基板１００の構成を示す
概略ブロック図である。
【図４】 この発明の実施の形態３の、半導体基板上に
形成される半導体集積回路１０１ａおよび１０１ｂの構
成を示す概略ブロック図である。
【図５】 この発明の実施の形態４の、半導体基板上に
形成される半導体集積回路１０１ａおよび１０１ｂの構
成を示す概略ブロック図である。
【図６】 この発明の実施の形態５の、半導体基板上に
形成される半導体集積回路１０１ａおよび１０１ｂの構
成を示す概略ブロック図である。
【図７】 この発明の実施の形態６の、半導体基板上に
形成される半導体集積回路１０１の構成を示す概略ブロ
ック図である。
【図８】 この発明の実施の形態７の、半導体基板上に
形成される半導体集積回路１０１の構成を示す概略ブロ
ック図である。
【図９】 この発明の実施の形態８の、半導体基板上に
形成される半導体集積回路１０１の構成を示す概略ブロ
ック図である。
【図１０】 この発明の実施の形態９の、半導体基板上
に形成される半導体集積回路１０１の構成を示す概略ブ
ロック図である。
【図１１】 この発明の実施の形態１０の、半導体基板
上に形成される半導体集積回路１０１の構成を示す概略
ブロック図である。
【図１２】 この発明の実施の形態１１の、半導体基板
上に形成される半導体集積回路１０１の構成を示す概略
ブロック図である。
【図１３】 この発明の実施の形態１２の、半導体基板
上に形成される半導体集積回路１０１ａおよび１０１ｂ
の構成を示す概略ブロック図である。
【図１４】 この発明の実施の形態１３の、半導体基板
上に形成される半導体集積回路１０１の構成を示す概略
ブロック図である。
【図１５】 この発明の実施の形態１４の、半導体基板
上に形成される半導体集積回路１０１の構成を示す概略
ブロック図である。
【図１６】 図１５に示した内部基準電位発生回路１２
０の構成をより詳しく説明するための概略ブロック図で
ある。
【図１７】 従来の集積回路構造体を示す概略ブロック
図である。
【符号の説明】
１００ 基板、１０１ 半導体集積回路、１０２ 内蔵
テスト回路、１０３ＴＥＧ回路、１０４ 配線、１０
５，１０６ 入出力回路、１４０ パッド、１４２ 接
地パッド、１４４ 電源パッド、１６０ インバータ、
１６２ ＡＮＤ回路、１０３２ テスト素子領域。
フロントページの続き (72)発明者 古谷 清広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 谷▲崎▼ 哲志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 久家 重博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 河野 隆司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AB01 AG01 AK11 AK19 4M106 AA02 AA07 AA08 AC04 AC05 BA14 CA70 5L106 AA01 DD21 GG06 9A001 BB05 BZ03 LL06

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置であって、 基板と前記基板の主表面上に一括して形成される複数の
    半導体集積回路と、 前記基板の主表面上に、前記半導体集積回路に対応して
    設けられる複数の第１の試験回路形成領域と、 前記基板上に、前記複数の半導体集積回路および前記第
    １の試験回路形成領域を互いに分離可能なように設けら
    れる分離余裕領域とを備え、 各前記第１の試験回路形成領域は、 前記半導体集積回路の製造工程に対するインラインテス
    トを行なうための複数の第１のテスト素子と、 テスト信号を生成して対応する半導体集積回路に与え、
    かつ、前記対応する半導体集積回路からの出力信号に基
    づいて、前記対応する半導体集積回路の動作の良否を判
    定するための第１の自己動作テスト回路とを含み、 前記第１の自己動作テスト回路は、前記第１の試験回路
    形成領域のうち、前記分離余裕領域を挟んで隣接する半
    導体集積回路に対向する領域に設けられる、半導体装
    置。
  2. 【請求項２】 前記第１の試験回路形成領域は、前記半
    導体集積回路ごとに設けられ、 前記複数の半導体集積回路のうち任意の１つの半導体集
    積回路と、対応する前記第１の試験回路形成領域に設け
    られる前記第１の自己動作テスト回路とを接続するため
    に、前記分離余裕領域上に設けられる第１の配線と、 前記任意の１つの半導体集積回路に隣接する他の半導体
    集積回路と対応する前記第１の試験回路形成領域に設け
    られる前記第１の自己動作テスト回路と、前記任意の１
    つの半導体集積回路とを接続するために、前記分離余裕
    領域上に設けられる第２の配線とをさらに備え、 各前記半導体集積回路は、 前記第１の配線および前記第２の配線のいずれか一方と
    の接続を活性化するためのセレクタ回路を含む、請求項
    １記載の半導体装置。
  3. 【請求項３】 前記半導体集積回路は、複数の第１の半
    導体集積回路を有する第１の半導体集積回路群と、前記
    第１の導体集積回路にそれぞれ隣接する複数の第２の半
    導体集積回路を有する第２の半導体集積回路群とに分割
    され、 前記第１の試験回路形成領域は、前記第１の半導体集積
    回路ごとに設けられ、 前記基板上に、前記分離余裕領域により前記複数の半導
    体集積回路および前記第１の試験回路形成領域と分離可
    能なように、前記第２の半導体集積回路ごとに設けられ
    る複数の第２の試験回路形成領域とを備え、 各前記第２の試験回路形成領域は、 前記半導体集積回路の製造工程に対するインラインテス
    トを行なうための複数の第２のテスト素子と、 テスト信号を生成して対応する第２の半導体集積回路に
    与え、かつ、前記対応する半導体集積回路からの出力信
    号に基づいて、前記対応する半導体集積回路の動作の良
    否を判定するために前記第１の自己動作テスト回路とは
    異なるテストを行う第２の自己動作テスト回路とを含
    み、 前記第２の自己動作テスト回路は、前記第２の試験回路
    形成領域のうち、前記分離余裕領域を挟んで隣接する半
    導体集積回路に対向する領域に設けられ、 前記第１の半導体集積回路群のうち任意の１つの第１の
    半導体集積回路と、対応する前記第１の試験回路形成領
    域に設けられる前記第１の自己動作テスト回路とを接続
    するために、前記分離余裕領域上に設けられる第１の配
    線と、 前記任意の１つの第１の半導体集積回路に隣接する第２
    の半導体集積回路と対応する前記第２の試験回路形成領
    域に設けられる前記第２の自己動作テスト回路と、前記
    任意の１つの第１の半導体集積回路とを接続するため
    に、前記分離余裕領域上に設けられる第２の配線と、 前記第２の半導体集積回路群のうち任意の１つの第２の
    半導体集積回路と、対応する前記第２の試験回路形成領
    域に設けられる前記第２の自己動作テスト回路とを接続
    するために、前記分離余裕領域上に設けられる第３の配
    線と、 前記任意の１つの第２の半導体集積回路に隣接する第１
    の半導体集積回路と対応する前記第１の試験回路形成領
    域に設けられる前記第１の自己動作テスト回路と、前記
    任意の１つの第２の半導体集積回路とを接続するため
    に、前記分離余裕領域上に設けられる第４の配線とをさ
    らに備え、 各前記第１の半導体集積回路は、 前記第１の配線および前記第２の配線のいずれか一方と
    の接続を活性化するための第１のセレクタ回路を含み、 各前記第２の半導体集積回路は、 前記第３の配線および前記第４の配線のいずれか一方と
    の接続を活性化するための第２のセレクタ回路を含む、
    請求項１記載の半導体装置。
  4. 【請求項４】 前記第１および第２の半導体集積回路な
    らびに前記第１および第２の試験回路形成領域は、写真
    製版工程において、ステッパ露光装置の１ショット内に
    含まれるパターンにより形成される、請求項３記載の半
    導体装置。
  5. 【請求項５】 前記半導体集積回路は、複数の第１の半
    導体集積回路を有する第１の半導体集積回路群と、前記
    第１の導体集積回路にそれぞれ隣接する複数の第２の半
    導体集積回路を有する第２の半導体集積回路群とに分割
    され、 前記第１の試験回路形成領域は、前記第１の半導体集積
    回路ごとに設けられ、 前記基板上に、前記分離余裕領域により前記複数の半導
    体集積回路および前記第１の試験回路形成領域と分離可
    能なように、前記第２の半導体集積回路ごとに設けられ
    る複数の第２の試験回路形成領域とを備え、 各前記第２の試験回路形成領域は、 前記半導体集積回路の製造工程に対するインラインテス
    トを行なうための複数の第２のテスト素子を含み、 前記第１の半導体集積回路群のうち任意の１つの第１の
    半導体集積回路と、対応する前記第１の試験回路形成領
    域に設けられる前記第１の自己動作テスト回路とを接続
    するために、前記分離余裕領域上に設けられる第１の配
    線と、 前記任意の１つの第１の半導体集積回路に隣接する第２
    の半導体集積回路と、前記対応する前記第１の試験回路
    形成領域に設けられる前記第１の自己動作テスト回路と
    を接続するために、前記分離余裕領域上に設けられる第
    ２の配線とをさらに備え、 各前記第１の自己動作テスト回路は、 前記第１の配線および前記第２の配線のいずれか一方と
    の接続を活性化するための第３のセレクタ回路を含む、
    請求項１記載の半導体装置。
  6. 【請求項６】 前記第１の試験回路形成領域に設けられ
    る前記第１の自己動作テスト回路は、接地電位の供給を
    受けるための接地パッドを含む、請求項１記載の半導体
    装置。
  7. 【請求項７】 前記半導体回路は、外部電源電位および
    接地電位を供給され、外部との間でデータを授受するた
    めの複数のパッドを含み、 前記接地パッドと前記複数のパッドとは、同一の中心線
    に対して整列するように配置される、請求項６記載の半
    導体装置。
  8. 【請求項８】 前記第１の試験回路形成領域に設けられ
    る前記第１の自己動作テスト回路は、前記中心線に対し
    て整列するように設けられ、前記外部電源電位の供給を
    受けるための電源パッドを含む、請求項７記載の半導体
    装置。
  9. 【請求項９】 前記半導体集積回路は、 前記外部電源電位から内部電位を生成するための第１の
    内部電位生成回路と、 前記第１の内部電位生成回路の出力を前記半導体集積回
    路に供給するための第１のバッファ回路と、 前記外部電源電位から前記内部電位を生成するための第
    ２の内部電位生成回路と、 前記第２の内部電位生成回路の出力を前記第１の自己テ
    スト回路に供給するための第２のバッファ回路とを含
    む、請求項１記載の半導体装置。
  10. 【請求項１０】 前記半導体集積回路は、 前記外部電源電位から内部電位を生成するための内部電
    位生成回路と、 前記内部電位生成回路の出力を前記半導体集積回路およ
    び前記第１の自己テスト回路に供給するためのバッファ
    回路とを含む、請求項１記載の半導体装置。
  11. 【請求項１１】 前記第１の自己テスト回路は、テスト
    動作状態であることを示すテスト活性信号と、前記半導
    体集積回路のスタンバイ状態への移行を指示するための
    スタンバイ指示信号とを出力し、 前記半導体集積回路は、 前記テスト活性信号がテスト状態であることを示してい
    る場合、前記スタンバイ指示信号の前記バッファ回路へ
    の伝達を不能化するゲート回路をさらに含む、請求項１
    ０記載の半導体装置。
  12. 【請求項１２】 前記第１の自己テスト回路は、 対応する半導体集積回路に対するテストを行っている期
    間中に、前記複数の半導体集積回路のうち前記対応する
    半導体集積回路以外の半導体集積回路から前記内部電位
    の供給を受けるための手段を含む、請求項１０記載の半
    導体装置。
  13. 【請求項１３】 前記半導体集積回路は、 前記外部電源電位から内部電位を生成するための内部電
    位生成回路と、 前記内部電位生成回路の出力を前記半導体集積回路に供
    給するための第１のバッファ回路と、 前記内部電位生成回路の出力を前記第１の自己テスト回
    路に供給するための第２のバッファ回路とを含む、請求
    項１記載の半導体装置。
  14. 【請求項１４】 前記半導体集積回路は、 内部電位生成回路を含み、 前記内部電位生成回路は、 第１の出力ノードと、 外部電源電位から、第１の内部電位と前記第１の内部電
    位よりも低い第２の内部電位とを生成するための電圧変
    換回路と、 外部からの指示に応じて、前記第１の出力ノードに供給
    する電位を、前記第１および第２の内部電位のいずれか
    一方とするための切換回路と、 前記第１の内部電位が供給される第２の出力ノードとを
    有し、 前記第１の出力ノードからの電位を前記半導体集積回路
    に供給するための第１のバッファ回路と、 前記第２の出力ノードからの電位を前記第１の自己テス
    ト回路に供給するための第２のバッファ回路とを含む、
    請求項１記載の半導体装置。
  15. 【請求項１５】 半導体集積回路装置の製造方法であっ
    て、 複数の半導体集積回路と、前記半導体集積回路に対応し
    て設けられる複数の第１の試験回路形成領域とを、前記
    複数の半導体集積回路および前記第１の試験回路形成領
    域を互いに分離可能なように分離余裕領域を設けつつ、
    複数の製造工程を経て、基板の主表面上に一括して形成
    するステップを備え、 前記第１の自己動作テスト回路は、前記第１の試験回路
    形成領域のうち、前記分離余裕領域を挟んで隣接する半
    導体集積回路に対向する領域に設けられ、 前記複数の半導体集積回路と前記複数の第１の試験回路
    形成領域とを形成するステップは、 各前記第１の試験回路形成領域に含まれる複数の第１の
    テスト素子を用いて、前記半導体集積回路の前記製造工
    程に対するインラインテストを行なうステップを含み、 各前記第１の試験回路形成領域に含まれる第１の自己動
    作テスト回路が、テスト信号を生成して対応する半導体
    集積回路に与え、かつ、前記対応する半導体集積回路か
    らの出力信号に基づいて、前記対応する半導体集積回路
    の動作の良否を判定するステップと、 前記分離余裕領域を切断することにより、前記複数の半
    導体集積回路をチップに分離するステップとをさらに備
    える、半導体集積回路装置の製造方法。
  16. 【請求項１６】 前記第１の試験回路形成領域は、前記
    半導体集積回路ごとに設けられ、 前記複数の半導体集積回路と前記複数の第１の試験回路
    形成領域とを形成するステップは、 前記複数の半導体集積回路のうち任意の１つの半導体集
    積回路と、対応する前記第１の試験回路形成領域に設け
    られる前記第１の自己動作テスト回路とを接続するため
    に、前記分離余裕領域上に設けられる第１の配線を形成
    し、前記任意の１つの半導体集積回路に隣接する他の半
    導体集積回路と対応する前記第１の試験回路形成領域に
    設けられる前記第１の自己動作テスト回路と、前記任意
    の１つの半導体集積回路とを接続するために、前記分離
    余裕領域上に設けられる第２の配線を形成し、各前記半
    導体集積回路に対して、前記第１の配線および前記第２
    の配線のいずれか一方との接続を活性化するためのセレ
    クタ回路を形成するステップを含む、請求項１５記載の
    半導体集積回路装置の製造方法。
  17. 【請求項１７】 半導体集積回路装置の製造方法であっ
    て、 複数の第１の半導体集積回路を有する第１の半導体集積
    回路群と前記第１の導体集積回路にそれぞれ隣接する複
    数の第２の半導体集積回路を有する第２の半導体集積回
    路群とに分割される複数の半導体集積回路と、前記第１
    の半導体集積回路に対応して設けられる複数の第１の試
    験回路形成領域と、前記第２の半導体集積回路に対応し
    て設けられる複数の第２の試験回路形成領域とを、前記
    複数の半導体集積回路および前記第１の試験回路形成領
    域を互いに分離可能なように分離余裕領域を設けつつ、
    複数の製造工程を経て、基板の主表面上に一括して形成
    するステップを備え、 前記第１および第２の自己動作テスト回路は、前記第１
    および第２の試験回路形成領域のうち、前記分離余裕領
    域を挟んで隣接する半導体集積回路に対向する領域に設
    けられ、 前記複数の半導体集積回路と前記複数の第１および第２
    の試験回路形成領域とを形成するステップは、 前記第１の試験回路形成領域に複数の第１のテスト素子
    と第１の自己動作テスト回路とを形成し、前記第２の試
    験回路形成領域に複数の第２のテスト素子と前記第１の
    自己動作テスト回路とは異なるテストを行うための第２
    の自己動作テスト回路とを形成するステップと、 前記第１の半導体集積回路群のうち任意の１つの第１の
    半導体集積回路と、対応する前記第１の試験回路形成領
    域に設けられる前記第１の自己動作テスト回路とを接続
    するために、前記分離余裕領域上に設けられる第１の配
    線を形成し、前記任意の１つの第１の半導体集積回路に
    隣接する第２の半導体集積回路と対応する前記第２の試
    験回路形成領域に設けられる前記第２の自己動作テスト
    回路と、前記任意の１つの第１の半導体集積回路とを接
    続するために、前記分離余裕領域上に設けられる第２の
    配線を形成するステップと、 前記第２の半導体集積回路群のうち任意の１つの第２の
    半導体集積回路と、対応する前記第２の試験回路形成領
    域に設けられる前記第２の自己動作テスト回路とを接続
    するために、前記分離余裕領域上に設けられる第３の配
    線を形成し、前記任意の１つの第２の半導体集積回路に
    隣接する第１の半導体集積回路と対応する前記第１の試
    験回路形成領域に設けられる前記第１の自己動作テスト
    回路と、前記任意の１つの第２の半導体集積回路とを接
    続するために、前記分離余裕領域上に設けられる第４の
    配線を形成するステップと、 各前記第１の半導体集積回路に対し、前記第１の配線お
    よび前記第２の配線のいずれか一方との接続を活性化す
    るための第１のセレクタ回路を形成するステップと、 各前記第２の半導体集積回路に対し、前記第３の配線お
    よび前記第４の配線のいずれか一方との接続を活性化す
    るための第２のセレクタ回路を形成するステップと、 各前記第１および第２の試験回路形成領域にそれぞれ含
    まれる複数の第１および第２のテスト素子を用いて、前
    記半導体集積回路の前記製造工程に対するインラインテ
    ストを行なうステップとを含み、 各前記第１および第２の試験回路形成領域に含まれる第
    １および第２の自己動作テスト回路のうち、前記第１お
    よび第２のセレクタ回路により選択されるいずれか一方
    が、テスト信号を生成して対応する半導体集積回路に与
    え、かつ、前記対応する半導体集積回路からの出力信号
    に基づいて、前記対応する半導体集積回路の動作の良否
    を判定するステップと、 前記分離余裕領域を切断することにより、前記複数の半
    導体集積回路をチップに分離するステップとを備える、
    半導体集積回路装置の製造方法。
  18. 【請求項１８】 前記第１および第２の半導体集積回路
    ならびに前記第１および第２の試験回路形成領域は、写
    真製版工程において、ステッパ露光装置の１ショット内
    に含まれるパターンにより形成される、請求項１７記載
    の半導体集積回路装置の製造方法。
  19. 【請求項１９】 半導体集積回路装置の製造方法であっ
    て、 複数の第１の半導体集積回路を有する第１の半導体集積
    回路群と前記第１の導体集積回路にそれぞれ隣接する複
    数の第２の半導体集積回路を有する第２の半導体集積回
    路群とに分割される複数の半導体集積回路と、前記第１
    の半導体集積回路に対応して設けられる複数の第１の試
    験回路形成領域と、前記第２の半導体集積回路に対応し
    て設けられる複数の第２の試験回路形成領域とを、前記
    複数の半導体集積回路および前記第１の試験回路形成領
    域を互いに分離可能なように分離余裕領域を設けつつ、
    複数の製造工程を経て、基板の主表面上に一括して形成
    するステップを備え、 前記第１および第２の自己動作テスト回路は、前記第１
    および第２の試験回路形成領域のうち、前記分離余裕領
    域を挟んで隣接する半導体集積回路に対向する領域に設
    けられ、 前記複数の半導体集積回路と前記複数の第１および第２
    の試験回路形成領域とを形成するステップは、 前記第１の試験回路形成領域に複数の第１のテスト素子
    と第１の自己動作テスト回路とを形成し、前記第２の試
    験回路形成領域に複数の第２のテスト素子を形成するス
    テップと、 前記第１の半導体集積回路群のうち任意の１つの第１の
    半導体集積回路と、対応する前記第１の試験回路形成領
    域に設けられる前記第１の自己動作テスト回路とを接続
    するために、前記分離余裕領域上に設けられる第１の配
    線を形成し、前記任意の１つの第１の半導体集積回路に
    隣接する第２の半導体集積回路と、前記対応する前記第
    １の試験回路形成領域に設けられる前記第１の自己動作
    テスト回路とを接続するために、前記分離余裕領域上に
    設けられる第２の配線を形成するステップと、 各前記第１の自己動作テスト回路に対して、前記第１の
    配線および前記第２の配線のいずれか一方との接続を活
    性化するためのセレクタ回路を形成するステップと、 各前記第１および第２の試験回路形成領域にそれぞれ含
    まれる複数の第１および第２のテスト素子を用いて、前
    記半導体集積回路の前記製造工程に対するインラインテ
    ストを行なうステップとを含み、 前記第１および第２の半導体集積回路のうち、前記セレ
    クタ回路により選択されるいずれか一方に対して、前記
    第１の自己テスト回路が、テスト信号を生成して与え、
    かつ、選択された前記第１および第２の半導体集積回路
    の一方からの出力信号に基づいて、動作の良否を判定す
    るステップと、 前記分離余裕領域を切断することにより、前記複数の半
    導体集積回路をチップに分離するステップとを備える、
    半導体集積回路装置の製造方法。
  20. 【請求項２０】 前記第１の試験回路形成領域に設けら
    れる前記第１の自己動作テスト回路は、接地電位の供給
    を受けるための接地パッドを含む、請求項１５記載の半
    導体集積回路装置の製造方法。
  21. 【請求項２１】 前記半導体回路は、外部電源電位およ
    び接地電位を供給され、外部との間でデータを授受する
    ための複数のパッドを含み、 前記接地パッドと前記複数のパッドとは、同一の中心線
    に対して整列するように配置される、請求項２０記載の
    半導体集積回路装置の製造方法。
  22. 【請求項２２】 前記第１の試験回路形成領域に設けら
    れる前記第１の自己動作テスト回路は、前記中心線に対
    して整列するように設けられ、前記外部電源電位の供給
    を受けるための電源パッドを含む、請求項２１記載の半
    導体集積回路装置の製造方法。
  23. 【請求項２３】 前記半導体集積回路は、 前記外部電源電位から内部電位を生成するための第１の
    内部電位生成回路と、 前記第１の内部電位生成回路の出力を前記半導体集積回
    路に供給するための第１のバッファ回路と、 前記外部電源電位から前記内部電位を生成するための第
    ２の内部電位生成回路と、 前記第２の内部電位生成回路の出力を前記第１の自己テ
    スト回路に供給するための第２のバッファ回路とを含
    む、請求項１５記載の半導体集積回路装置の製造方法。
  24. 【請求項２４】 前記半導体集積回路は、 前記外部電源電位から内部電位を生成するための内部電
    位生成回路と、 前記内部電位生成回路の出力を前記半導体集積回路およ
    び前記第１の自己テスト回路に供給するためのバッファ
    回路とを含む、請求項１５記載の半導体集積回路装置の
    製造方法。
  25. 【請求項２５】 前記第１の自己テスト回路は、テスト
    動作状態であることを示すテスト活性信号と、前記半導
    体集積回路のスタンバイ状態への移行を指示するための
    スタンバイ指示信号とを出力可能なように形成され、 前記半導体集積回路は、 前記テスト活性信号がテスト状態であることを示してい
    る場合、前記スタンバイ指示信号の前記バッファ回路へ
    の伝達を不能化するゲート回路をさらに含む、請求項２
    ４記載の半導体集積回路装置の製造方法。
  26. 【請求項２６】 前記第１の自己テスト回路は、 対応する半導体集積回路に対するテストを行っている期
    間中に、前記複数の半導体集積回路のうち前記対応する
    半導体集積回路以外の半導体集積回路から前記内部電位
    の供給を受けるための手段を含む、請求項２４記載の半
    導体集積回路装置の製造方法。
  27. 【請求項２７】 前記半導体集積回路は、 前記外部電源電位から内部電位を生成するための内部電
    位生成回路と、 前記内部電位生成回路の出力を前記半導体集積回路に供
    給するための第１のバッファ回路と、 前記内部電位生成回路の出力を前記第１の自己テスト回
    路に供給するための第２のバッファ回路とを含む、請求
    項１５記載の半導体集積回路装置の製造方法。
  28. 【請求項２８】 前記半導体集積回路は、 内部電位生成回路を含み、 前記内部電位生成回路は、 第１の出力ノードと、 外部電源電位から、第１の内部電位と前記第１の内部電
    位よりも低い第２の内部電位とを生成するための電圧変
    換回路と、 外部からの指示に応じて、前記第１の出力ノードに供給
    する電位を、前記第１および第２の内部電位のいずれか
    一方とするための切換回路と、 前記第１の内部電位が供給される第２の出力ノードとを
    有し、 前記第１の出力ノードからの電位を前記半導体集積回路
    に供給するための第１のバッファ回路と、 前記第２の出力ノードからの電位を前記第１の自己テス
    ト回路に供給するための第２のバッファ回路とを含む、
    請求項１５記載の半導体集積回路装置の製造方法。
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