JP2012059328A - テスト回路及びそれを備えた半導体集積回路 - Google Patents

Abstract

【課題】インターフェースブロックのスタンバイ機能を容易にテストすることが可能なテスト回路を提供すること。
【解決手段】本発明にかかるテスト回路Ｃ０は、スタンバイモードと非スタンバイモードとが切り替わる半導体集積回路上に設けられ、非スタンバイモード時には半導体集積回路と外部とのインターフェースを行い、スタンバイモード時には固定電圧を生成し対応する信号線に向けて出力するインターフェースブロックＩ２、のテスト回路である。そして、テスト回路Ｃ０は、半導体集積回路上に設けられ、スタンバイモード時に信号線の電圧レベルに応じた電流を生成する。
【選択図】図２

Description

本発明は、インターフェースブロックのスタンバイ機能をテストするのに適したテスト回路及びそれを備えた半導体集積回路に関する。

蓄電池を電気エネルギー源とし利便性の面で長時間駆動が望ましい携帯型装置や、電気エネルギー消費量が大きくＣＯ２排出による地球温暖化への対策やエネルギーコスト削減が課題である大型映像装置や大型計算機に使用される半導体集積回路には、消費電力削減が要求されている。

消費電力を削減する公知の技術として、スタンバイ機能がある。スタンバイ機能は装置の一部、特に定常的に機能することが不要な一部の半導体集積回路あるいは半導体集積回路の一部分に対し、ある一定期間その部分の電力供給を絶つことにより、消費電力を削減することを可能にする技術である。

半導体集積回路の電力供給を単純に絶つことは、それまでの動作状態を破壊することを意味し、電力供給を絶った途中の動作状態から再び電力供給して復帰することを困難にする。また、電力供給を絶った部分と定常動作を継続している部分との境界では、半導体集積回路の構成要素であるトランジスタに中間電圧を入力することになり、貫通電流が発生する。それにより、消費電力の増加、誤動作、素子の異常劣化といった問題が生じる。これらを解決する公知の技術として、スタンバイ機能を有するインターフェースブロックがある。

ここで、インターフェースブロックとは、半導体集積回路の外部と内部をつなぐ役割として半導体集積回路に設けられる回路であり、動作電源電圧など特性の異なる半導体集積回路間の信号の伝播を可能にする。例えば、インターフェースブロックとしては、レベルシフタが用いられる。

スタンバイ機能を有するインターフェースブロックは、上記の本来の機能に加え、半導体集積回路がスタンバイモード（半導体集積回路と外部とのインターフェースが遮断されるモード）の間、当該半導体集積回路内に設けられたトランジスタに中間電圧や不定電圧が入力されることを回避するために、また、インターフェースブロック自身の消費電力を抑えるために、中間電圧や不定電圧の代わりにＬｏｗレベルまたはＨｉｇｈレベルの固定電圧を、半導体集積回路内部のランダムロジックや外部に向けて出力する機能を有する。

図１２に、スタンバイ機能を有するインターフェースブロックを備えた低消費電力ＳＲＡＭのブロック図を示す（非特許文献１）。また、図１３に、図１２に示す低消費電力ＳＲＡＭの動作モードを示す。以下、本発明と関連する部分についてのみ説明する。図１２に示す回路は、入力バッファ（インターフェースブロック）Ｉ１１及びＩ１２を備える。入力バッファＩ１１の入力端子には、信号線Ｅ１１が接続され、主として外部からの入力信号が入力される。入力バッファＩ１１の制御端子には、信号線Ｓ０１が接続され、Ｉ／Ｏ入力バッファ制御信号（モード切替信号）が入力される。入力バッファＩ１１の出力端子は、信号線Ｓ１１に接続され、後段のランダムロジックに対して出力信号を出力する。入力バッファＩ１２の入力端子には、信号線Ｅ１２が接続され、主として外部からの入力信号が入力される。入力バッファＩ１２の制御端子には、信号線Ｓ０２が接続され、Ｉ／Ｏ入力バッファ制御信号が入力される。入力バッファＩ１２の出力端子は、信号線Ｓ１２に接続され、後段のランダムロジックに対して出力信号を出力する。

ここで、入力バッファＩ１１及びＩ１２は、Ｉ／Ｏ入力バッファ制御信号がＬｏｗレベルの場合には、信号線Ｅ１１及びＥ１２の電圧レベル（ＨｉＺ、Ｈｉｇｈレベル、Ｌｏｗレベル）に関わらず、信号線Ｓ１１及びＳ１２の電圧レベルをＬｏｗレベルに固定する。つまり、入力バッファＩ１１及びＩ１２は、Ｉ／Ｏ入力バッファ制御信号がＬｏｗレベルの場合には、入力信号の電圧レベルに関わらず、後段のランダムロジックに対してＬｏｗレベルの固定電圧を出力する。

このように、スタンバイ機能を有するインターフェースブロックを実装した半導体集積回路の増加に伴い、インターフェースブロックのスタンバイ機能をテストする必要性が高まっている。言い換えると、スタンバイ機能を有するインターフェースブロックがスタンバイモードにおいて所望の固定電圧を出力しているか否か、をテストする必要性が高まっている。

低消費電力ＳＲＡＭのスタンバイ状態のＩ／Ｏ端子、[online]、［平成２２年３月２５日検索］、ルネサスエレクトロニクス株式会社、インターネット＜ＵＲＬ：http://www.necel.com/faq/ja/f_usram.html#0401＞

ここで、スタンバイ機能を有するインターフェースブロックは、消費電力削減効果を最大にするために、原則として、半導体集積回路と外部とのインターフェースを行う全てのデジタル信号線に対して適用される。そして、スタンバイモードの場合には、全てのインターフェースブロックから対応する信号線に向けて固定電圧が出力される。言い換えると、スタンバイモードの場合には、全てのインターフェースブロックにおいて、半導体集積回路と外部とのインターフェースが遮断される。そのため、これらインターフェースブロックのスタンバイモードにおける出力結果を、外部に出力して観測することができないという問題があった。つまり、これらインターフェースブロックのうちいずれかのスタンバイ機能が故障している場合でも、その故障を観測する術が存在せず、不良品が市場に流出する可能性があるという問題があった。

また、半導体集積回路がスタンバイモードから復帰した状態を観測することにより、インターフェースブロックのスタンバイ機能のテストをすることも考えられる。しかし、このようなテストでは膨大なテストベクタが必要になるため、限られた量のテストベクタを扱う試験機を用いてテストすることは事実上不可能である。

その他、半導体集積回路にテスト専用の外部端子を新たに追加してテストすることも考えられる。しかし、この場合、外部端子数の増加により、チップサイズの増大や、基板設計の変更を招いてしまうという問題があった。特に、実装面積の少ない携帯型装置に対してこのような対策をすることは困難である。

このように、従来技術では、インターフェースブロックのスタンバイ機能を容易にテストすることができないという問題があった。

本発明にかかるテスト回路は、スタンバイモードと非スタンバイモードとが切り替わる半導体集積回路上に設けられ、非スタンバイモード時には当該半導体集積回路と外部とのインターフェースを行い、スタンバイモード時には固定電圧を生成し対応する信号線に向けて出力するインターフェースブロック、のテスト回路であって、当該半導体集積回路上に設けられ、スタンバイモード時に前記信号線の電圧レベルに応じた電流を生成する。

上述のような回路構成により、インターフェースブロックのスタンバイ機能を容易にテストすることができる。

本発明により、インターフェースブロックのスタンバイ機能を容易にテストすることが可能なテスト回路を提供することができる。

本発明の実施例１にかかるテスト回路を備えた半導体集積回路を示す図である。 スタンバイテスト回路Ｃ０の回路構成の例を示す図である。 スタンバイテスト回路Ｃ０の真理値表である。 本発明の実施例２にかかるテスト回路を備えた半導体集積回路を示す図である。 従来技術の半導体集積回路を示す図である。 インターフェースブロックＩ０の真理値表である。 インターフェースブロックＩ１の真理値表である。 インターフェースブロックＩ２の真理値表である。 インターフェースブロックＩ３の真理値表である。 インターフェースブロックＩ４の真理値表である。 図５に示す半導体集積回路の動作を示すタイミングチャートである。 従来技術の低消費電力ＳＲＡＭを示す図である。 従来技術の低消費電力ＳＲＡＭの動作モードを示す図である。

本実施の形態にかかるテスト回路を備えた半導体集積回路について説明する前に、比較のため、テスト回路を備えない場合の半導体集積回路について、図５〜図１０を用いて説明する。

図５は、スタンバイ機能を有するインターフェースブロックを備えた一般的な半導体集積回路を示す図である。図６〜図１０は、インターフェースブロックＩ０〜Ｉ４の真理値表である。なお、図６〜図１０に示す真理値表において、"０"はＬｏｗレベル、"１"はＨｉｇｈレベル、"＊"はＬｏｗレベル又はＨｉｇｈレベルを示す。また、スタンバイモードとは、半導体集積回路と外部とのインターフェースが遮断されるモードであり、非スタンバイモードとは、その逆であって半導体集積回路と外部とのインターフェースが遮断されないモードである。

図５に示す半導体集積回路は、ランダムロジックＬ１と、インターフェースブロックＩ０〜Ｉ４と、を備える。インターフェースブロックＩ１〜Ｉ４は、スタンバイ機能を有するが、インターフェースブロックＩ０は、スタンバイ機能を有しない。つまり、インターフェースブロックＩ０とインターフェースブロックＩ１〜Ｉ４とは、互いに異なる機能を有する。以下、具体的に説明する。なお、以下の説明では、便宜上、各信号線に付された符号は同時に対応する信号に対しても付される。

インターフェースブロックＩ０は、インターフェースブロックＩ１〜Ｉ４のスタンバイ状態を制御する機能を有し、半導体集積回路に実装される。インターフェースブロックＩ０の入力端子には、外部信号線Ｅ０が接続され、外部からモード切替信号Ｅ０が入力される。インターフェースブロックＩ０の出力端子は、内部信号線Ｓ０を介してインターフェースブロックＩ１〜Ｉ４の制御端子に接続され、モード切替信号Ｅ０に応じた制御信号Ｓ０を出力する。図６の真理値表に示すように、例えば、モード切替信号Ｅ０がＬｏｗレベルの場合、制御信号Ｓ０はＬｏｗレベルを示す。モード切替信号Ｅ０がＨｉｇｈレベルの場合、制御信号Ｓ０はＨｉｇｈレベルを示す。ここで、モード切替信号Ｅ０がＬｏｗレベル、即ち制御信号Ｓ０がＬｏｗレベルの場合、スタンバイモードとなり、モード切替信号Ｅ０がＨｉｇｈレベル、即ち制御信号Ｓ０がＨｉｇｈレベルの場合、非スタンバイモードとなる。

インターフェースブロックＩ１は、外部入力用のスタンバイ機能付きインターフェースブロックである。インターフェースブロックＩ１の入力端子には、外部信号線Ｅ１が接続され、外部から入力信号Ｅ１が入力される。インターフェースブロックＩ１の出力端子は、内部信号線Ｓ１を介して半導体集積回路自体の機能を実現する回路であるランダムロジックＬ１に接続され、入力信号Ｅ１に応じた出力信号Ｓ１を出力する。図７の真理値表に示すように、例えば、非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）かつ入力信号Ｅ１がＬｏｗレベルの場合に、出力信号Ｓ１はＬｏｗレベルを示す。非スタンバイモードかつ入力信号Ｅ１がＨｉｇｈレベルの場合に、出力信号Ｓ１はＨｉｇｈレベルを示す。一方、スタンバイモード（制御信号Ｓ０がＬｏｗレベル）では、入力信号Ｅ１の電圧レベルに関わらず、出力信号Ｓ１はＨｉｇｈレベルを示す。つまり、インターフェースブロックＩ１は、スタンバイモードにおいてＨｉｇｈレベルの固定電圧（Ｓ１）を出力する。

インターフェースブロックＩ２は、外部入力用のスタンバイ機能付きインターフェースブロックである。インターフェースブロックＩ２の入力端子には、外部信号線Ｅ２が接続され、外部から入力信号Ｅ２が入力される。インターフェースブロックＩ２の出力端子は、内部信号線Ｓ２を介してランダムロジックＬ１に接続され、入力信号Ｅ２に応じた出力信号Ｓ２を出力する。図８の真理値表に示すように、例えば、非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）かつ入力信号Ｅ２がＬｏｗレベルの場合に、出力信号Ｓ２はＬｏｗレベルを示す。非スタンバイモードかつ入力信号Ｅ２がＨｉｇｈレベルの場合に、出力信号Ｓ２はＨｉｇｈレベルを示す。一方、スタンバイモード（制御信号Ｓ０がＬｏｗレベル）では、入力信号Ｅ２の電圧レベルに関わらず、出力信号Ｓ２はＬｏｗレベルを示す。つまり、インターフェースブロックＩ２は、スタンバイモードにおいてＬｏｗレベルの固定電圧（Ｓ２）を出力する。

インターフェースブロックＩ３は、双方向用のスタンバイ機能付きインターフェースブロックである。インターフェースブロックＩ３の双方向端子には、外部信号線Ｅ３が接続される。インターフェースブロックＩ３の入力端子には、内部信号線Ａ３を介してランダムロジックＬ１が接続され、ランダムロジックＬ１からの入力信号Ａ３が入力される。インターフェースブロックＩ３の出力端子は、内部信号線Ｓ３を介してランダムロジックＬ１に接続され、例えば、外部入力用としての双方向信号Ｅ３に応じた出力信号Ｓ３を出力する。インターフェースブロックＩ３の入出力切替端子には、内部信号線Ｏ３を介してランダムロジックＬ１が接続され、ランダムロジックＬ１からの入出力切替信号Ｏ３が入力される。

なお、インターフェースブロックＩ３が外部入力用として用いられるか外部出力用として用いられるかは、入出力切替信号Ｏ３に基づいて決定される。例えば、インターフェースブロックＩ３は、入出力切替信号Ｏ３がＨｉｇｈレベルの場合に外部出力用として用いられ、入出力切替信号Ｏ３がＬｏｗレベルの場合に外部入力用として用いられる。

図９の真理値表に示すように、例えば、非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）かつ入出力切替信号Ｏ３がＨｉｇｈレベルでは、入力信号Ａ３がＬｏｗレベルの場合に外部出力用としての双方向信号Ｅ３はＬｏｗレベルを示し、入力信号Ａ３がＨｉｇｈレベルの場合に外部出力用としての双方向信号Ｅ３はＨｉｇｈレベルを示す。非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）かつ入出力切替信号Ｏ３がＬｏｗレベルでは、外部入力用としての双方向信号Ｅ３がＬｏｗレベルの場合に出力信号Ｓ３はＬｏｗレベルを示し、外部入力用としての双方向信号Ｅ３がＨｉｇｈレベルの場合に出力信号Ｓ３はＨｉｇｈレベルを示す。一方、スタンバイモード（制御信号Ｓ０がＬｏｗレベル）では、双方向信号Ｅ３、入出力切替信号Ｏ３、及び入力信号Ａ３の電圧レベルに関わらず、出力信号Ｓ３はＬｏｗレベルを示す。つまり、インターフェースブロックＩ３は、スタンバイモードにおいてＬｏｗレベルの固定電圧（Ｓ３）を出力する。

インターフェースブロックＩ４は、双方向用のスタンバイ機能付きインターフェースブロックである。インターフェースブロックＩ４の双方向端子には、外部信号線Ｅ４が接続される。インターフェースブロックＩ４の入力端子には、内部信号線Ａ４を介してランダムロジックＬ１が接続され、ランダムロジックＬ１からの入力信号Ａ４が入力される。インターフェースブロックＩ４の出力端子は、内部信号線Ｓ４を介してランダムロジックＬ１に接続され、例えば、外部入力用としての双方向信号Ｅ４に応じた出力信号Ｓ４を出力する。インターフェースブロックＩ４の入出力切替端子には、内部信号線Ｏ４を介してランダムロジックＬ１が接続され、ランダムロジックＬ１からの入出力切替信号Ｏ４が入力される。

なお、インターフェースブロックＩ４が外部入力用として用いられるか外部出力用として用いられるかは、入出力切替信号Ｏ４に基づいて決定される。例えば、インターフェースブロックＩ４は、入出力切替信号Ｏ４がＨｉｇｈレベルの場合に外部出力用として用いられ、入出力切替信号Ｏ４がＬｏｗレベルの場合に外部入力用として用いられる。

図１０の真理値表に示すように、例えば、非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）かつ入出力切替信号Ｏ４がＨｉｇｈレベルでは、入力信号Ａ４がＬｏｗレベルの場合に外部出力用としての双方向信号Ｅ４はＬｏｗレベルを示し、入力信号Ａ４がＨｉｇｈレベルの場合に外部出力用としての双方向信号Ｅ４はＨｉｇｈレベルを示す。非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）かつ入出力切替信号Ｏ４がＬｏｗレベルでは、外部入力用としての双方向信号Ｅ４がＬｏｗレベルの場合に出力信号Ｓ４はＬｏｗレベルを示し、外部入力用としての双方向信号Ｅ４がＨｉｇｈレベルの場合に出力信号Ｓ４はＨｉｇｈレベルを示す。一方、スタンバイモード（制御信号Ｓ０がＬｏｗレベル）では、双方向信号Ｅ４、入出力切替信号Ｏ４、及び入力信号Ａ４の電圧レベルに関わらず、出力信号Ｓ４はＨｉｇｈレベルを示す。つまり、インターフェースブロックＩ４は、スタンバイモードにおいてＨｉｇｈレベルの固定電圧（Ｓ４）を出力する。

図１１は、図５に示す回路の動作を示すタイミングチャートである。なお、期間Ｔ０、Ｔ２は非スタンバイモード期間を示し、期間Ｔ１はスタンバイモード期間を示す。図１１に示すように、モード切替信号Ｅ０がＨｉｇｈレベルを示す期間Ｔ０、Ｔ２では、インターフェースブロックＩ１〜Ｉ４の出力信号は、外部入力信号やランダムロジックＬ１からの信号に応じた任意の電圧レベルを示す。

一方、モード切替信号Ｅ０がＬｏｗレベルを示す期間Ｔ１では、実動作においてランダムロジックＬ１の電源供給が遮断されることがあるため、当該ランダムロジックＬ１からの信号Ａ３、Ａ４、Ｏ３、及びＯ４は中間電圧を示す。このような場合でも、それらの信号を受けるインターフェースブロックＩ３、Ｉ４では、スタンバイ機能が働くため、中間電圧の入力に対し貫通電流が発生しない。

また、外部入力信号（Ｅ１〜Ｅ４）が中間電圧を含むどのような電圧レベルであっても、インターフェースブロックＩ１〜Ｉ４では、スタンバイ機能が働くため、出力信号Ｓ１，Ｓ４はＨｉｇｈレベル、出力信号Ｓ２，Ｓ３はＬｏｗレベルを示す。つまり、インターフェースブロックＩ１〜Ｉ４は、スタンバイモードにおいて所定の固定電圧（Ｓ１〜Ｓ４）を出力する。

このように、図５に示す回路には、外部とのインターフェースを行う全ての信号線に対してインターフェースブロックが適用される。したがって、上述したように、このままではインターフェースブロックのスタンバイ機能を容易にテストすることが困難である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図１は、本発明の実施の形態１にかかるスタンバイテスト回路（テスト回路）Ｃ０を備えた半導体集積回路を示す図である。図１に示す半導体集積回路は、ランダムロジックＬ１（不図示）と、インターフェースブロックＩ００と、インターフェースブロックＩ２と、を備える。インターフェースブロックＩ００は、スタンバイテスト回路Ｃ０を有する。

インターフェースブロックＩ２は、スタンバイ機能を有するが、インターフェースブロックＩ００は、スタンバイ機能を有しない。つまり、インターフェースブロックＩ２とインターフェースブロックＩ００とは、互いに異なる機能を有する。以下、具体的に説明する。なお、以下の説明では、便宜上、各信号線に付された符号は同時に対応する信号に対しても付される。

インターフェースブロックＩ００は、インターフェースブロックＩ２のスタンバイ状態を制御する機能を有し、半導体集積回路に実装される。インターフェースブロックＩ００の入力端子には、外部信号線Ｅ０が接続され、外部からモード切替信号Ｅ０が入力される。インターフェースブロックＩ００の出力端子は、内部信号線Ｓ０を介してインターフェースブロックＩ２の制御端子に接続され、モード切替信号Ｅ０に応じた制御信号Ｓ０を出力する。図６の真理値表に示すように、例えば、モード切替信号Ｅ０がＬｏｗレベルの場合、制御信号Ｓ０はＬｏｗレベルを示す。モード切替信号Ｅ０がＨｉｇｈレベルの場合、制御信号Ｓ０はＨｉｇｈレベルを示す。本実施の形態では、モード切替信号Ｅ０がＬｏｗレベル、即ち制御信号Ｓ０がＬｏｗレベルの場合、スタンバイモードとなり、モード切替信号Ｅ０がＨｉｇｈレベル、即ち制御信号Ｓ０がＨｉｇｈレベルの場合、非スタンバイモードとなる。

インターフェースブロックＩ００の検出結果入力端子には、内部信号線Ｓ２を介してインターフェースブロックＩ２の出力端子が接続され、インターフェースブロックＩ２の出力信号Ｓ２が入力される。インターフェースブロックＩ００の高電位側電源端子には、電源電圧Ｖ１が供給される。インターフェースブロックＩ００の低電位側電源端子には、接地電圧Ｇ１が供給される。なお、インターフェースブロックＩ２にも、電源電圧Ｖ１及び接地電圧Ｇ１が供給されるが、図示していない。また、インターフェースブロックＩ００は、スタンバイテスト回路Ｃ０のほかに、インターフェースブロックＩ２を制御するための制御回路も有するが、図示していない。

なお、インターフェースブロックＩ２は、図８を用いて既に説明したように、非スタンバイモードかつ入力信号Ｅ２がＬｏｗレベルの場合に、出力信号Ｓ２はＬｏｗレベルを示す。非スタンバイモードかつ入力信号Ｅ２がＨｉｇｈレベルの場合に、出力信号Ｓ２はＨｉｇｈレベルを示す。一方、スタンバイモードでは、入力信号Ｅ２の電圧レベルに関わらず、出力信号Ｓ２はＬｏｗレベルを示す。つまり、インターフェースブロックＩ２は、スタンバイモードにおいてＬｏｗレベルの固定電圧（Ｓ２）をランダムロジックＬ１（不図示）に対して出力する。

図２は、スタンバイテスト回路Ｃ０の回路構成の例を示す図である。図２に示すスタンバイテスト回路Ｃ０は、レベルシフタＢ２と、否定論理和回路（以下、単にＮＯＲ回路と称す）Ｂ３と、トランジスタＴＲ１と、を有する。なお、本実施の形態では、トランジスタＴＲ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。

レベルシフタＢ２は、モード切替信号Ｅ０の電圧レベルを半導体集積回路内部用の電圧レベルに変換して、制御信号Ｓ０として出力する。ＮＯＲ回路Ｂ３は、制御信号Ｓ０の電圧レベル（即ち、モード切替信号Ｅ０に応じた電圧レベル）と、内部信号Ｓ００の電圧レベルの反転値と、の否定論理和を出力する。なお、本実施の形態では、内部信号Ｓ００には、インターフェースブロックＩ２の出力信号Ｓ２がそのまま伝搬される。

トランジスタＴＲ１では、ドレインに電源電圧Ｖ１が供給され、ソースに接地電圧Ｇ１が供給され、ゲートにＮＯＲ回路Ｂ３の出力信号が供給される。したがって、例えば、ＮＯＲ回路Ｂ３の出力信号がＨｉｇｈレベルの場合、トランジスタＴＲ１はオンし、当該トランジスタＴＲ１のソース−ドレイン間には所定の電流（オン電流）が流れる。一方、ＮＯＲ回路Ｂ３の出力信号がＬｏｗレベルの場合、トランジスタＴＲ１はオフし、当該トランジスタＴＲ１のソース−ドレイン間にはほとんど電流が流れない（オフ電流）。

図３は、スタンバイテスト回路Ｃ０の真理値表である。なお、図３に示す真理値表において、"０"はＬｏｗレベル、"１"はＨｉｇｈレベル、"＊"は、Ｌｏｗレベル又はＨｉｇｈレベルを示す。

図３の真理値表に示すように、非スタンバイモード（制御信号Ｓ０がＨｉｇｈレベル）では、内部信号Ｓ００の電圧レベルに関わらず、ＮＯＲ回路Ｂ３の出力電圧はＬｏｗレベルを示す。したがって、トランジスタＴＲ１にはオフ電流が流れる。一方、スタンバイモード（制御信号Ｓ０がＬｏｗレベル）では、インターフェースブロックＩ２のスタンバイ機能が正常である場合に内部信号Ｓ００はＬｏｗレベルを示し、インターフェースブロックＩ２のスタンバイ機能に不良がある場合に内部信号Ｓ００はＨｉｇｈレベルを示す。つまり、インターフェースブロックＩ２のスタンバイ機能が正常である場合、ＮＯＲ回路Ｂ３の出力電圧はスタンバイモードにてＬｏｗレベルを示す。したがって、トランジスタＴＲ１にはオフ電流が流れる。また、インターフェースブロックＩ２のスタンバイ機能に不良がある場合、ＮＯＲ回路Ｂ３の出力電圧はスタンバイモードにてＨｉｇｈレベルを示す。したがって、トランジスタＴＲ１にはオン電流が流れる。

このように、本実施の形態にかかるスタンバイテスト回路Ｃ０は、スタンバイ機能を有するインターフェースブロックの出力電圧に応じた電流を生成する。この電流値を測定することにより、スタンバイ機能を有するインターフェースブロックがスタンバイモードにおいて所望の固定電圧を出力しているか否かを確認することができる。つまり、本実施の形態にかかるスタンバイテスト回路Ｃ０は、インターフェースブロックのスタンバイ機能を容易にテストすることができる。

なお、本実施の形態では、インターフェースブロックＩ２がスタンバイモードにおいてＬｏｗレベルの固定電圧（Ｓ２）を出力する場合を例に説明したが、これに限られない。例えば、インターフェースブロックＩ２がスタンバイモードにおいてＨｉｇｈレベルの固定電圧（Ｓ２）を出力する回路構成にも適宜変更可能である。その場合、内部信号Ｓ００には、インターフェースブロックＩ２の出力信号Ｓ２が反転して伝搬される。

実施の形態２
図４は、本発明の実施の形態２にかかるスタンバイテスト回路（テスト回路）Ｃ０を備えた半導体集積回路である。図４に示す半導体集積回路は、図５に示す半導体集積回路と比較して、インターフェースブロックＩ０に代えてインターフェースブロックＩ００を備え、論理和回路（以下、単にＯＲ回路と称す）Ｄ１〜Ｄ３及びインバータＢ４をさらに備える。本実施の形態にかかるスタンバイテスト回路Ｃ０は、複数のインターフェースブロックのスタンバイ機能を容易にテストすることができることを特徴とする。

インバータＢ４は、インターフェースブロックＩ４の出力信号Ｓ４の反転信号を出力する。ＯＲ回路Ｄ３は、インターフェースブロックＩ３の出力信号Ｓ３と、インバータＢ４の出力信号と、の論理和を出力する。ＯＲ回路Ｄ２は、インターフェースブロックＩ２の出力信号Ｓ２と、ＯＲ回路Ｄ３の出力信号と、の論理和を出力する。ＯＲ回路Ｄ１は、インターフェースブロックＩ１の出力信号Ｓ１の反転値と、ＯＲ回路Ｄ２の出力信号と、の論理和を出力する。内部信号Ｓ００には、ＯＲ回路Ｄ１の出力信号が伝搬される。このようにして、インターフェースブロックＩ１〜Ｉ４の出力信号Ｓ１〜Ｓ４に応じた電圧レベルが内部信号Ｓ００に伝搬される。図４のその他の回路構成は、図５の場合と同様であるため説明を省略する。

なお、インターフェースブロックＩ１は、図７を用いて既に説明したように、スタンバイモードにおいてＨｉｇｈレベルの固定電圧（Ｓ１）を出力する。インターフェースブロックＩ２は、図８を用いて既に説明したように、スタンバイモードにおいてＬｏｗレベルの固定電圧（Ｓ２）を出力する。インターフェースブロックＩ３は、図９を用いて既に説明したように、スタンバイモードにおいてＬｏｗレベルの固定電圧（Ｓ３）を出力する。インターフェースブロックＩ４は、図１０を用いて既に説明したように、スタンバイモードにおいてＨｉｇｈレベルの固定電圧（Ｓ４）を出力する。

例えば、インターフェースブロックＩ４のスタンバイ機能に不良がある場合、インターフェースブロックＩ４の出力信号Ｓ４はスタンバイモードにおいてＬｏｗレベルを示す。この場合、インターフェースブロックＩ１〜Ｉ３の出力信号Ｓ１〜Ｓ３の電圧レベルに関わらず、内部信号Ｓ００はＨｉｇｈレベルを示す。これは、他のインターフェースブロックＩ１〜Ｉ３のスタンバイ機能に不良がある場合も同様である。

つまり、インターフェースブロックＩ１〜Ｉ４のスタンバイ機能が何れも正常である場合、内部信号Ｓ００はスタンバイモードにおいてＬｏｗレベルを示す。他方、インターフェースブロックＩ１〜Ｉ４の何れかのスタンバイ機能に不良がある場合、内部信号Ｓ００はスタンバイモードにおいてＨｉｇｈレベルを示す。スタンバイテスト回路Ｃ０の動作は、実施の形態１の場合と同様であるため、説明を省略する。それにより、インターフェースブロックＩ１〜Ｉ４の何れかのスタンバイ機能に不良がある場合、スタンバイモードにてトランジスタＴＲ１にはオン電流が流れ、それ以外の場合、トランジスタＴＲ１にはオフ電流が流れる。

このように、本実施の形態にかかるスタンバイテスト回路Ｃ０は、スタンバイ機能を有する複数のインターフェースブロックの出力電圧に応じた電流を生成する。この電流値を測定することにより、スタンバイ機能を有するインターフェースブロックがスタンバイモードにおいて所望の固定電圧を出力しているか否かを確認することができる。つまり、本実施の形態にかかるスタンバイテスト回路Ｃ０は、複数のインターフェースブロックのスタンバイ機能を容易にテストすることができる。さらに、このように複数のインターフェースブロックＩ１〜Ｉ４のスタンバイ機能を１つのスタンバイテスト回路Ｃ０を用いてテストすることができるため、面積の増大を抑制することができる。

なお、インターフェースブロックＩ１〜Ｉ４のスタンバイ機能に不良が無い場合、スタンバイモードではトランジスタＴＲ１にオフ電流しか流れないため、半導体集積回路の機能や性能が妨げられることはない。

また、非スタンバイモードではトランジスタＴＲ１にはオフ電流しか流れないため、半導体集積回路の機能や性能が妨げられることはない。

なお、本発明は上記実施の形態１、２に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態２では、内部信号線Ｓ１〜Ｓ４と内部信号線Ｓ００とがＮＯＲ回路Ｄ１〜Ｄ３及びインバータＢ４介して接続される場合を例に説明したが、これに限られない。他の論理回路（ＡＮＤ回路等）を用い、論理的等価な回路構成に適宜変更することが可能である。

また、上記実施の形態１、２では、トランジスタＴＲ１がＮチャネルＭＯＳトランジスタである場合を例に説明したが、ＰチャネルＭＯＳトランジスタであっても良い。この場合、ＮＯＲ回路Ｂ３に代えて、例えば、ＯＲ回路が用いられる。

Ｉ０、Ｉ１、Ｉ２、Ｉ３、Ｉ４ インターフェースブロック
Ｌ１ ランダムロジック
Ｉ００ インターフェースブロック
Ｃ０ スタンバイテスト回路
Ｂ２ レベルシフタ
Ｂ３ ＮＯＲ回路
Ｂ４ インバータ
ＴＲ１ トランジスタ
Ｄ１、Ｄ２、Ｄ３ ＯＲ回路

Claims (12)

1. スタンバイモードと非スタンバイモードとが切り替わる半導体集積回路上に設けられ、非スタンバイモード時には当該半導体集積回路と外部とのインターフェースを行い、スタンバイモード時には固定電圧を生成し対応する信号線に向けて出力するインターフェースブロック、のテスト回路であって、
   当該半導体集積回路上に設けられ、スタンバイモード時に前記信号線の電圧レベルに応じた電流を生成するテスト回路。
2. スタンバイモード時に前記信号線の電圧レベルに基づいてソース−ドレイン間に流れる電流が制御されるトランジスタを備えた請求項１に記載のテスト回路。
3. 前記トランジスタでは、
   外部から与えられるモード切替信号の電圧レベルと、前記信号線の電圧レベルと、に基づいてソース−ドレイン間に流れる電流が制御されることを特徴とする請求項２に記載のテスト回路。
4. 前記半導体集積回路には複数の前記インターフェースブロックが設けられ、
   スタンバイモード時に、前記複数のインターフェースブロックに対応する複数の前記信号線の電圧レベルに応じた電流を生成することを特徴とする請求項１に記載のテスト回路。
5. スタンバイモード時に前記複数の信号線の電圧レベルに基づいてソース−ドレイン間に流れる電流が制御されるトランジスタを備えた請求項４に記載のテスト回路。
6. 前記トランジスタでは、
   外部から与えられるモード切替信号の電圧レベルと、前記複数の信号線の電圧レベルと、に基づいてソース−ドレイン間に流れる電流が制御されることを特徴とする請求項５に記載のテスト回路。
7. スタンバイモードと非スタンバイモードとが切り替わる半導体集積回路であって、
   非スタンバイモード時には外部とのインターフェースを行い、スタンバイモード時には固定電圧を生成し対応する信号線に向けて出力するインターフェースブロックと、
   前記信号線の電圧レベルに応じた電流を生成するテスト回路と、を備えた半導体集積回路。
8. 前記テスト回路は、
   スタンバイモード時に前記信号線の電圧レベルに基づいてソース−ドレイン間に流れる電流が制御されるトランジスタを備えた請求項７に記載の半導体集積回路。
9. 前記トランジスタでは、
   外部から与えられるモード切替信号の電圧レベルと、前記信号線の電圧レベルと、に基づいてソース−ドレイン間に流れる電流が制御されることを特徴とする請求項８に記載の半導体集積回路。
10. 複数の前記インターフェースブロックを備え、
    前記テスト回路は、
    スタンバイモード時に、前記複数のインターフェースブロックに対応する複数の前記信号線の電圧レベルに応じた電流を生成することを特徴とする請求項７に記載のテスト回路。
11. 前記テスト回路は、
    スタンバイモード時に前記複数の信号線の電圧レベルに基づいてソース−ドレイン間に流れる電流が制御されるトランジスタを備えた請求項１０に記載のテスト回路。
12. 前記トランジスタでは、
    外部から与えられるモード切替信号の電圧レベルと、前記複数の信号線の電圧レベルと、に基づいてソース−ドレイン間に流れる電流が制御されることを特徴とする請求項１１に記載のテスト回路。

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