JPH11220515A - バス二重化装置及びその試験方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 時分割スイッチシステムの場合であっても実
際の通信に影響を及ぼすことなく試験を行えるバス二重
化装置及びその試験方法を提供する。 【解決手段】現用系（０系）及び予備系（１系）バスを
通信回路入力セレクタ０３を介して通信インタフェース
回路０５から通信回線に接続され、またテスト回路入力
セレクタ０４を介してテスト回路０６に接続される。更
に、通信インタフェース回路０５とテスト回路０６の出
力はそれぞれ０系及び１系出力セレクタ０７，０８を介
して０系及び１系バスに供給される。現用系は、通信デ
ータが通信回路入力セレクタ０３を介して通信インタフ
ェース回路０５へ送信されて実通信を行い、予備系はテ
ストデータがテスト回路入力セレクタ０４を介してテス
ト回路０６へ送信されてテストされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は通信システム、特に
バス二重化で構成される時分割スイッチシステム及びそ
のバスインタフェース試験方法に関する。

【０００２】

【従来の技術】複数の入力方路を複数の出力方路に任意
に接続切換えできる空間スイッチ制御システムの従来例
は特開平７−２９７９１０号公報に開示されている。こ
の従来の空間スイッチ制御システムの全体構成を示すブ
ロック図を図３に示し、その方路選択回路のブロック図
を図４に示す。以下、これら従来の空間スイッチ制御シ
ステム及び方路選択回路の構成及び動作を、図３及び図
４を参照して簡単に説明する。

【０００３】先ず図３を参照する。図３中には２個の方
路選択回路３１ａ、３１ｂが各通信回線に接続されてい
る回線インタフェース回路３３ａ、３３ｂ、…、３３ｎ
と、各通信回線に対応して設けられた回線制御ユニット
３２ａ、３２ｂ、…、３２ｎとに接続されている。ここ
で、方路選択回路３１は現用（ＡＣＴ）３１ａと予備
（ＳＢＹ）３１ｂとの二重化構成となっており、万一現
用系３１ａに故障が生じた場合には、速やかに予備系３
１ｂに切換えることにより通信の維持を図っている。

【０００４】各方路選択回路３１は、管理プロセッサ
（ＭＰＲ）３４からの指示に従って任意の回線制御ユニ
ット３２と回線インタフェース回路３３とを接続して、
その間の通信を可能にする。複数の回線制御ユニット３
２ａ〜３２ｎは、システムバス３５を介して相互接続さ
れており、相互間の通信を可能にする。また、回線イン
タフェース回路３３ａ〜３３ｎの先には、加入者が接続
されている。従って、各加入者は、回線インタフェース
回路３３、方路選択回路３１、回線制御ユニット３２及
びシステムバス３５を経由して、他の加入者との通信が
可能になる。

【０００５】次に、図４を参照して空間スイッチ制御シ
ステムに方路選択回路４３の詳細を説明する。図示の如
く、方路選択回路４３は、入力方路４４に試験データを
与える試験データ発生手段４６と、試験時に空間スイッ
チ４２に入力するデータを試験データに切換える試験デ
ータ切換手段４７を有する。更に、現用の方路をオンラ
インで試験する為に、現用方路について１データの入力
期間を分割して、通常の通信データと試験データを、空
き（予備）方路については１データの入力期間に試験デ
ータ空間スイッチ４２にに入力するよう試験データ切換
手段４７を切換え制御する運用中方路試験手段４８と、
試験データ発生手段４６で発生させた試験データと空間
スイッチ４２でスイッチング後の試験データとを照合す
る試験結果照合手段４９とにより構成される。また、試
験中の方路の出力データを保証する為に試験中の出力方
路４５に対して、空間スイッチ４２からのスイッチング
後の試験データに代えて所定の試験中表示パターンデー
タを送出する試験中方路出力保証手段４１が接続され
る。

【０００６】動作を説明すると、試験を行なう為には、
試験データ発生手段４６で発生した試験データを入力方
路４４からのデータの代りに空間スイッチ４２に与える
（入力する）為に、試験時に空間スイッチ４２に入力す
るデータを試験データ切換え手段４７によって試験デー
タ発生手段４６からのデータに切換える。この際に、運
用中（現用）の方路をオンラインで試験する為に、運用
中方路試験手段４８は、運用中方路については１データ
の入力期間を分割して通常の通信データと試験データ
を、また空き方路については１データの入力期間に試験
データを空間スイッチ４２に入力するよう試験データ切
換え手段４７を切換え制御する。

【０００７】また、試験結果照合手段４９は、試験デー
タ発生手段４６で発生させた試験データと空間スイッチ
４２からのスイッチング後の試験データとを照合する。
その一致／不一致で試験方路の障害の有無を判断する。
更に、試験中方路出力保証手段４１により、試験中の出
力方路４５に対して空間スイッチ４２をスイッチング後
の試験データに代えて所定の試験中表示パターンデータ
を送出して試験中の方路の出力データを保証することが
できる。

【０００８】

【発明が解決しようとする課題】上述した従来のシステ
ムでは、時分割スイッチシステムの場合には試験ができ
ない。その理由は、時分割スイッチシステムの場合に
は、回線インタフェースカードで時分割多重されたデー
タが現用系と予備系それぞれ１つのバス上を流れる為、
現用系を試験中にしてしまうと全ての回線が試験中とな
ってしまうからである。

【０００９】また、別の問題として、上述した従来シス
テムでは、回線インタフェース回路と方路選択回路間の
試験ができない為、回線インタフェース側が故障した場
合には、これが検出できない。その理由は、方路選択回
路内の空間スイッチの試験しかできない為である。回線
インタフェース側が故障した場合には、この区間を試験
データが流れない為に試験できない。

【００１０】従って、本発明の目的は、時分割スイッチ
ングシステムであっても、実際の通信を行ないながら予
備系の試験を行なうことができ且つ実際の通信に影響を
及ぼすことのないバス二重化装置及びその試験方法を提
供することにある。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるバス二重化装置及びその試験方法
は、次のような特徴的な構成を備えている。

【００１２】（１）０系及び１系バスインタフェースカ
ードを有するバス二重化装置において、０系及び１系バ
スに接続されて出力を通信インタフェース回路へ入力す
る通信回路入力セレクタと、前記０系及び１系バスに接
続されて出力をテスト回路へ送るテスト回路入力セレク
タと、前記通信インタフェース回路及びテスト回路の出
力を前記０系及び１系バスに入力する０系及び１系出力
セレクタと、前記通信回路入力セレクタ、テスト回路入
力セレクタ、０系及び１系出力セレクタに制御信号を供
給するゲート制御回路とを備えることを特徴とするバス
二重化装置。

【００１３】（２）前記通信回路入力セレクタ及び前記
テスト回路入力セレクタと前記０系及び１系バス間にそ
れぞれ０系及び１系入力バッファを有し、前記０系及び
１系出力セレクタと前記０系及び１系バス間にそれぞれ
０系及び１系出力バッファを有することを特徴とする請
求項１に記載のバス二重化装置。

【００１４】（３）前記通信インタフェース回路、前記
テスト回路及び前記ゲート制御回路を制御するマイクロ
プロセッサを含むことを特徴とする請求項１又は２に記
載のバス二重化装置。

【００１５】（４）それぞれ一方を現用、他方を予備用
とする０系及び１系バスを通信回路入力セレクタを介し
て通信回線に接続されている通信インタフェース回路へ
接続するバス二重化装置の試験方法において、前記０系
及び１系バスをテスト回路入力セレクタで選択して前記
予備用バスをテスト回路に接続することと、前記通信イ
ンタフェース回路及び前記テスト回路の出力をそれぞれ
０系及び１系出力セレクタを介して前記０系及び１系バ
スへ供給することとより成り、前記予備系バスを用いて
前記現用系バスの通信に影響することなく回線インタフ
ェースカードとバスインタフェースカード間の試験を行
うことを特徴とするバス二重化装置の試験方法。

【００１６】（５）前記通信回路入力セレクタ、テスト
回路入力セレクタ、０系及び１系出力セレクタはマイク
ロプロセッサで制御することを特徴とする請求項４のバ
ス二重化装置の試験方法。

【００１７】

【発明の実施の形態】以下、図面を参照して、本発明に
よるバス二重化装置及びその試験方法の好適実施形態を
詳細に説明する。先ず、図２は本発明のバス二重化装置
である時分割スイッチシステムの一例のブロック図であ
る。この装置は、例えば、現用である複数の０系バスイ
ンタフェースカード２１、予備用である複数の１系バス
インタフェースカード２２を有する。これら０系及び１
系バスインタフェースカード２１，２２には、各通信回
線に接続された回線インタフェースカード２３が接続さ
れる。また、これら０系及び１系バスインタフェースカ
ード２１，２２には、管理プロセッサ２４が接続され、
０系又は１系バスインタフェースカード２１，２２のい
ずれを現用、予備用にするか、また回線インタフェース
カード２３にどのタイムスロットを割り当てるかを管理
する。

【００１８】次に、図１は図２の複数の回線インタフェ
ースカード２３の１つの詳細ブロック図である。この回
線インタフェースカード２３は、０系バスに接続される
０系入力バッファ０１と、１系バスに接続される１系入
力バッファ０２とを有する。これら０系及び１系入力バ
ッファ０１，０２は、通信回路入力セレクタ０３と、テ
スト回路入力セレクタ０４とに接続される。通信回路入
力セレクタ０３は、通信インタフェース回路０５に接続
され、テスト回路入力セレクタ０４はテスト回路０６に
接続される。この通信インタフェース回路０５の先に、
通信回線を介して各加入者が接続される。

【００１９】一方、出力側についてみると、通信インタ
フェース回路０５とテスト回路０６とは、それぞれ０系
及び１系出力セレクタ０７、０８を介して０系及び１系
出力バッファ０９，１０に接続され、更に０系出力バッ
ファ０９は０系バスに、１系出力バッファ１０は１系バ
スに接続される。また、０系及び１系出力セレクタ０
７，０８には、テスト回路０６の出力も接続され、通信
インタフェース回路０５とテスト回路０６との出力が選
択的に０系、１系出力バッファ０９，１０に接続可能に
構成されている。

【００２０】更に、図２の管理プロセッサ２４に接続さ
れるマイクロプロセッサ１１を有する。このマイクロプ
ロセッサ１１は、通信インタフェース回路０５、テスト
回路０６及びゲート制御回路１２と接続され、制御信号
の送受信を行なう。このゲート制御回路１２には、通信
回路入力セレクタ０３、テスト回路入力セレクタ０４、
０系出力セレクタ０７、１系出力セレクタ０８と接続さ
れ、これらを制御する。

【００２１】次に、本発明のバス二重化の動作を図１及
び図２を参照して説明する。ここで、０系バスを現用
系、１系を予備系として使用している場合を想定する。
通常の通信は、ある回線インタフェースカード２３に接
続されている加入者から発呼があったと想定する。この
回線インタフェースカード２３は、管理プロセッサ２４
に宛先を伝える。そこで、この管理プロセッサ２４は、
この回線インタフェースに出力タイムスロットと入力タ
イムスロットを割当て、（アサイン）、０系バスインタ
フェースカード２１を現用系にし、着呼側の回線インタ
フェースカード２３までの回線ルートを開き、着呼側の
回線インタフェースカード２３にタイムスロットを通知
する。これにより、通信データは、通信回線から発呼側
の回線インタフェースカード２３、０系バスインタフェ
ースカード２１、着呼側の回線インタフェースカード２
３及びその通信回線へと流れる。

【００２２】ここで、管理プロセッサ２４は、テストデ
ータを送出する回線インタフェースカード２３と受信・
照合する回線インタフェースカード２３を決め、１系バ
スインタフェースカード２２側に回線ルートを開く。こ
れにより、テストデータは、テストデータ送出側の回線
インタフェースカード２３から１系バスインタフェース
カード２２、テストデータ受信側の回線インタフェース
カード２３の順に流れ、受信側で照合されて試験が実行
される。このテストは、予備系回線が現用回線に代って
常に使用可能であることを確認し、バックアップ体制を
保証するためである。

【００２３】次に、図１の回線インタフェースカード２
３の動作を説明する。０系バスを現用系とした場合、マ
イクロプロセッサ１１の指示に基づきゲート制御回路１
２は、通信回路入力セレクタ０３を制御して、０系バス
からの通信データを０系入力バッファ０１から通信イン
タフェース回路０５へ伝送する。この通信インタフェー
ス回路０５は、通信データを通信回線を介して加入者に
送られる。また、通信回線から通信インタフェース回路
０５に伝送される通信データは、０系出力セレクタ０７
に伝えられ、０系出力セレクタ０７はゲート制御回路１
２からの制御信号により通信インタフェース回路０５か
らの通信データを０系出力バッファ０９に伝えて０系バ
スに送出する。

【００２４】また、１系バスは、予備系であるので、テ
ストデータは、１系入力バッファ０２からテスト回路入
力セレクタ０４に入力される。このテスト回路入力セレ
クタ０４は、ゲート制御回路１２からの制御信号によ
り、予備系の１系入力バッファ０２からのデータをテス
ト回路０６に伝送する。また、テスト回路０６から出力
されたテストデータは、１系出力セレクタ０８に伝えら
れ、ゲート制御回路１２からの制御信号により、テスト
回路０６からのデータを１系出力バッファ１０に伝送し
て１系バスに送出する。

【００２５】マイクロプロセッサ１１は、管理プロセッ
サ２４に接続され、通信インタフェース回路０５のタイ
ムスロット割当及びテスト回路０６のテストデータ送信
・受信の設定及びゲート制御回路１２を介して通信デー
タテストデータのルートの設定を行なう。

【００２６】尚、上述の説明は、０系バスを現用とし、
１系バスを予備系とした場合につき説明したが、必要に
応じて１系バスを現用系とし、０系バスを予備系とする
ことも可能である。その場合には、ゲート制御回路１２
の制御信号により、上述の説明中０系と１系を交換すれ
ばよい。

【００２７】

【発明の効果】以上説明したように、本発明のバス二重
化装置及びその試験方法によれば、次のような顕著な効
果が得られる。すなわち、本発明のバス二重化装置によ
ると、時分割スイッチシステムであっても実際に通信を
行いながら予備系（回線）のテストが実施できる。従っ
て、実際の通信を一時的に遮断したり、或は通信の休止
期間を捜してテストを行う必要がなく、常時予備系のテ
ストを行って安定したシステムの提供が可能になる。こ
のように実際の通信に影響を及ぼすことなくテストが行
える理由は、予備系を用いてテストデータの送受信を行
うからである。

【００２８】また、本発明の試験方法によると、予備系
を使用して回線インタフェース回路とバスインタフェー
ス回路に間の試験が可能であるという効果が得られる。

【図面の簡単な説明】

【図１】本発明に係る回線インタフェースカードの好適
実地形態例の構成ブロック図である。

【図２】本発明の上記実施形態における時分割スイッチ
システムの一例のブロック図である。

【図３】従来の空間スイッチ制御システムの一例のブロ
ック図である。

【図４】従来の空間スイッチ制御システムの方路選択回
路の詳細ブロック図である。

【符号の説明】

０１、０２ 入力バッファ ０３ 通信回路入力セレクタ ０４ テスト回路入力セレクタ ０５ 通信インタフェース回路 ０６ テスト回路 ０７，０８ 出力セレクタ ０９，１０ 出力バッファ １１ マイクロプロセッサ １２ ゲート制御回路 ２１，２２ バスインタフェースカード ２３ 回線インタフェースカード ２４ 管理プロセッサ

Claims (5)

【特許請求の範囲】
1. 【請求項１】０系及び１系バスインタフェースカードを
   有するバス二重化装置において、 ０系及び１系バスに接続されて出力を通信インタフェー
   ス回路へ入力する通信回路入力セレクタと、 前記０系及び１系バスに接続されて出力をテスト回路へ
   送るテスト回路入力セレクタと、 前記通信インタフェース回路及びテスト回路の出力を前
   記０系及び１系バスに入力する０系及び１系出力セレク
   タと、 前記通信回路入力セレクタ、テスト回路入力セレクタ、
   ０系及び１系出力セレクタに制御信号を供給するゲート
   制御回路とを備えることを特徴とするバス二重化装置。
2. 【請求項２】前記通信回路入力セレクタ及び前記テスト
   回路入力セレクタと前記０系及び１系バス間にそれぞれ
   ０系及び１系入力バッファを有し、前記０系及び１系出
   力セレクタと前記０系及び１系バス間にそれぞれ０系及
   び１系出力バッファを有することを特徴とする請求項１
   に記載のバス二重化装置。
3. 【請求項３】前記通信インタフェース回路、前記テスト
   回路及び前記ゲート制御回路を制御するマイクロプロセ
   ッサを含むことを特徴とする請求項１又は２に記載のバ
   ス二重化装置。
4. 【請求項４】それぞれ一方を現用、他方を予備用とする
   ０系及び１系バスを通信回路入力セレクタを介して通信
   回線に接続されている通信インタフェース回路へ接続す
   るバス二重化装置の試験方法において、 前記０系及び１系バスをテスト回路入力セレクタで選択
   して前記予備用バスをテスト回路に接続することと、 前記通信インタフェース回路及び前記テスト回路の出力
   をそれぞれ０系及び１系出力セレクタを介して前記０系
   及び１系バスへ供給することとより成り、 前記予備系バスを用いて前記現用系バスの通信に影響す
   ることなく回線インタフェースカードとバスインタフェ
   ースカード間の試験を行うことを特徴とするバス二重化
   装置の試験方法。
5. 【請求項５】前記通信回路入力セレクタ、テスト回路入
   力セレクタ、０系及び１系出力セレクタはマイクロプロ
   セッサで制御することを特徴とする請求項４のバス二重
   化装置の試験方法。