JP2000332077A - 半導体集積回路の配線欠陥検査方法および構造 - Google Patents
半導体集積回路の配線欠陥検査方法および構造Info
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- JP2000332077A JP2000332077A JP11135885A JP13588599A JP2000332077A JP 2000332077 A JP2000332077 A JP 2000332077A JP 11135885 A JP11135885 A JP 11135885A JP 13588599 A JP13588599 A JP 13588599A JP 2000332077 A JP2000332077 A JP 2000332077A
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Abstract
(57)【要約】
【課題】 各チップごとに確実に配線欠陥を検出し、特
に配線間の短絡を高感度で確実に検出することができる
半導体集積回路の配線欠陥検査方法および構造を提供す
る。 【解決手段】 半導体ウェーハ上にスクライブラインを
介して複数のデバイスチップ１が形成され、前記デバイ
スチップ１は、内部領域２に形成されたデバイス回路と
その周囲に形成された複数のボンディングパッド３から
なる半導体集積回路の配線欠陥検査方法において、前記
デバイスチップ１と同じプロセスで、前記デバイスチッ
プのボンディングパッド３形成領域より外側のデバイス
チップ１内にこのデバイスチップ１の周縁のほぼ全周に
沿って連続した検査用配線パターン５ａ，５ｂを形成
し、この配線パターンのリーク電流あるいは抵抗を測定
することにより、デバイスチップの配線欠陥を検出す
る。
に配線間の短絡を高感度で確実に検出することができる
半導体集積回路の配線欠陥検査方法および構造を提供す
る。 【解決手段】 半導体ウェーハ上にスクライブラインを
介して複数のデバイスチップ１が形成され、前記デバイ
スチップ１は、内部領域２に形成されたデバイス回路と
その周囲に形成された複数のボンディングパッド３から
なる半導体集積回路の配線欠陥検査方法において、前記
デバイスチップ１と同じプロセスで、前記デバイスチッ
プのボンディングパッド３形成領域より外側のデバイス
チップ１内にこのデバイスチップ１の周縁のほぼ全周に
沿って連続した検査用配線パターン５ａ，５ｂを形成
し、この配線パターンのリーク電流あるいは抵抗を測定
することにより、デバイスチップの配線欠陥を検出す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の配
線欠陥検査方法および構造に関する。より詳しくは、デ
バイスチップと同一プロセスでウェーハ上に形成された
ＴＥＧ回路を用いた半導体集積回路の配線欠陥検査方法
および構造に関するものである。
線欠陥検査方法および構造に関する。より詳しくは、デ
バイスチップと同一プロセスでウェーハ上に形成された
ＴＥＧ回路を用いた半導体集積回路の配線欠陥検査方法
および構造に関するものである。
【０００２】
【従来の技術】半導体ウェーハ上に形成される半導体集
積回路の検査では、プロセス欠陥や特性変動の検出およ
びプロセス管理を目的に、トランジスタ、抵抗体、コン
デンサおよび配線等の半導体集積回路に使われる基本的
な素子特性を、ＴＥＧ（Test Element Group）と称され
る検査用素子またはパターンを使って測定している。こ
のようなＴＥＧは、通常、半導体ウェーハのスクライブ
ラインで区画されたチップ形成領域内あるいはスクライ
ブライン内に形成される。このＴＥＧは、各半導体素子
を構成するデバイスチップとともにレチクル（露光用マ
スク）にパターン形成され、デバイスチップのフォトリ
ソプロセスと同時に形成される。
積回路の検査では、プロセス欠陥や特性変動の検出およ
びプロセス管理を目的に、トランジスタ、抵抗体、コン
デンサおよび配線等の半導体集積回路に使われる基本的
な素子特性を、ＴＥＧ（Test Element Group）と称され
る検査用素子またはパターンを使って測定している。こ
のようなＴＥＧは、通常、半導体ウェーハのスクライブ
ラインで区画されたチップ形成領域内あるいはスクライ
ブライン内に形成される。このＴＥＧは、各半導体素子
を構成するデバイスチップとともにレチクル（露光用マ
スク）にパターン形成され、デバイスチップのフォトリ
ソプロセスと同時に形成される。
【０００３】図２は、従来のＴＥＧの形成例を示す。レ
チクル１０はスクライブライン１３により複数の矩形区
画に分割され、各区画が半導体集積回路となるデバイス
チップ１１の形成領域を構成する。（Ａ）の例は、１つ
のチップ形成領域をＴＥＧチップ１２として用いて、こ
こに検査用素子や配線パターン等のＴＥＧを形成してい
る。（Ｂ）の例は、スクライブライン１３内にＴＥＧ１
４を形成したもの（Ｃ部）およびデバイスチップ１１内
でその隅部のボンディングパッド１５の外側の隅にＴＥ
Ｇ１４を形成したもの（Ｄ部）を示している。
チクル１０はスクライブライン１３により複数の矩形区
画に分割され、各区画が半導体集積回路となるデバイス
チップ１１の形成領域を構成する。（Ａ）の例は、１つ
のチップ形成領域をＴＥＧチップ１２として用いて、こ
こに検査用素子や配線パターン等のＴＥＧを形成してい
る。（Ｂ）の例は、スクライブライン１３内にＴＥＧ１
４を形成したもの（Ｃ部）およびデバイスチップ１１内
でその隅部のボンディングパッド１５の外側の隅にＴＥ
Ｇ１４を形成したもの（Ｄ部）を示している。
【０００４】このようなＴＥＧが形成されたレチクルを
用いて、半導体ウェーハを露光現像し、デバイスチップ
と同じプロセスでウェーハ上にＴＥＧが形成される。近
年は、デバイス（半導体装置）の高性能化や高集積化に
伴い、このような検査用ＴＥＧの役割がプロセス管理
上、より重要になっている。その中でも、配線工程に関
わる検査は、ウェーハ工程に占める配線形成工程の割合
が増大しているため、さらに重要である。また、実際の
デバイスにおける配線欠陥は、回路動作との関係もあっ
て、必ずしもデバイスの機能検査で検出されない場合が
あるため、ＴＥＧによる検査で感度よく欠陥を検出し、
早期にウェーハ工程に対し是正をする必要がある。
用いて、半導体ウェーハを露光現像し、デバイスチップ
と同じプロセスでウェーハ上にＴＥＧが形成される。近
年は、デバイス（半導体装置）の高性能化や高集積化に
伴い、このような検査用ＴＥＧの役割がプロセス管理
上、より重要になっている。その中でも、配線工程に関
わる検査は、ウェーハ工程に占める配線形成工程の割合
が増大しているため、さらに重要である。また、実際の
デバイスにおける配線欠陥は、回路動作との関係もあっ
て、必ずしもデバイスの機能検査で検出されない場合が
あるため、ＴＥＧによる検査で感度よく欠陥を検出し、
早期にウェーハ工程に対し是正をする必要がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上記図
２に示したような従来のＴＥＧレイアウトではいくつか
の問題がある。その１つは、１枚のウェーハから生産さ
れるチップ数を最大限にしようとした場合、チップ内あ
るいはスクライブライン内にＴＥＧを配置する方法が取
られるが、この場合ＴＥＧを配置する面積が大きく制限
されて、十分な検査ができないという問題である。ま
た、ＴＥＧチップとしてＴＥＧをレチクルの一部のチッ
プ形成領域に配置した場合には、多数のＴＥＧを搭載で
きるものの、露光領域の一部を代表しているにすぎない
ため、露光およびその後の配線工程で発生した配線欠陥
を検出するには不十分であるという問題がある。
２に示したような従来のＴＥＧレイアウトではいくつか
の問題がある。その１つは、１枚のウェーハから生産さ
れるチップ数を最大限にしようとした場合、チップ内あ
るいはスクライブライン内にＴＥＧを配置する方法が取
られるが、この場合ＴＥＧを配置する面積が大きく制限
されて、十分な検査ができないという問題である。ま
た、ＴＥＧチップとしてＴＥＧをレチクルの一部のチッ
プ形成領域に配置した場合には、多数のＴＥＧを搭載で
きるものの、露光領域の一部を代表しているにすぎない
ため、露光およびその後の配線工程で発生した配線欠陥
を検出するには不十分であるという問題がある。
【０００６】一方、配線欠陥は、主として配線パターン
の露光および加工プロセス中のパーティクルおよびプロ
セス条件の不適合が原因で発生するパターン欠陥であ
り、不具合現象としては、配線の断線および隣接配線間
の短絡（ショート）が上げられる。近年配線の微細化に
伴い、断線より短絡による問題が大きくなっている。こ
のような配線間短絡を高感度で検出するためには、デバ
イスに適用されている最小の配線間隔でＴＥＧの配線長
をできるだけ長く形成しておく必要があるが、従来のＴ
ＥＧレイアウトでは十分な長さの配線パターンを形成す
ることができなかった。
の露光および加工プロセス中のパーティクルおよびプロ
セス条件の不適合が原因で発生するパターン欠陥であ
り、不具合現象としては、配線の断線および隣接配線間
の短絡（ショート）が上げられる。近年配線の微細化に
伴い、断線より短絡による問題が大きくなっている。こ
のような配線間短絡を高感度で検出するためには、デバ
イスに適用されている最小の配線間隔でＴＥＧの配線長
をできるだけ長く形成しておく必要があるが、従来のＴ
ＥＧレイアウトでは十分な長さの配線パターンを形成す
ることができなかった。
【０００７】本発明は上記従来技術を考慮したものであ
って、各チップごとに確実に配線欠陥を検出し、特に配
線間の短絡を高感度で確実に検出することができる半導
体集積回路の配線欠陥検査方法および構造の提供を目的
とする。
って、各チップごとに確実に配線欠陥を検出し、特に配
線間の短絡を高感度で確実に検出することができる半導
体集積回路の配線欠陥検査方法および構造の提供を目的
とする。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、半導体ウェーハ上にスクライブライン
を介して複数のデバイスチップが形成され、前記デバイ
スチップは、内部領域に形成されたデバイス回路とその
周囲に形成された複数のボンディングパッドからなる半
導体集積回路の配線欠陥検査方法において、前記デバイ
スチップと同じプロセスで、前記デバイスチップのボン
ディングパッド形成領域より外側のデバイスチップ内に
このデバイスチップの周縁のほぼ全周に沿って連続した
検査用配線パターンを形成し、この配線パターンのリー
ク電流あるいは抵抗を測定することにより、デバイスチ
ップの配線欠陥を検出することを特徴とする半導体集積
回路の配線欠陥検査方法を提供する。
め、本発明では、半導体ウェーハ上にスクライブライン
を介して複数のデバイスチップが形成され、前記デバイ
スチップは、内部領域に形成されたデバイス回路とその
周囲に形成された複数のボンディングパッドからなる半
導体集積回路の配線欠陥検査方法において、前記デバイ
スチップと同じプロセスで、前記デバイスチップのボン
ディングパッド形成領域より外側のデバイスチップ内に
このデバイスチップの周縁のほぼ全周に沿って連続した
検査用配線パターンを形成し、この配線パターンのリー
ク電流あるいは抵抗を測定することにより、デバイスチ
ップの配線欠陥を検出することを特徴とする半導体集積
回路の配線欠陥検査方法を提供する。
【０００９】この構成によれば、半導体ウェーハ上でス
クライブラインで囲まれたデバイスチップ形成領域内に
おいて、チップ周縁に形成されたボンディングパッドの
さらに外側の通常はパターンが何も形成されず何も利用
されていないパターン非形成領域に、デバイスチップと
同じプロセスでチップ周縁のほぼ全周に沿って連続した
検査用配線パターンが形成され、この検査パターンのリ
ーク電流あるいは抵抗により配線欠陥が検出されるた
め、検査パターンによりチップ面積を増大させることな
く、各チップごとに十分に長い検査用配線パターンを形
成することができ、高感度で確実に配線欠陥を検出する
ことができる。
クライブラインで囲まれたデバイスチップ形成領域内に
おいて、チップ周縁に形成されたボンディングパッドの
さらに外側の通常はパターンが何も形成されず何も利用
されていないパターン非形成領域に、デバイスチップと
同じプロセスでチップ周縁のほぼ全周に沿って連続した
検査用配線パターンが形成され、この検査パターンのリ
ーク電流あるいは抵抗により配線欠陥が検出されるた
め、検査パターンによりチップ面積を増大させることな
く、各チップごとに十分に長い検査用配線パターンを形
成することができ、高感度で確実に配線欠陥を検出する
ことができる。
【００１０】また、前記目的を達成するため、本発明で
は、半導体ウェーハ上に、スクライブラインを介して複
数のデバイスチップが形成されるとともに検査用ＴＥＧ
回路が形成された半導体集積回路の配線欠陥検査構造に
おいて、前記ＴＥＧ回路は、前記デバイスチップ内で前
記ボンディングパッド形成領域より外側に、このデバイ
スチップのほぼ全周に沿って連続して形成された配線パ
ターンからなることを特徴とする半導体集積回路の配線
欠陥検査構造を提供する。
は、半導体ウェーハ上に、スクライブラインを介して複
数のデバイスチップが形成されるとともに検査用ＴＥＧ
回路が形成された半導体集積回路の配線欠陥検査構造に
おいて、前記ＴＥＧ回路は、前記デバイスチップ内で前
記ボンディングパッド形成領域より外側に、このデバイ
スチップのほぼ全周に沿って連続して形成された配線パ
ターンからなることを特徴とする半導体集積回路の配線
欠陥検査構造を提供する。
【００１１】この構成においては、配線欠陥を検査する
ためのＴＥＧ回路として、前述のように、デバイスチッ
プ形成領域内のチップ周縁に形成されたボンディングパ
ッドのさらに外側の通常はパターンが何も形成されず何
も利用されていないパターン非形成領域に、デバイスチ
ップと同じプロセスでチップ周縁のほぼ全周に沿って連
続した検査用配線パターンが形成されるため、各チップ
ごとにチップ面積を増大させることなく十分に長い検査
用ＴＥＧ回路が形成され、高感度で確実に配線欠陥を検
出することができる。
ためのＴＥＧ回路として、前述のように、デバイスチッ
プ形成領域内のチップ周縁に形成されたボンディングパ
ッドのさらに外側の通常はパターンが何も形成されず何
も利用されていないパターン非形成領域に、デバイスチ
ップと同じプロセスでチップ周縁のほぼ全周に沿って連
続した検査用配線パターンが形成されるため、各チップ
ごとにチップ面積を増大させることなく十分に長い検査
用ＴＥＧ回路が形成され、高感度で確実に配線欠陥を検
出することができる。
【００１２】好ましい構成例では、前記配線パターン
は、一対のＴＥＧ用パッドと、一方のＴＥＧ用パッドか
らデバイスチップのほぼ全周に沿って形成された配線ラ
インと、この配線ラインに並列して他方のＴＥＧ用パッ
ドから前記デバイスチップのほぼ全周に沿って形成され
た配線ラインとからなることを特徴としている。
は、一対のＴＥＧ用パッドと、一方のＴＥＧ用パッドか
らデバイスチップのほぼ全周に沿って形成された配線ラ
インと、この配線ラインに並列して他方のＴＥＧ用パッ
ドから前記デバイスチップのほぼ全周に沿って形成され
た配線ラインとからなることを特徴としている。
【００１３】この構成によれば、並列してチップ全周を
囲む連続した配線ラインの各々の端部がＴＥＧ用パッド
に接続され、このパッド間の導通状態を検出することに
より、配線ラインの欠陥が検出される。
囲む連続した配線ラインの各々の端部がＴＥＧ用パッド
に接続され、このパッド間の導通状態を検出することに
より、配線ラインの欠陥が検出される。
【００１４】さらに好ましい構成例では、前記各ＴＥＧ
パッドから形成された配線ラインは、櫛歯状に交互に入
組んで形成されたことを特徴としている。
パッドから形成された配線ラインは、櫛歯状に交互に入
組んで形成されたことを特徴としている。
【００１５】この構成によれば、チップ全周を囲む長い
配線パターン同士が櫛歯状に入組んで並列するため、さ
らに高感度で欠陥が検出される。
配線パターン同士が櫛歯状に入組んで並列するため、さ
らに高感度で欠陥が検出される。
【００１６】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態について説明する。図１は、本発明の実施の形態
に係る半導体集積回路を構成するデバイスチップのパタ
ーン配置図である。
の形態について説明する。図１は、本発明の実施の形態
に係る半導体集積回路を構成するデバイスチップのパタ
ーン配置図である。
【００１７】このデバイスチップ１は、半導体ウェーハ
（図示しない）上にスクライブライン（図示しない）に
囲まれて形成され、内部のほぼ全域がデバイス回路領域
２として半導体集積回路（図示しない）が形成される。
デバイス回路領域２の周囲を囲んで内部回路にパターン
接続された複数のボンディングパッド３が形成される。
矩形チップ周囲の複数のボンディングパッド３のうち、
１隅の１対のパッドがＴＥＧ用パッド４ａ，４ｂとして
用いられる。一方のＴＥＧ用パッド４ａからＴＥＧ配線
パターン５ａが形成される。このＴＥＧ配線パターン５
ａは、デバイスチップ１の領域内で、ボンディングパッ
ド３の外側の領域で通常は何も使用されない領域に、こ
の例では２本のパターンがチップ全周に沿って連続して
形成される。他方のＴＥＧ用パッド４ｂからも同様に２
本のＴＥＧ用配線パターン５ｂが形成される。これらの
ＴＥＧ配線パターン５ａ，５ｂは相互に入組んだ櫛歯状
に交互に並列して形成される。このようなＴＥＧ配線パ
ターン５ａ，５ｂは、デバイスチップ１の内部回路と同
じプロセスで同じレチクル（図示しない）を用いてフォ
トリソ法により露光現像されて形成される。
（図示しない）上にスクライブライン（図示しない）に
囲まれて形成され、内部のほぼ全域がデバイス回路領域
２として半導体集積回路（図示しない）が形成される。
デバイス回路領域２の周囲を囲んで内部回路にパターン
接続された複数のボンディングパッド３が形成される。
矩形チップ周囲の複数のボンディングパッド３のうち、
１隅の１対のパッドがＴＥＧ用パッド４ａ，４ｂとして
用いられる。一方のＴＥＧ用パッド４ａからＴＥＧ配線
パターン５ａが形成される。このＴＥＧ配線パターン５
ａは、デバイスチップ１の領域内で、ボンディングパッ
ド３の外側の領域で通常は何も使用されない領域に、こ
の例では２本のパターンがチップ全周に沿って連続して
形成される。他方のＴＥＧ用パッド４ｂからも同様に２
本のＴＥＧ用配線パターン５ｂが形成される。これらの
ＴＥＧ配線パターン５ａ，５ｂは相互に入組んだ櫛歯状
に交互に並列して形成される。このようなＴＥＧ配線パ
ターン５ａ，５ｂは、デバイスチップ１の内部回路と同
じプロセスで同じレチクル（図示しない）を用いてフォ
トリソ法により露光現像されて形成される。
【００１８】このようなＴＥＧ配線パターン５ａ，５ｂ
が形成されたデバイスチップ１の配線検査を行う場合、
一対のＴＥＧ用パッド４ａ，４ｂ間のリーク電流を測定
することにより、あるいは両パッド４ａ，４ｂ間の抵抗
を直接測定することにより、各パッド４ａ，４ｂに接続
された配線パターン５ａ，５ｂの短絡状態が検出され、
これにより、内部回路の配線欠陥を検知することができ
る。
が形成されたデバイスチップ１の配線検査を行う場合、
一対のＴＥＧ用パッド４ａ，４ｂ間のリーク電流を測定
することにより、あるいは両パッド４ａ，４ｂ間の抵抗
を直接測定することにより、各パッド４ａ，４ｂに接続
された配線パターン５ａ，５ｂの短絡状態が検出され、
これにより、内部回路の配線欠陥を検知することができ
る。
【００１９】
【発明の効果】以上説明したように、本発明では、配線
欠陥を検査するためのＴＥＧ回路として、デバイスチッ
プ形成領域内のチップ周縁に形成されたボンディングパ
ッドのさらに外側の通常はパターンが何も形成されず何
も利用されていないパターン非形成領域に、デバイスチ
ップと同じプロセスでチップ周縁のほぼ全周に沿って連
続した検査用配線パターンが形成されるため、各チップ
ごとにチップ面積を増大させることなく十分に長い検査
用ＴＥＧ回路が形成され、高感度で確実に配線欠陥を検
出することができる。
欠陥を検査するためのＴＥＧ回路として、デバイスチッ
プ形成領域内のチップ周縁に形成されたボンディングパ
ッドのさらに外側の通常はパターンが何も形成されず何
も利用されていないパターン非形成領域に、デバイスチ
ップと同じプロセスでチップ周縁のほぼ全周に沿って連
続した検査用配線パターンが形成されるため、各チップ
ごとにチップ面積を増大させることなく十分に長い検査
用ＴＥＧ回路が形成され、高感度で確実に配線欠陥を検
出することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る半導体集積回路の
パターン配置図。
パターン配置図。
【図２】 従来のＴＥＧ配置例の説明図。
１：デバイスチップ、２：デバイス回路領域、３：ボン
ディングパッド、４ａ，４ｂ：ＴＥＧ用パッド、５ａ，
５ｂ：ＴＥＧ配線パターン、１０：レチクル、１１：デ
バイスチップ、１２：ＴＥＧチップ、１３：スクライブ
ライン、１４：ＴＥＧ、１５：ボンディングパッド。
ディングパッド、４ａ，４ｂ：ＴＥＧ用パッド、５ａ，
５ｂ：ＴＥＧ配線パターン、１０：レチクル、１１：デ
バイスチップ、１２：ＴＥＧチップ、１３：スクライブ
ライン、１４：ＴＥＧ、１５：ボンディングパッド。
Claims (4)
- 【請求項１】半導体ウェーハ上にスクライブラインを介
して複数のデバイスチップが形成され、 前記デバイスチップは、内部領域に形成されたデバイス
回路とその周囲に形成された複数のボンディングパッド
からなる半導体集積回路の配線欠陥検査方法において、 前記デバイスチップと同じプロセスで、前記デバイスチ
ップのボンディングパッド形成領域より外側のデバイス
チップ内にこのデバイスチップの周縁のほぼ全周に沿っ
て連続した検査用配線パターンを形成し、この配線パタ
ーンのリーク電流あるいは抵抗を測定することにより、
デバイスチップの配線欠陥を検出することを特徴とする
半導体集積回路の配線欠陥検査方法。 - 【請求項２】半導体ウェーハ上に、スクライブラインを
介して複数のデバイスチップが形成されるとともに検査
用ＴＥＧ回路が形成された半導体集積回路の配線欠陥検
査構造において、 前記ＴＥＧ回路は、前記デバイスチップ内で前記ボンデ
ィングパッド形成領域より外側に、このデバイスチップ
のほぼ全周に沿って連続して形成された配線パターンか
らなることを特徴とする半導体集積回路の配線欠陥検査
構造。 - 【請求項３】前記配線パターンは、一対のＴＥＧ用パッ
ドと、一方のＴＥＧ用パッドからデバイスチップのほぼ
全周に沿って形成された配線ラインと、この配線ライン
に並列して他方のＴＥＧ用パッドから前記デバイスチッ
プのほぼ全周に沿って形成された配線ラインとからなる
ことを特徴とする請求項２の半導体集積回路の配線欠陥
検査構造。 - 【請求項４】前記各ＴＥＧパッドから形成された配線ラ
インは、櫛歯状に交互に入組んで形成されたことを特徴
とする請求項３に記載の半導体集積回路の配線欠陥検査
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135885A JP2000332077A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路の配線欠陥検査方法および構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135885A JP2000332077A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路の配線欠陥検査方法および構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332077A true JP2000332077A (ja) | 2000-11-30 |
Family
ID=15162072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135885A Pending JP2000332077A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路の配線欠陥検査方法および構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332077A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2380060A (en) * | 2001-04-12 | 2003-03-26 | Nec Corp | Semiconductor device having TEG elements |
| US6885208B2 (en) | 2001-09-12 | 2005-04-26 | Renesas Technology Corp. | Semiconductor device and test device for same |
| US7307441B2 (en) | 2002-05-15 | 2007-12-11 | Samsung Electronics Co., Ltd. | Integrated circuit chips and wafers including on-chip test element group circuits, and methods of fabricating and testing same |
| US7700944B2 (en) * | 2004-03-26 | 2010-04-20 | Nec Electronics Corporation | Semiconductor wafer, semiconductor chip, and semiconductor chip inspection method |
| CN101996977A (zh) * | 2009-08-26 | 2011-03-30 | 寇地斯股份有限公司 | 集成电路接触式测试装置及其制造方法 |
| US8334533B2 (en) | 2005-03-16 | 2012-12-18 | Fujitsu Semiconductor Limited | Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same |
-
1999
- 1999-05-17 JP JP11135885A patent/JP2000332077A/ja active Pending
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| CN101996977A (zh) * | 2009-08-26 | 2011-03-30 | 寇地斯股份有限公司 | 集成电路接触式测试装置及其制造方法 |
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