JPH0442923A - 半導体装置の配線パターン形成方法 - Google Patents

半導体装置の配線パターン形成方法

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JPH0442923A
JPH0442923A JP14737790A JP14737790A JPH0442923A JP H0442923 A JPH0442923 A JP H0442923A JP 14737790 A JP14737790 A JP 14737790A JP 14737790 A JP14737790 A JP 14737790A JP H0442923 A JPH0442923 A JP H0442923A
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JP
Japan
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etching
film
wiring
pattern
wiring pattern
Prior art date
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Pending
Application number
JP14737790A
Other languages
English (en)
Inventor
Takatoshi Ushigoe
牛越 貴俊
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ 本発明は半導体装置の配線パターン形成方法、詳しくは
半導体集積回路(LSI等)の素子電極等を構成する、
または素子電極等から引出して形成される配線のバター
ニングにおける半導体装置の配線パターン形成方法に関
するものである。
[従来の技術] 最近の開発の進歩により、高集積度のLSIやVLSI
では一定面積のチップに搭載できる回路の規模はトラン
ジスタの占める面積やその製造歩留りよりむしろ配線密
度で制限されるようになっきた。そのため配線パターン
の微細化、配線の多層化がLSIの集積度と動作速度を
向上させるための重要な因子どなっている。したがって
、配線パターンの形成技術はLSIの製造方法において
重要な役割を受けもつものとなってきている。
従来のLSIに設けられる配線パターンの形成方法を、
MOS型のトランジスタを例にとり、ゲート電極が構成
するゲート配線領域の配線パターンを形成する場合につ
いて説明する。
第2図は従来のLSIのゲート配線パターンの形成方法
を説明するための素子の要部模式平面図である。図にお
いて、2は半導体基板の主面に形成された選択酸化膜か
らなり素子のフィールド領域を形成するフィールド酸化
膜(素子分離膜ともいう)であり、このフィールド領域
に囲まれた領域に素子電極を形成する拡散層や空乏層が
構成するアクティブ領域(素子領域ともいう)1が形成
されている(アクティブ領域1内の詳細構造については
説明を省略する)。素子領域にトランジスタ(素子)を
形成するために、例えば2つの拡散層間の空乏層からな
るチャネル領域上に図示しないゲート絶縁膜を介して配
線膜として用いるポリシリコンからなるゲート領域4を
形成する。ゲート領域4はそのままLSIのゲート線と
しての配線機能をもつようにゲート配線パターンとして
形成されるようになっている。第2図では一例として2
本のゲート領域4が1つのアクティブ領域1内に形成さ
れ、各ゲートに対する2つの素子が形成されている状態
が図示されている。LSIではこのような素子が基板上
に多数形成されている。
ゲート領域4が構成する配線パターンの形成は、公知の
ホトリソグラフィー技術を用いてポリシリコンからなる
ゲート領域4を形成し、その他の部分をエツチングして
除去することによって行われる。この場合、配線パター
ンの微細化に伴ってエツチングは異方性エツチング(R
IE:反応性イオンエツチング)方法が採用されるよう
になってきている。このように異方性エツチングによっ
てゲート領域4の配線パターン以外のポリシリコンを除
去しているが、実際には完全に除去できないで、例えば
アクティブ領域1の隅にエツチング残りによるフィラメ
ント(微細短絡部)3が残留する場合がある。第2図は
この場合の不良状態をも図示した平面図であるが、この
ような状態のままであってもチェックの仕方が確立して
いないために、エツチングが終了したとして次工程に進
行するようになっていた。
[発明が解決しようとする課題] 上記のような従来の配線パターンの形成方法では、第2
図で示したように、エツチング残りによるフィラメント
3が残留する場合にはフィラメン3がゲート領域4間を
短絡するので、エツチングが未完成ということになる。
この不良原因を第3図によって説明する。第3図は第2
図に示したB−B断面図を示す模式図である。フィラメ
ント3はフィールド酸化膜2のアクティブ領域1との境
界近傍に存在するクビレの中に存在するポリシリコン(
配線膜材)がエツチング残りとなって残留したものであ
る。一般に、微細加工においてはこのようなりビレを完
全になくすことができないから、フィラメントが残るこ
とはやむを得ない事情によるものである。しかし、短絡
状態のフィラメント3が存在したまま、エツチングが終
了したとして、次工程へ進むと、このLSIは不良とな
ってしまうという大きな課題があった。
このように、短絡状態のフィラメントは数多くある段差
部において存在する可能性をもっていて、配線層例えば
DRAM等では、第1ゲート電極、第2ゲート電極、第
3ゲート電極、第4ゲート電極、1層目メタル配線、2
層目メタル配線などのすべての配線パターンに対して共
通する故障として発生することか予想され、配線パター
ンの形成工程において重要な課題となっていた。
本発明は上記の課題を解決するためになされたもので、
選択された配線層に共通するCo・、?  エレメント
 グループ(TEG)を設けて、短絡検出装置により配
線間の短絡の有無をチェックしてエツチングの終点を確
認する工程を有する配線パターンの形成方法を提供する
ことを目的とするものである。
[課題を解決するための手段] この発明に係る半導体装置の配線パターン形成方法は、
リソグラフィーにより配線膜上に所定の配線パターンと
同一形状に耐エッチングパターン膜を形成したのち露出
した配線膜のエツチングを行い、耐エツチングパターン
膜下の配線パターン膜以外の配線膜を除去し、テスト 
エレメントグループ(T E G)上の相隣る耐エツチ
ングパターン膜を刺通し配線パターン膜に達する少くと
も2本のプローブ針を用いて配線膜パターン膜間にエツ
チング残りによる微細短絡部(フィラメント)による導
通を短絡検出装置によりチェックし、フィラメントによ
る短絡がなくなるまでのエツチング終点を検出する工程
を有するものである。
[作用] この発明においては、配線パターンの形成時不要部分の
配線膜の大部分をエツチング除去したのち、TEGに形
成された配線パターン間の導通をプローブ針を用いてチ
ェックし、段差部等に残留する、エツチング残りのフィ
ラメントの有無を検査するから、導通のなくなるエツチ
ング終点を確認するまでのエツチングが実施可能となる
。このようなTEGを用いて行うテストによって、実際
の数多い配線パターン間のエツチング残りをなくするエ
ツチングが実行される。
[実施例コ 第1図はこの発明による配線パターン形成方法の一実施
例を説明するために示した半導体装置の要部模式平面図
である。また、第4図は第1図で示したA−A線に沿う
断面図である。なお、第2図、第3図の従来例と同−又
は相当部分に同一符号を付している。両図を参照して配
線パターンの形成工程を説明する。
まず、半導体基板10」二に選択酸化法により素子分離
膜と17で機能するフィールド酸化膜2を形成し、同時
にフィールド酸化膜2により囲まれた領域にアクティブ
領域1及びこれと同様な構成を有するTEGパターンを
形成する。ついで、アクティブ領域1上に例えばMOS
トランジスタ用ののゲート絶縁膜11を熱処理法により
形成したのち、全面にゲート電極(ゲート配線)を構成
するポリシリコン膜(配線膜) 12を被着して形成す
る。さらにその上に耐エツチング膜として用いるホトレ
ジスト膜を被着したのち、第4図にみられるように、公
知のホトリソグラフィーによる現像を行って形成しよう
とするポリシリコンの配線パターント同一形状の所定パ
ターンのレジストからなる耐エツチングパターン膜6(
第4図の(a)参照)を形成する。ついで、配線パター
ンを形成する工程に入り、耐エツチングパターン膜6を
マスクとして、RIE法による異方性エツチングを行い
、耐エツチングパターン膜6下のポリシリコン膜以外の
露出されたポリシリコン膜を除去するバターニングを行
って、ゲート領域4を形成する。第4図の(b)はこの
状態の断面図である。この状態ではゲート領域4上には
1/シストパターンすなわち耐エツチングパターン膜6
は残っている。また、エツチング終点の近時点では場合
によっては第1図にみられるようにエツチング残りのフ
ィラメント3か残存している。また、上述のTEGパタ
ーンにも同一工程が実施されるから、以後第1図及び第
4図の実施例はTEGの領域を示すものと1〜で説明す
る。
上述の異方性エツチングによる配線パターンの形成が始
まってからエツチング終点までの間に適時、次に示すよ
うな耐エツチングパターン1li6下の配線パターンす
なわちゲート領域4間の導通試験を行う。この状態では
ゲート領域4の上にはホト1/シスト(耐エツチングパ
ターン膜6)が残っているから、このレジスト膜を刺通
してゲート領域4に達するプローブ針5(鋭利な例えば
タングステンからなる針状のビン)をマニビレーターで
保持17ながら相隣る2つのゲート領域4間の導通を測
定する。プローブ針5に接続する測定器7で示したよう
に、電圧Vを印加【7電流Aを測定するが、例えば図示
しないカーブトレーサなどを用いて観察すれば短絡状態
からオーブン(絶縁)状態までを目視確認することがで
きる。このような導通測定試験を行いながら、プローブ
針5間の導通がなくなる(このときがエツチング終点と
なる)までエツチングを行うことにより、エツチングに
よる配線パターンの形成が終了する。このようにしてエ
ツチング終点までの最適条件が決定されることにより、
フィラメント3等による配線バターン間の短絡のない配
線パターンの形成が確実に、かつ要領よ〈実施できる。
なお、上記の配線パターン形成工程は配線パターンのよ
うな導通性のよいポリシリコン層、メタル層などのすべ
てに対して適用可能で簡便かつ確実な形成方法として有
用である。また、短絡検出用のTEGは最も苛酷な条件
となる領域、例えばフィールド領域の最大段差の所を選
んで設定することが好ましい。さらに、通常のウェーハ
プロセスにおいてテストパターンが必ず設けられるよう
になっているから、その利用により、TEGを設けるこ
とに特殊の困難性はないものである。
[発明の効果] 以上のようにこの発明によれば、配線間にややもすると
エツチング残りにより発生する短絡をなくする目的で、
短絡しているかどうかをチェックできる簡易TEGを設
けておき、この部分でプローブ針を用いた測定機で導通
の有無をチェックしつつ最適エツチング条件を設定する
ようにしたから、配線パターンのバターニング時に導通
層間の短絡(短絡フィラメントの存在)を簡単に検出で
き、次工程までのすべての不具合を回避し、かつ歩留り
を向上させる効果がある。
【図面の簡単な説明】
第1図はこの発明の配線パターン形成方法の一実施例を
説明するために用いる半導体装置の要部模式平面図、第
2図は従来のLSIのゲート配線パターンの形成方法の
説明のために用いた素子の要部平面図、第3図は第2図
に示したB−B断面を示す模式図、第4図は第1図の実
施例で示したA−A線に沿う断面図である。 図において、1はアクティブ領域、2はフィールド酸化
膜(フィールド領域)、3はフィラメント、4はゲート
領域、5はプローブ針、6は耐エツチングパターン膜(
レジストパターン膜)、7は測定器、10は半導体基板
、11はゲート絶縁膜、12はポリシリコン膜(配線膜
)である。 才芝禾の配9駿パターン形A4救六図 第2図 この発明1てよろ配線パターンホパ羽1へ図第1I!!
a j!2図のB−8@め閃 第3rM

Claims (1)

    【特許請求の範囲】
  1.  半導体基板に素子分離膜で分離した複数のアクティブ
    領域及びテストエレメントグループパターンを形成した
    のち、全面に配線膜、さらにその上面に耐エッチング膜
    を形成した製造工程後に、上記配線膜のエッチングを行
    う半導体装置の配線パターン形成方法において、ホトリ
    ソグラフィーにより所定パターンの耐エッチングパター
    ン膜を形成したのち上記配線膜のエッチングを行って上
    記耐エッチングパターン膜下の配線パターン膜以外の上
    記配線膜を除去し、上記テストエレメントグループパタ
    ーン上の相隣る上記耐エッチングパターン膜を刺通して
    上記配線パターン膜に達する少くとも2本のプローブ針
    を用いて上記配線パターン膜間にエッチング残りが形成
    する微細短絡部による導通を短絡検出装置によりチェッ
    クし、上記微細短絡部分がエッチングにより導通しなく
    なるまでのエッチング終点を検出する工程を有すること
    を特徴とする半導体装置の配線パターン形成方法。
JP14737790A 1990-06-07 1990-06-07 半導体装置の配線パターン形成方法 Pending JPH0442923A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05264676A (ja) * 1992-03-23 1993-10-12 Mitsubishi Electric Corp 故障検出方法及び検出装置
JP2010050419A (ja) * 2008-08-25 2010-03-04 Oki Semiconductor Co Ltd コンタクトホール側壁の抵抗値測定方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05264676A (ja) * 1992-03-23 1993-10-12 Mitsubishi Electric Corp 故障検出方法及び検出装置
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