JP2005109325A - 半導体集積回路の評価素子群および評価方法 - Google Patents
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Abstract
【課題】 半導体集積回路のTEG(評価素子群)は、複数のシフトレジスタで構成されるが、シフトレジスタではセルレイアウトサイズに比べて相対的に入出力の端子数が少ないため、配置配線を行うと配線の密度が小さくなり、その結果として配線層の不良検出感度が低くなる。
【解決手段】 フリップフロップのデータ出力端子と次段フリップフロップの入力端子を接続する配線パターン2の両隣に、配線パターン3a,3bを配置するセルレイアウト構成とする。さらに、この配線パターン3a,3bを電源線パターン5a、接地線パターン5bに接続する。これにより、配線密度が高くなり、その結果として配線工程の不良に対する感度が高くなる。あるいは、配線パターン3a,3bをすべて短絡し、外部端子8と接続する。これにより、外部から“L”レベル、“H”レベルに制御ができ、故障検出率を上げることが可能となる。
【選択図】 図3
【解決手段】 フリップフロップのデータ出力端子と次段フリップフロップの入力端子を接続する配線パターン2の両隣に、配線パターン3a,3bを配置するセルレイアウト構成とする。さらに、この配線パターン3a,3bを電源線パターン5a、接地線パターン5bに接続する。これにより、配線密度が高くなり、その結果として配線工程の不良に対する感度が高くなる。あるいは、配線パターン3a,3bをすべて短絡し、外部端子8と接続する。これにより、外部から“L”レベル、“H”レベルに制御ができ、故障検出率を上げることが可能となる。
【選択図】 図3
Description
本発明は、半導体集積回路の製造歩留評価及び製造不良内容を検出するための評価素子群及びこれを用いた評価方法に関するものである。
半導体プロセスを開発する場合もしくは半導体集積回路を量産する場合においては、その加工マージンやデバイス及び回路特性の評価を目的として評価素子群(以下、TEGと称する)を作製し、このTEG(Test Element Group)を用いた評価解析を行うことにより、プロセス完成度もしくは製品となる半導体集積回路の良否判断を行っている。
従来、プロセスモジュール例えば配線、拡散、ビアホール等の工程毎のプロセス完成度を評価するためのモジュールTEG及び大容量のSRAMを搭載したSRAM−TEGが評価解析用のTEGとして用いられていた。また、近年、レイアウトパターン依存性を評価解析するために、製品となる半導体集積回路と同様に組合せ回路及び順序回路(以下、両者を合わせてロジック回路と称する)を大規模搭載したTEGを作製するようになってきた。
以下に、従来のロジック回路を搭載したチップ及びこれを用いた評価方法について説明する。
図9は従来のロジック回路を搭載した評価素子群の模式図を示すものである。図9において、901はパターン発生器、902はパターン修正器、903はシフトレジスタ群でシフトレジスタ9031からシフトレジスタ903nで構成される。904は不定マスク器、905は出力検証器である。
以上のように構成された評価素子群について、以下にその動作を説明する。
パターン発生器901でテストパターンを発生し、前記テストパターンのスキャンパス数を増やしパターン段数を減らすようにパターン修正器902で修正した後、シフトレジスタ群903内のシフトレジスタの初段の順序回路素子(FF)にそれぞれ入力する。その後、その入力データをシフトレジスタの段数の分だけシフト動作させ、シフトレジスタの最終段の順序回路素子(FF)の出力を不定マスク器904に通すことで、不定値をマスクすることにより不定状態を規定の状態に変換し、出力検証器905に入力し圧縮格納する。そして、出力検証器905の出力を期待値と比較することによりシフトレジスタが正常に動作しているかどうか、すなわち順序回路素子(FF)及び各順序回路素子(FF)の入出力を接続する信号線における製造不良の有無の判定を行う。この従来技術を用いれば、テストパターンの段数を減少させることによりテスト時間を短縮でき、不定状態を規定状態に変換することにより、出力検証器において不定状態を取り込むことによる試験不能状態を回避することができる(例えば、特許文献1参照。)。
特開2002−236144号公報(第4−5頁、第1図)
上記従来技術は、半導体集積回路の製造不良を検出するためのものであるが、試験装置及び試験方法に関するものであり、テストパターン生成及び出力検証に重きを置いている。
一方で、製造不良を検出し、評価解析を行うことによりプロセス完成度を向上させるという目的に対して、上記従来技術は十分適正とはいえない。それは次の理由による。すなわち、シフトレジスタを構成する順序回路素子(FF)のトランジスタの数が多く、トランジスタ回路領域のレイアウト面積に対して相対的に回路の入出力信号線の数が少ない。そのために、チップ上に順序回路素子(FF)及び信号線あるいは電源線または接地線(以下、信号線及び電源線及び接地線を合わせて配線と称する)を配置配線した際、各順序回路素子間を接続する配線の間隔が製造加工上許された最小間隔よりも広くなり、配線の密度も疎ら(まばら)になるからである。
配線短絡不良の原因のひとつとしてパーティクルの付着が挙げられる。このパーティクルの大きさとパーティクル数の分布は反比例する。そのため、配線間隔が広く配線が疎らになると、配線短絡不良の検出に対しては検出感度が低くなるという課題があった。
本発明は上記従来の課題を解決するもので、半導体集積回路の配線短絡不良を高感度で検出することができる評価素子群及びこれを用いた評価方法を提供することを目的とする。
本発明は、上記の課題を解決するために次のような手段を講じる。
(1)第1の解決手段として、本発明による半導体集積回路の評価素子群は、データを記憶保持する第1の順序回路素子と、前記第1の順序回路素子の出力データを入力としデータを記憶保持する第2の順序回路素子と、前記第1の順序回路素子の出力データの配線パターンの両隣に配置した第1の配線パターンと、前記第1の配線パターンを電源に接続しまたは接地する第2の配線パターンとを備えた構成とされている。
この構成による作用は次のとおりである。シフトレジスタを構成する複数のフリップフロップなどの順序回路素子を接続する出力データの配線パターンの両隣及び前記出力データの配線パターンの両隣から電源線/接地線パターンに至るまでの領域に冗長配線を追加し、信号線数を増加させている。したがって、シフトレジスタを構成する複数の順序回路素子のトランジスタ回路領域のレイアウト面積に対する信号線の数が増加し、製造加工上許された範囲で配線間隔が狭まり、配線の密度が増加する。その結果、パーティクルの付着等に起因する配線短絡不良の検出に対する検出感度を高くすることができる。
(2)第2の解決手段として、本発明による半導体集積回路の評価素子群は、データを記憶保持する第1の順序回路素子と、前記第1の順序回路素子の出力データを入力としデータを記憶保持する第2の順序回路素子と、前記第1の順序回路素子の出力データの配線パターンの両隣に配置した第1の配線パターンと、前記第1の配線パターンのすべてを短絡し外部端子と接続する第2の配線パターンとを備えた構成とされている。
この構成による作用は次のとおりである。シフトレジスタを構成する複数の順序回路素子を接続する出力データの配線パターンの両隣及び前記出力データの配線パターンの両隣から外部端子に至るまでの領域に冗長配線を追加し、信号線数を増加させている。したがって、上記(1)と同様の作用が発揮される。加えて、次のような利点がある。上記(1)の場合には、出力データの配線パターンの両隣に配置した第1の配線パターンが電源に接続されまたは接地されているため、仮に電源に接続した配線パターンと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力データが“H”レベルの状態しか取らない場合、パーティクルの付着等に起因する配線短絡不良を検出することができない。これに対して、(2)の場合には、外部端子により第1の配線パターンを“L”レベル及び“H”レベルに制御することができる。したがって、仮に第1の配線パターンと配線短絡不良が存在し、順序回路素子の出力データが“H”レベルの状態しか取らない場合でも、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力データの状態によらずに配線短絡不良を検出し、配線短絡不良に対する期待値比較での故障検出率を上げることができる。
あるいは、外部端子に電流測定ユニットを接続する応用も考えられる。出力期待値と比較する場合には、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力データが縮退故障とならないことがある。このとき、出力期待値と比較しても配線短絡不良を検出することができない。これに対して、電流測定ユニットを外部端子に接続すれば、配線短絡不良箇所の異常電流を検出することで、トランジスタゲートのリーク電流に埋もれることなく、高感度に配線短絡不良を検出することができる。すなわち、仮に第1の配線パターンと配線短絡不良が存在し、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力データが縮退故障とならない場合でも、外部端子の電流値をモニターすることにより高感度に配線短絡不良を検出することができる。
(3)第3の解決手段として、本発明による半導体集積回路の評価素子群は、データを記憶保持する第1の順序回路素子と、前記第1の順序回路素子の出力データを入力としデータを記憶保持する第2の順序回路素子と、前記第1の順序回路素子の出力データの配線パターンの両隣に配置した第1の配線パターンと、前記第1の配線パターンのすべてを短絡しクロック端子と接続する第2の配線パターンとを備えた構成とされている。
この構成による作用は次のとおりである。シフトレジスタを構成する複数の順序回路素子を接続する出力データの配線パターンの両隣及び前記出力データの配線パターンの両隣からクロック端子に至るまでの領域に冗長配線を追加し、信号線数を増加させている。したがって、上記(1)と同様の作用が発揮される。加えて、次のような利点がある。上記(1)の場合には、出力データの配線パターンの両隣に配置した第1の配線パターンが電源に接続されまたは接地されているため、仮に電源に接続した配線パターンと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力データが“H”レベルの状態しか取らない場合、配線短絡不良を検出することができない。これに対して、(3)の場合には、仮に第1の配線パターンと配線短絡不良が存在し、順序回路素子の出力データが“H”レベルの状態しか取らない場合でも、第1の配線パターンをクロック信号線と接続することで“L”レベル及び“H”レベルに制御することができる。その結果、電源接地間の電流値を測定することにより、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力信号のデータ状態によらずに配線短絡不良を検出できるため、配線短絡不良に対する故障検出率を上げることができる。
(4)第4の解決手段として、本発明による半導体集積回路の評価方法は、上記(2)の評価素子群を用いた半導体集積回路の評価方法であって、前記第1の配線パターンと前記第2の配線パターンを前記外部端子から“L”レベル固定または“H”レベル固定に制御し、機能試験をすることにより、前記第1の順序回路素子のすべての出力データの隣接配線との短絡不良を検出するものである。
(5)第5の解決手段として、本発明による半導体集積回路の評価方法は、上記(2)の評価素子群を用いた半導体集積回路の評価方法であって、前記第1の配線パターンと前記第2の配線パターンを前記外部端子から“L”レベル固定または“H”レベル固定に制御し、機能試験パターンを印加して前記外部端子の電流値を測定することにより、前記第1の順序回路素子のすべての出力データの隣接配線との短絡不良を検出するものである。
(6)第6の解決手段として、本発明による半導体集積回路の評価方法は、上記(3)の評価素子群を用いた半導体集積回路の評価方法であって、前記第1の配線パターンと前記第2の配線パターンを前記クロック端子に接続し、クロック信号線により“L”レベル固定または“H”レベル固定に制御し、機能試験を行い電源接地間の電流値を測定することにより、前記第1の順序回路素子のすべての出力データの隣接配線との短絡不良を検出するものである。
本発明によれば、順序回路素子の出力データの配線パターンの両隣に冗長な配線パターンを配し、それを電源または接地に接続するだけで、あるいは外部端子に接続するだけで、配線短絡不良の検出に対する感度を高くすることができる。
さらに、機能試験パターンを用いた前記配線パターンの“L”レベル及び“H”レベル固定の制御を行い、シフトレジスタの出力データの期待値比較をすることにより、すべての短絡不良を検出するため、故障検出率を上げることができる。
さらに、機能試験パターンを用いた前記配線パターンの“L”レベル及び“H”レベル固定の制御を行い、前記外部端子の電流値を測定することにより、トランジスタゲートのリークに埋もれてしまうリークレベルの微小な異常電流を測定できるため、完全には短絡していない不良でも感度良く検出することができる。
さらに、クロック信号線により前記配線パターンの“L”レベル及び“H”レベル固定の制御を行い電源接地間の電流値を測定することにより、外部端子及び機能試験パターンを追加することなく、すべての短絡不良を短い時間で検出することができる。
以下、本発明にかかわる評価素子群及びこれを用いた評価方法の実施の形態について、図面を参照しながら説明する。
(実施の形態1)
図1は本発明の実施の形態1における評価素子群の模式図を示すものである。1Aは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子(フリップフロップ)の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、4aは第1の配線パターン3aを電源に接続する第2の配線パターン、4bは第1の配線パターン3bを接地する配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線である。
図1は本発明の実施の形態1における評価素子群の模式図を示すものである。1Aは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子(フリップフロップ)の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、4aは第1の配線パターン3aを電源に接続する第2の配線パターン、4bは第1の配線パターン3bを接地する配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線である。
以上のように構成された評価素子群について、図2に示すタイミングチャートを参照しながら以下にその動作を説明する。
シフトレジスタ群1Aの初段の順序回路素子(FF)に入力された入力データは、クロック信号線7にクロック信号が入力されると初段の順序回路素子(FF)の出力データとなり、2段目の順序回路素子(FF)の入力データとなる。同様に2段目の順序回路素子(FF)の出力データは3段目の順序回路素子(FF)の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
ここでシフトレジスタ群1Aは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子(FF)で構成されている。シフトレジスタ群1Aをレイアウトする際、順序回路素子(FF)を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、電源または接地に固定されてしまい、シフトレジスタ群1Aに入力したデータは、正しくシフトレジスタ群1Aから出力されない。したがって、シフトレジスタ群1Aの実際の出力と出力期待値とを比較することにより、シフトレジスタ群1Aの製造不良の有無を評価することができる。
以上のように本実施形態によれば、順序回路素子(FF)の出力信号線2の両隣に電源に接続されまたは接地された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになる、すなわち、外部端子や回路を新たに追加することなく、配線短絡不良を高感度で検出することができる。
さらに、出力期待値との比較結果を用いた不良箇所同定システム例えば故障診断システムにおいては、信号線が電源線または接地線に短絡する縮退故障で故障確率が高くなるため、故障診断システムによる配線短絡不良箇所の同定が容易になる。
(実施の形態2)
図3は本発明の実施の形態2における評価素子群の模式図を示すものである。1Bは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、8は外部端子、4cは第1の配線パターン3a,3bすべてを短絡し外部端子8に接続する配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線である。図3に示す本実施形態は、図1に示す実施の形態1に外部端子8を追加するとともに、配線パターン4cの接続先を外部端子8に変更した構成に相当している。
図3は本発明の実施の形態2における評価素子群の模式図を示すものである。1Bは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、8は外部端子、4cは第1の配線パターン3a,3bすべてを短絡し外部端子8に接続する配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線である。図3に示す本実施形態は、図1に示す実施の形態1に外部端子8を追加するとともに、配線パターン4cの接続先を外部端子8に変更した構成に相当している。
以上のように構成された評価素子群について、図4及び図5に示すタイミングチャートを参照しながら以下にその動作を説明する。図4は外部端子8を“L”レベルに固定した場合のタイミングチャート、図5は外部端子8を“H”レベルに固定した場合のタイミングチャートである。
シフトレジスタ群1Bの初段の順序回路素子(FF)に入力された入力データは、クロック信号線7にクロック信号が入力されると初段の順序回路素子(FF)の出力データとなり、2段目の順序回路素子(FF)の入力データとなる。同様に2段目の順序回路素子(FF)の出力データは3段目の順序回路素子(FF)の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
ここでシフトレジスタ群1Bは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子(FF)で構成されている。シフトレジスタ群1Bをレイアウトする際、順序回路素子(FF)を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線2が“L”レベルまたは“H”レベルに固定されてしまい、シフトレジスタ群1Bに入力したデータは、正しくシフトレジスタ群1Bから出力されない。したがって、シフトレジスタ群1Bの実際の出力と出力期待値とを比較することにより、シフトレジスタ群1Bの製造不良の有無を評価することができる。
以上のように本実施形態によれば、順序回路素子(FF)の出力信号線2の両隣に外部端子に接続された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになり、回路を新たに追加することなく、配線短絡不良を高感度で検出することができる。
さらに、出力期待値との比較結果を用いた不良箇所同定システム例えば故障診断システムにおいては、信号線が電源線または接地線に短絡する縮退故障で故障確率が高くなるため、故障診断システムによる配線短絡不良箇所の同定が容易になる。
ところで、上記の実施の形態1においては、順序回路素子の出力信号線2の両隣に配置した第1の配線パターン3a,3bが電源に接続されまたは接地されているために、仮に電源に接続した第1の配線パターン3aと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合、シフトレジスタ群1Aの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
これに対して、本実施の形態2においては、順序回路素子の出力信号線2の両隣に配置した第1の配線パターン3a,3bの信号を外部端子8により“L”レベル及び“H”レベルに制御ができる。したがって、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合でも、シフトレジスタ群1Bの出力データを出力期待値と比較することにより、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出し、配線短絡不良に対する期待値比較での故障検出率を上げることができる。
(実施の形態3)
図6は本発明の実施の形態3における評価素子群の模式図を示すものである。1Bは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、8は外部端子、4cは第1の配線パターン3a,3bすべてを短絡し外部端子8に接続する配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線、9は電流測定ユニット、10は定電圧源ユニットである。図6に示す本実施形態は、図3に示す実施の形態2に電流測定ユニット9及び定電圧源ユニット10を追加した構成に相当している。
図6は本発明の実施の形態3における評価素子群の模式図を示すものである。1Bは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、8は外部端子、4cは第1の配線パターン3a,3bすべてを短絡し外部端子8に接続する配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線、9は電流測定ユニット、10は定電圧源ユニットである。図6に示す本実施形態は、図3に示す実施の形態2に電流測定ユニット9及び定電圧源ユニット10を追加した構成に相当している。
以上のように構成された評価素子群について、図4及び図5に示すタイミングチャートを参照しながら以下にその動作を説明する。図4は外部端子8を“L”レベルに固定した場合のタイミングチャート、図5は外部端子8を“H”レベルに固定した場合のタイミングチャートである。
定電圧源ユニット10により外部端子8を“L”レベルまたは“H”レベルに固定し、電流測定ユニット9により電流値をモニターする。シフトレジスタ群1Bの初段の順序回路素子(FF)に入力された入力データは、クロック信号線7にクロック信号が入力されると初段の順序回路素子(FF)の出力データとなり、2段目の順序回路素子(FF)の入力データとなる。同様に2段目の順序回路素子(FF)の出力データは3段目の順序回路素子(FF)の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
ここでシフトレジスタ群1Bは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子(FF)で構成されている。シフトレジスタ群1Bをレイアウトする際、順序回路素子(FF)を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線2が“L”レベルまたは“H”レベルに固定されてしまい、シフトレジスタ群1Bに入力したデータは、正しくシフトレジスタ群1Bから出力されない。したがって、シフトレジスタ群1Bの実際の出力と出力期待値とを比較することにより、シフトレジスタ群1Bの製造不良の有無を評価することができる。
さらに、外部端子8の電流値を電流測定ユニット9によりモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線2が“L”レベルまたは“H”レベルに固定される際に流れる異常電流を検出し、シフトレジスタ群1Bの製造不良の有無を評価することができる。
以上のように本実施形態によれば、順序回路素子(FF)の出力信号線2の両隣に外部端子に接続された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになり、配線短絡不良を高感度で検出することができる。
さらに、出力期待値との比較結果を用いた不良箇所同定システム例えば故障診断システムにおいては、信号線が電源線または接地線に短絡する縮退故障で故障確率が高くなるため、故障診断システムによる配線短絡不良箇所の同定が容易になる。
ところで、上記の実施の形態1及び2においては、シフトレジスタ群1A及び1Bの実際の出力と出力期待値とを比較することにより、シフトレジスタ群1A及び1Bの製造不良の有無を評価するようになっている。そのため、仮に第1の配線パターン3a,3bと配線短絡不良が存在していたとしても、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線2が縮退故障とならない場合には、シフトレジスタ群1A及び1Bの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
これに対して、本実施の形態3においては、外部端子8がトランジスタを介することなく配線短絡不良箇所に接続し、トランジスタゲートを介することなく直接に配線短絡不良箇所の異常電流を検出するため、トランジスタゲートのリーク電流に埋もれることなく、高感度に配線短絡不良を検出することができる。すなわち、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線2が縮退故障とならない場合でも、外部端子8の電流値をモニターすることにより高感度に配線短絡不良を検出することができる。
なお、上記実施形態では、外部端子8を“L”レベルまたは“H”レベルに固定し、外部端子8の電流値をモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間に配線短絡不良を検出した。これに対して、外部端子8を中間電位レベルに固定し、外部端子8の電流値をモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間の配線短絡不良を検出してもよい。
上記の実施の形態2及び3においては、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合でも、第1の配線パターン3a,3bの信号を外部端子8に接続することで“L”レベル及び“H”レベルに制御ができるために、機能試験を実施することにより、あるいは、外部端子8に流れる異常電流を測定することにより、配線短絡不良を検出することができる。ところが、一方で、外部端子8を“L”レベル及び“H”レベルに制御するための機能試験パターンを新たに追加する必要がある。
しかし、外部端子8を中間電位レベルに固定し、外部端子8の電流値をモニターする実施形態においては、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合でも、第1の配線パターン3a,3bの信号を中間電位レベルに固定ができるために、外部端子8の電流値を測定することにより、機能試験パターンを新たに追加することなく、配線短絡不良を検出することができる。すなわち、機能試験パターンを追加することなく、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出し、短いテスト時間で配線短絡不良に対する故障検出率を上げることができる。
(実施の形態4)
図7は本発明の実施の形態4における評価素子群の模式図を示すものである。1Cは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線、4dは第1の配線パターン3a,3bのすべてを短絡した上でクロック信号線7に接続する配線パターンである。図7に示す本実施形態は、図1に示す実施の形態1の配線パターン4cの接続先をクロック端子へと変更した構成に相当している。
図7は本発明の実施の形態4における評価素子群の模式図を示すものである。1Cは複数のシフトレジスタから構成されるシフトレジスタ群のレイアウトセル、2は順序回路素子の出力信号線、3a,3bは出力信号線2の両隣に配置した第1の配線パターン、5aは電源線パターン、5bは接地線パターン、6はクロック端子、7はクロック信号線、4dは第1の配線パターン3a,3bのすべてを短絡した上でクロック信号線7に接続する配線パターンである。図7に示す本実施形態は、図1に示す実施の形態1の配線パターン4cの接続先をクロック端子へと変更した構成に相当している。
以上のように構成された評価素子群について、図8に示すタイミングチャートを参照しながら以下にその動作を説明する。
シフトレジスタ群1Cの初段の順序回路素子(FF)に入力された入力データは、クロック信号線7にクロック信号が入力されると初段の順序回路素子(FF)の出力データとなり、2段目の順序回路素子(FF)の入力データとなる。同様に2段目の順序回路素子(FF)の出力データは3段目の順序回路素子(FF)の入力データとなる。すなわち、クロック信号を印加して行くことにより、入力データがシフトレジスタを伝播して行く。この際、順序回路素子の出力信号線2の両隣に配置した第1の配線パターン3a,3bはクロック信号線7と同電位である。
ここでシフトレジスタ群1Cは複数のシフトレジスタで構成され、且つ各シフトレジスタは複数の順序回路素子(FF)で構成されている。シフトレジスタ群1Cをレイアウトする際、順序回路素子(FF)を不規則に配置することにより、各順序回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。
ここで各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線2が“L”レベルまたは“H”レベルに固定されてしまい、シフトレジスタ群1Cに入力したデータは、正しくシフトレジスタ群1Cから出力されない。したがって、シフトレジスタ群1Cの実際の出力と出力期待値とを比較することにより、シフトレジスタ群1Cの製造不良の有無を評価することができる。
さらに、電源接地間に流れる電流値をモニターすることにより、各順序回路素子を接続する配線と両隣に配置した配線との間にパーティクルの付着等に起因する配線短絡不良が存在した場合、出力信号線2が“L”レベルまたは“H”レベルに固定されることに起因して流れる異常電流を検出し、シフトレジスタ群1Cの製造不良の有無を評価することができる。
以上のように本実施形態によれば、順序回路素子(FF)の出力信号線2の両隣に外部端子に接続された配線パターンを追加することにより、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対して相対的に配線パターンの数を多くすることができる。その結果、製造加工上許された範囲で配線間隔が狭まって配線の密度が高くなることになり、外部端子や回路を新たに追加することなく、配線短絡不良を高感度で検出することができる。
ところで、上記実施の形態1においては、順序回路素子の出力信号線2の両隣に配置した第1の配線パターン3a,3bが電源に接続されまたは接地されているために、仮に電源に接続した第1の配線パターン3aと配線短絡不良が存在していたとしても、例えばシフトモード固定用順序回路素子のように順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合、シフトレジスタ群1Aの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
これに対して、本実施の形態4においては、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合でも、第1の配線パターン3a,3bの信号をクロック信号線7と接続することで“L”レベル及び“H”レベルに制御できる。その結果、電源接地間の電流値を測定することにより、配線短絡不良を検出することができる。すなわち、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出できるため、配線短絡不良に対する故障検出率を上げることができる。
ところで、上記実施の形態2においては、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合でも、第1の配線パターン3a,3bの信号を外部端子8に接続することで“L”レベル及び“H”レベルに制御ができる。そのため、外部端子8に流れる異常電流を測定することにより、配線短絡不良を検出することができる。ところが、一方で外部端子8を“L”レベル及び“H”レベルに制御するための機能試験パターンを新たに追加する必要がある。
これに対して、本実施の形態4においては、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、順序回路素子の出力信号線2が“H”レベルの状態しか取らない場合でも、第1の配線パターン3a,3bの信号をクロック信号線7と接続することで“L”レベル及び“H”レベルに制御できる。その結果、電源接地間の電流値を測定することにより、機能試験パターンを新たに追加することなく、配線短絡不良を検出することができる。すなわち機能試験パターンを追加することなく、全順序回路素子の出力信号線のデータ状態によらずに配線短絡不良を検出し、短いテスト時間で配線短絡不良に対する故障検出率を上げることができる。
ところで、上記実施の形態1及び2においては、シフトレジスタ群1A及び1Bの実際の出力と出力期待値とを比較することにより、シフトレジスタ群1A及び1Bの製造不良の有無を評価するようになっている。そのため、仮に第1の配線パターン3a,3bと配線短絡不良が存在していたとしても、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線2が縮退故障とならない場合には、シフトレジスタ群1A及び1Bの出力データを出力期待値と比較しても配線短絡不良を検出することができない。
これに対して、本実施の形態4においては、仮に第1の配線パターン3a,3bと配線短絡不良が存在し、例えば順序回路素子の出力バッファの駆動能力が大きく、順序回路素子の出力信号線2が縮退故障とならない場合でも、電源接地間の電流値をモニターすることにより、トランジスタゲートに流れる異常電流を測定することができ、その結果、高感度に配線短絡不良を検出することができる。
本発明による評価素子群及びこれを用いた評価方法は、配線密度の高いシフトレジスタ群を有し、配線工程の短絡不良を高感度に検出するTEG等として有用である。また、前記シフトレジスタ群を実品種に搭載し、配線工程の高感度不良検出等の用途にも応用できる。
1A,1B,1C シフトレジスタ群のレイアウトセル
2 順序回路素子の出力信号線
3a,3b 両隣の配線パターン
4a,4c,4d 接続する配線パターン
5a 電源線パターン
5b 接地線パターン
6 クロック端子
7 クロック信号線
8 外部端子
9 電流測定ユニット
10 定電圧源ユニット
2 順序回路素子の出力信号線
3a,3b 両隣の配線パターン
4a,4c,4d 接続する配線パターン
5a 電源線パターン
5b 接地線パターン
6 クロック端子
7 クロック信号線
8 外部端子
9 電流測定ユニット
10 定電圧源ユニット
Claims (6)
- データを記憶保持する第1の順序回路素子と、前記第1の順序回路素子の出力データを入力としデータを記憶保持する第2の順序回路素子と、前記第1の順序回路素子の出力データの配線パターンの両隣に配置した第1の配線パターンと、前記第1の配線パターンを電源に接続しまたは接地する第2の配線パターンとを備えることを特徴とする半導体集積回路の評価素子群。
- データを記憶保持する第1の順序回路素子と、前記第1の順序回路素子の出力データを入力としデータを記憶保持する第2の順序回路素子と、前記第1の順序回路素子の出力データの配線パターンの両隣に配置した第1の配線パターンと、前記第1の配線パターンのすべてを短絡し外部端子と接続する第2の配線パターンとを備えることを特徴とする半導体集積回路の評価素子群。
- データを記憶保持する第1の順序回路素子と、前記第1の順序回路素子の出力データを入力としデータを記憶保持する第2の順序回路素子と、前記第1の順序回路素子の出力データの配線パターンの両隣に配置した第1の配線パターンと、前記第1の配線パターンのすべてを短絡しクロック端子と接続する第2の配線パターンとを備えることを特徴とする半導体集積回路の評価素子群。
- 請求項2記載の評価素子群を用いた半導体集積回路の評価方法であって、前記第1の配線パターンと前記第2の配線パターンを前記外部端子から“L”レベル固定または“H”レベル固定に制御し、機能試験をすることにより、前記第1の順序回路素子のすべての出力データの隣接配線との短絡不良を検出することを特徴とする半導体集積回路の評価方法。
- 請求項2記載の評価素子群を用いた半導体集積回路の評価方法であって、前記第1の配線パターンと前記第2の配線パターンを前記外部端子から“L”レベル固定または“H”レベル固定に制御し、機能試験パターンを印加して前記外部端子の電流値を測定することにより、前記第1の順序回路素子のすべての出力データの隣接配線との短絡不良を検出することを特徴とする半導体集積回路の評価方法。
- 請求項3記載の評価素子群を用いた半導体集積回路の評価方法であって、前記第1の配線パターンと前記第2の配線パターンを前記クロック端子に接続し、クロック信号線により“L”レベル固定または“H”レベル固定に制御し、機能試験を行い電源接地間の電流値を測定することにより、前記第1の順序回路素子のすべての出力データの隣接配線との短絡不良を検出することを特徴とする半導体集積回路の評価方法。
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-
2003
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