KR101960496B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 웨이퍼 레벨에서 TSV(Through Silicon Via) 연결 상태를 검출할 수 있도록 하는 기술이다. 이러한 본 발명은 관통 전극의 상부에 형성된 제 1배선, 제 1배선의 상부에 형성된 제 2배선, 제 2배선과 동일한 레이어에 상에 형성된 제 1전원라인 및 제 2전원라인을 포함한다. 따라서, 본 발명은 패키지 이후에 칩 간의 연결뿐만 아니라 웨이퍼 레벨에서 TSV(Through Silicon Via)와 칩 간의 연결 상태(Connectivity)를 스크린 할 수 있도록 하여, 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있도록 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 웨이퍼 레벨에서 TSV(Through Silicon Via) 불량 상태를 검출할 수 있도록 하는 기술이다.
최근에는 반도체 장치의 집적도를 높이기 위해 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 향상시키는 방식의 3D(3-Dimensional) 반도체 장치가 개발되었다.
3D 반도체 장치는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대한 집적도를 발현할 수 있다.
특히, 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 TSV(Through Silicon Via) 방식이 사용되어오고 있다.
TSV를 이용하는 반도체 장치는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 장치보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.
도 1은 종래의 반도체 장치를 개략적으로 설명하기 위한 단면도이다.
TSV를 이용하는 경우 동일한 구조를 갖는 복수의 칩을 적층시켜 단일 반도체 장치를 구성할 있다.
그리고, 반도체 장치의 동작을 전반적으로 제어하는 하나의 마스터 칩(Master Chip)과 데이터의 저장 동작을 수행하는 복수의 슬레이브 칩(Slave Chip)으로 구성할 수도 있다.
도 1의 반도체 장치는 TSV(Through Silicon Via)의 상부에 제 1메탈 M1이 형성되고, 제 1메탈 M1의 상부에는 메탈 콘택을 통해 제 2메탈 M2이 형성된다.
그리고, 제 2메탈 M2의 상부에는 메탈 콘택을 통해 제 3메탈 M3이 형성된다.
이러한 구조를 갖는 종래의 반도체 장치는 웨이퍼에서 칩을 형성하고 다이싱(Dicing) 공정을 거쳐 스택(Stacking) 공정을 수행한 후 패키지를 형성하게 된다.
그런데, 종래의 반도체 장치는 패키지 이후에 칩 간(Chip to Chip)의 TSV 연결을 검증하는 방식을 사용하게 되므로 웨이퍼 레벨에서 발생하는 TSV의 연결 불량을 스크린 할 수 없다.
도 1에서 (A)는 TSV 불량에 따라 TSV와 제 1메탈 M1 사이에 계면 불량이 발생한 현상을 나타낸다.
도 2는 도 1의 TSV 구조에서의 문제점을 설명하기 위한 단면도이다.
멀티 칩 패키지를 위한 TSV 구조에서 TSV에 채워지는 구리(Cu) 물질이 후속하는 열 공정에 의해 팽창하게 된다.
그러면, 구리 물질의 팽창으로 인해 크랙(Crack)을 유발하여, (A)와 같이 TSV와 상부의 메탈 패드가 연결되지 않는 계면 불량이 발생하게 된다.
(A)와 같이 TSV 패드에 불량이 발생하는 경우 칩의 적층시 칩과 칩의 연결 불량이 발생하게 된다.
이러한 경우 웨이퍼 테스트시 TSV의 패드 불량을 검출하여 후속하는 패키지까지 공정을 진행하여야 한다.
하지만, 현재의 TSV 구조에서는 웨이퍼 테스트시 TSV 불량을 검출하지 못하고 패키지 이후에만 TSV의 동작 패일 검증이 가능하게 된다.
이에 따라, 불량 자재를 패키징하는 불필요한 비용이 발생하게 된다.
도 3a 및 도 3b는 도 1의 TSV 구조에서 메탈라인의 불량을 설명하기 위한 도면이다.
도 3a는 TSV의 상부에 제 2메탈라인 M2이 형성된 것을 나타낸 평면도이다.
도 3a의 평면도는 TSV의 불량이 발생하지 않은 경우 제 2메탈라인 M2이 정상적으로 형성된 도면을 나타낸다.
반면에, 도 3b는 TSV에서 계면 불량이 발생한 경우를 나타낸다.
도 3b에서는 TSV의 상부에 형성된 제 2메탈라인 M2이 (B)와 같이 인접한 메탈라인과 불필요하게 연결되는 불량을 나타낸다.
TSV 구조는 고속, 고용량의 디램 동작을 위해 필수적인 기술요소이다.
TSV와 같이 인라인(Inline) 공정의 큰 변화없이 큰 비용을 소모하지 않는 미드-레벨 구조(Mid-level Structure)는 적층(Stacking) 이후에 그 연결 상태(Connectivity)를 체크 할 수 있다.
따라서, 웨이퍼 공정에서부터 TSV의 연결이 불량한 경우 이를 스크린 할 수 없어 불량 칩을 패키징하는 비용을 소모하게 되는 단점이 있다.
본 발명은 웨이퍼 레벨에서 TSV(Through Silicon Via)의 연결 상태(Connectivity)를 미리 체크 할 수 있도록 하여, 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 관통 전극과 전기적으로 연결되며 관통 전극의 상부에 형성된 제 1배선; 제 1배선과 전기적으로 연결되며 제 1배선의 상측에 형성된 제 2배선; 및 관통 전극과 대응하도록 관통 전극의 상측에 형성된 제 1전원라인 및 제 2전원라인을 포함하며, 제 1전원라인과 제 2전원라인은 제 2배선과 동일한 레이어에 상에 형성되며, 관통 전극과 전기적으로 접속되지 않는다.
그리고, 제 1전원라인과 제 2전원라인은 서로 인접하게 형성된다.
그리고, 관통 전극의 불량 발생시 제 1전원라인과 상기 제 2전원라인은 전기적으로 접속된다.
그리고, 제 1전원라인과 제 2전원라인은 제 2배선과 동일한 레이어에 상에 형성된다.
그리고, 제 1전원라인과 상기 제 2전원라인은 관통 전극의 상측 가운데 영역에 형성된다.
또한, 제 1전원라인과 제 2전원라인은 슬릿 형태를 갖는다.
또한, 제 1전원라인가 제 2전원라인은 서로 다른 전원과 전기적으로 연결된다.
또한, 제 1전원라인은 전원전압 공급 라인과 연결된다.
또한, 제 2전원라인은 접지전압 공급 라인과 연결된다.
또한, 제 1전원라인과 제 2전원라인은 평면도 상에서 라인 패턴으로 형성된다.
또한, 제 1전원라인과 제 2전원라인은 관통 전극과 전기적으로 접속되지 않는다.
또한, 제 1전원라인과 제 2전원라인은 제 2배선과 동일한 높이를 갖는다.
또한, 제 1전원라인과 제 2전원라인은 제 2배선보다 작은 선폭을 갖는다.
또한, 제 1배선과 제 2배선은 금속배선인 것을 특징으로 한다.
또한, 제 1배선, 제 2배선 및 관통 전극은 메탈 콘택에 의해 전기적으로 접속되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 관통 전극과 전기적으로 연결되며 관통 전극의 상부에 형성된 제 1배선; 제 1배선과 전기적으로 연결되며 제 1배선의 상측에 형성된 제 2배선; 관통 전극과 대응하도록 관통 전극의 상측에 형성된 제 1전원라인 및 제 2전원라인; 및 제 1전원라인과 제 2전원라인의 전류를 검출하는 테스트부를 포함하고, 제 1전원라인과 제 2전원라인은 제 2배선과 동일한 레이어에 상에 형성되며, 관통 전극과 전기적으로 접속되지 않는다.
그리고, 테스트부는 관통 전극의 테스트 모드시 상기 제 1전원라인, 제 2전원라인을 선택하고, 노말 테스트 모드시 메인 칩 전원을 선택하는 선택부를 포함한다.
또한, 관통 전극의 불량 발생시 제 1전원라인과 제 2전원라인은 전기적으로 접속되어 전류를 발생한다.
본 발명은 패키지 이후에 칩 간의 연결뿐만 아니라 웨이퍼 레벨에서 TSV(Through Silicon Via)와 칩 간의 연결 상태(Connectivity)를 스크린 할 수 있도록 하여, 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 장치를 개략적으로 설명하기 위한 단면도.
도 2는 도 1의 TSV 구조에서의 문제점을 설명하기 위한 단면도.
도 3a 및 도 3b는 도 1의 TSV 구조에서 메탈라인의 불량을 설명하기 위한 도면.
도 4는 본 발명의 실시예에 따른 반도체 장치의 평면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 단면도.
도 6은 본 발명의 실시예에서 전원라인의 전류를 테스트하기 위한 테스트부의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
본 발명의 실시예는 반도체 장치의 최하부층에 관통 전극(Through Silicon Via) TSV이 형성된다.
대용량 및 고속의 반도체 메모리 장치를 구현하기 위해 다수의 디램 칩을 스택(Stack)하여 칩 투 칩(Chip to Chip), 칩 투 서브(Chip to Sub)를 연결하는 것이 필요하다.
이를 위해, 칩에 관통 전극 TSV을 전극으로 형성하여 디램 칩을 관통하게 된다.
여기서, 관통 전극 TSV의 전극 재료로는 전도성이 좋고 값이 비교적 싼 구리(Cu)를 많이 사용한다.
그리고, 관통 전극 TSV의 상측에는 패드로 사용되는 복수의 제 2금속배선 M2이 형성된다.
복수의 제 2금속배선 M2은 평면도 상에서 라인 형태의 패턴을 가진다.
그리고, 관통 전극 TSV의 상측 가운데 영역에는 제 1전원라인 V1과 제 2전원라인 V2이 형성된다.
여기서, 제 1전원라인 V1과 제 2전원라인 V2은 서로 인접하게 형성되며, 라인 형태의 패턴을 가진다.
그리고, 제 1전원라인 V1은 전원전압 VDD 공급 라인과 연결되며, 제 2전원라인 V2는 접지전압 VSS 공급 라인과 연결된다.
본 발명의 실시예에서는 제 1전원라인 V1이 전원전압 VDD 레벨을 갖고, 제 2전원라인 V2이 접지전압 VSS 레벨을 갖는 것을 그 예로 설명하였다.
하지만, 본 발명은 이에 한정되는 것이 아니며, 테스트 동작을 용이하게 하기 위해 전위 차가 큰 전원전압 VCC, 그라운드 전압 GND 또는 기타 전압 레벨을 갖도록 할 수도 있다.
즉, 전원전압과 접지전압의 사이의 전위차가 클수록 제 1전원라인 V1과 제 2전원라인 V2에서 발생되는 전류가 커지게 되고, 전류가 커질수록 불량 상태를 검출하기 용이 해진다.
그리고, 제 1전원라인 V1과 제 2전원라인 V2은 제 2금속배선 M2 들의 사이에 형성되며, 양측의 제 2금속배선 M2 들을 분리하도록 형성된다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 5의 실시예는 도 4의 반도체 장치를 Y 축 방향으로 잘랐을 경우의 단면도를 나타낸다.
도 5의 반도체 장치는 관통 전극 TSV의 상부에 제 1금속배선 M1이 형성된다.
그리고, 제 1금속배선 M1의 상부에는 메탈 콘택 MC1과 연결되는 제 2금속배선 M2이 형성된다.
그리고, 제 2금속배선 M2의 상부에는 메탈 콘택 MC2과 연결되는 제 3금속배선 M3이 형성된다.
이러한 구조를 갖는 반도체 장치는 웨이퍼에서 칩을 형성하고 다이싱(Dicing) 공정을 거쳐 스택(Stacking) 공정을 수행한 후 패키지를 형성하게 된다.
그리고, 제 2금속배선 M2의 가운데 영역에는 제 1전원라인 V1과 제 2전원라인 V2이 형성된다.
여기서, 제 1전원라인 V1과 제 2전원라인 V2은 제 2금속배선 M2과 동일한 레이어에 상에 형성된다.
제 1전원라인 V1과 제 2전원라인 V2은 단면도 상에서 슬릿(Slit) 형태를 가진다.
제 2금속배선 M2은 메탈 콘택 MC1 및 제 1금속배선 M1을 통해 하부의 관통 전극 TSV과 전기적으로 접속된다.
하지만, 제 1전원라인 V1과 제 2전원라인 V2은 하부의 관통 전극 TSV과 전기적으로 접속되지 않는다.
그리고, 제 1전원라인 V1과 제 2전원라인 V2은 제 2금속배선 M2과 동일한 높이를 갖고 제 2금속배선 M2 보다 작은 선폭을 갖는다.
즉, 관통 전극 TSV과 칩을 연결하는 제 2금속배선 M2은 구리(Cu)의 이동 특성에 의해 영향을 받는다.
이에, 관통 전극 TSV에서 불량이 발생하게 되는 경우 상부의 제 1금속배선 M1에 계면 불량이 발생하게 된다.
그러면, 제 1금속배선 M1 상부의 프로파일(Profile)에 불량이 발생하게 된다.
즉, 제 1금속배선 M1의 계면에 불량이 발생하는 경우 제 1금속배선 M1과 제 2금속배선 M2 사이에 형성된 옥사이드층 표면이 평탄화되지 않고 불규칙해지게 된다.
이에 따라, 제 2금속배선 M2의 라인 형성시 포토 마스크 작업이 제대로 이루어지지 않는다.
그러면, 제 2금속배선 M2의 라인의 패턴이 일그러져 원하는 대로 패터닝 되지 않는다.
이에 따라, 제 1금속배선 M1의 상부에 형성된 제 1전원라인 V1과 제 2전원라인 V2에 브리지(Bridge)가 발생하게 된다.
그러면, 제 1전원라인 V1과 제 2전원라인 V2이 전기적으로 서로 접속되는 불량이 발생하게 된다.
이러한 경우 전원전압 VDD 레벨을 갖는 제 1전원라인 V1과 접지전압 VSS 레벨을 갖는 제 2전원라인 V2이 서로 연결되어 전류(IDD)가 발생하게 된다.
이렇게 웨이퍼 레벨의 테스트시 제 1전원라인 V1과 제 2전원라인 V2에 의해 칩 내에서 전류가 발생하는 경우 관통 전극 TSV에서 불량이 발생했다고 판단한다.
이때, 관통 전극 TSV에서 발생 된 불량 현상이 제 1전원라인 V1과 제 2전원라인 V2에 잘 전달되어 브리지가 발생 될 수 있도록 하기 위해 제 1전원라인 V1과 제 2전원라인 V2은 관통 전극 TSV의 상측에 형성되도록 패턴을 형성한다.
이에 따라, 본 발명의 실시예는 패키지 이후의 칩 간(Chip to Chip)의 연결 상태뿐만 아니라, 웨이퍼 레벨에서도 TSV(100)와 칩 간의 연결 상태를 검증할 수 있다.
이러한 본 발명의 실시예는 고용량 및 고속 동작의 디램을 가능케 하는 칩 간의 연결(Chip to Chip Connection)에 관련된 기술인 TSV에 응용이 가능하다.
즉, 향후 반도체 칩 간의 연결시 패키지 이전 단계에서 TSV와 칩 간의 연결을 체크 할 수 있게 된다.
한편, 도 6은 본 발명의 실시예에서 제 1전원라인 V1과 제 2전원라인 V2의 전류를 테스트하기 위한 테스트부(100)의 구성도이다.
제 1전원라인 V1과 제 2전원라인 V2에 브리지가 발생하여 제 1전원라인 V1과 제 2전원라인 V2이 서로 접속되는 불량이 발생하는 경우, 제 1전원라인 V1과 제 2전원라인 V2의 전기적인 접속으로 인한 전류가 발생하게 된다.
테스트부(100)는 제 1전원라인 V1과 제 2전원라인 V2과 연결된다.
테스트부(100)는 제 1전원라인 V1과 제 2전원라인 V2에서 전류가 발생하는지 발생하지 않는지의 여부를 판단하여 TSV의 불량을 검출하게 된다.
이러한 테스트부(100)는 메인 칩 전원 및 제 1전원라인 V1과 제 2전원라인 V2에 연결된다.
그리고, 테스트부(100)는 선택부(110)를 이용하여 메인 칩 전원을 선택하거나 제 1전원라인 V1, 제 2전원라인 V2을 선택하게 된다.
이에 따라, 테스트부(100)는 칩에서 불량이 발생 되었는지, 아니면 TSV에서 불량이 발생 되었는지의 여부를 판단할 수 있게 된다.
즉, 선택부(110)는 TSV 테스트 모드시 메인 칩 전원과의 연결을 차단하고 제 1전원라인 V1, 제 2전원라인 V2을 선택한다.
TSV 테스트 모드시 메인 칩 전원과의 연결을 차단하지 않을 경우, TSV의 테스트를 위한 전원을 별도로 테스트할 수 없고, 메인 칩 전원이 노이즈로 작용할 수도 있다.
이로 인해, TSV 테스트 모드시에는 메인 칩 전원과의 연결을 차단하여 TSV 테스트를 정확하게 수행할 수 있도록 한다.
이에 따라, TSV 테스트 모드시 TSV에서 계면 불량이 발생 되었는지의 여부를 테스트 하게 된다.
반면에, 선택부(110)는 노말 테스트 모드시 제 1전원라인 V1, 제 2전원라인 V2 과의 연결을 차단하고 반도체 장치의 메인 칩 전원을 선택하여 전원 불량을 테스트 하게 된다.
본 발명의 실시예에서 선택부(110)는 스위칭 소자로 이루어질 수 있다.

Claims (31)

  1. 관통 전극과 전기적으로 연결되며 상기 관통 전극의 상부에 형성된 제 1배선;
    상기 제 1배선과 전기적으로 연결되며 상기 제 1배선의 상측에 형성된 제 2배선; 및
    상기 관통 전극과 대응하도록 상기 관통 전극의 상측에 형성된 제 1전원라인 및 제 2전원라인을 포함하고,
    상기 제 1전원라인과 상기 제 2전원라인은
    상기 제 2배선과 동일한 레이어에 상에 형성되며, 상기 관통 전극과 전기적으로 접속되지 않는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 서로 인접하게 형성되는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 관통 전극의 불량 발생시 상기 제 1전원라인과 상기 제 2전원라인은 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 상기 관통 전극의 상측 가운데 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 슬릿 형태를 갖는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 서로 다른 전원과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 1전원라인은 전원전압 공급 라인과 연결되는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 2전원라인은 접지전압 공급 라인과 연결되는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 라인 패턴으로 형성되는 것을 특징으로 하는 반도체 장치.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 상기 제 2배선과 동일한 높이를 갖는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 상기 제 2배선보다 작은 선폭을 갖는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1배선과 상기 제 2배선은 금속배선인 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1배선, 상기 제 2배선은 메탈 콘택에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 관통 전극과 전기적으로 연결되며 상기 관통 전극의 상부에 형성된 제 1배선;
    상기 제 1배선과 전기적으로 연결되며 상기 제 1배선의 상측에 형성된 제 2배선;
    상기 관통 전극과 대응하도록 상기 관통 전극의 상측에 형성된 제 1전원라인 및 제 2전원라인; 및
    상기 제 1전원라인과 상기 제 2전원라인의 전류를 검출하는 테스트부를 포함하고,
    상기 제 1전원라인과 상기 제 2전원라인은
    상기 제 2배선과 동일한 레이어에 상에 형성되며, 상기 관통 전극과 전기적으로 접속되지 않는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 테스트부는
    상기 관통 전극의 테스트 모드시 상기 제 1전원라인, 상기 제 2전원라인을 선택하고, 노말 테스트 모드시 메인 칩 전원을 선택하는 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 서로 인접하게 형성되는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 관통 전극의 불량 발생시 상기 제 1전원라인과 상기 제 2전원라인은 전기적으로 접속되어 상기 전류를 발생하는 것을 특징으로 하는 반도체 장치.
  20. 삭제
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 상기 관통 전극의 상측 가운데 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 슬릿 형태를 갖는 것을 특징으로 하는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 서로 다른 전원과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23항에 있어서, 상기 제 1전원라인은 전원전압 공급 라인과 연결되는 것을 특징으로 하는 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 23항에 있어서, 상기 제 2전원라인은 접지전압 공급 라인과 연결되는 것을 특징으로 하는 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 라인 패턴으로 형성되는 것을 특징으로 하는 반도체 장치.
  27. 삭제
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 상기 제 2배선과 동일한 높이를 갖는 것을 특징으로 하는 반도체 장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1전원라인과 상기 제 2전원라인은 상기 제 2배선보다 작은 선폭을 갖는 것을 특징으로 하는 반도체 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1배선과 상기 제 2배선은 금속배선인 것을 특징으로 하는 반도체 장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제 1배선, 상기 제 2배선은 메탈 콘택에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
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