CN103681548B - 半导体器件 - Google Patents

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Abstract

本发明公开一种半导体器件，该半导体器件允许检测晶片水平上的硅穿孔（TSV）的连接状态。该半导体器件包括：第一线，其形成在TSV上方；第二线，其形成在第一线上方；以及第一电力线和第二电力线，其形成在与第二线相同的层上。因此，该半导体器件不仅可以检测封装完成之后的芯片对芯片连接状态，而且可以检测晶片水平上的TSV与芯片之间的连接状态，从而减少因封装缺陷芯片所要耗费的不必要的成本和时间。

Description

半导体器件
技术领域
本发明涉及半导体器件，更具体地说，涉及允许检测晶片水平上的硅穿孔（TSV）的缺陷状态的技术。
背景技术
为了提高半导体器件的集成度，最近开发了三维（3D）半导体器件，其中，多个芯片层叠并封装在单个封装中。3D半导体器件通过竖直地层叠两个或更多个芯片而形成，从而可以在相同的空间中获得高集成度。
具体地说，最近使用了硅穿孔（TSV）方案，通过允许多个层叠的芯片被硅孔贯穿而将多个芯片电互连。使用TSV的半导体器件允许各芯片被竖直地贯穿，以便将各芯片电互连，从而与构造成利用位于边缘的线（或配线）来将多个芯片互连的其它半导体器件相比，可以减小封装面积。
图1是示出常规的半导体器件的剖视图。
参考图1，当使用TSV时，层叠具有相同结构的多个芯片，从而可以构造单个半导体器件。
单个半导体器件可以包括：一个主芯片，其用于控制半导体器件的整体操作；以及多个从芯片，其用于存储数据。
根据图1所示的半导体器件，在TSV上形成有第一金属M1，并经由金属触点在第一金属M1上方形成有第二金属M2。
经由金属触点在第二金属M2上方形成有第三金属M3。
常规的半导体器件将芯片形成在晶片上，并在完成切割工序之后执行层叠工序，从而形成封装。
然而，常规的半导体器件在完成封装之后检验芯片对芯片TSV连接（chip-to-chipTSV connection），因而不能检测晶片水平上的缺陷性TSV连接。
在图1中，附图标记（A）示出对应于缺陷TSV的在TSV与第一金属M 1之间的缺陷界面。
图2示出在图1所示的TSV结构中遇到的问题。
在用于多芯片封装的TSV结构中，填充在TSV中的铜（Cu）材料经过后续的加热工序而膨胀。
因此，Cu材料的膨胀导致裂纹出现，从而出现如（A）所示的TSV不与上方的金属垫相连的缺陷界面。
如果如（A）所示的TSV垫中出现缺陷部分，则在芯片层叠期间会出现芯片对芯片缺陷性连接。
当测试晶片时检测到缺陷TSV垫，则必须使制造工序延长至后续的封装步骤。
然而，当在现有TSV结构中测试晶片时，没有检测到缺陷TSV，则只能在封装之后检测故障TSV操作。
因此，产生了因封装缺陷材料而造成的不必要的成本。
图3a和图3b示出用于图1所示的TSV结构的有缺陷的金属线。
图3a是示出形成在TSV上方的第二金属线M2的平面图。
参考图3a，当没有出现缺陷TSV时，正常地形成第二金属线M2。
另一方面，图3b示出TSV中出现的缺陷界面。
参考图3b，如（B）所示，形成在TSV上方的有缺陷的第二金属线M2与相邻的金属线不必要地相连。
TSV结构要求高速度、高容量的DRAM操作。
在对TSV中的内部线路制造（inline fabrication）不做较大的改变情况下，构造成不耗费高成本的中间水平结构可以检查完成这种层叠之后其自身的连接性。
因此，当在晶片处理中出现缺陷性TSV连接时，常规的半导体器件难以检测出缺陷性TSV连接，因而当封装缺陷芯片时会耗费不必要的成本。
发明内容
本发明旨在提供如下半导体器件：该半导体器件基本解决了由于现有技术的限制或缺点而导致的一个或多个问题。
本发明涉及如下的半导体器件：其构造成预检测TSV连接性，从而可以减少因封装缺陷芯片而造成的不必要的成本和时间的消耗。
根据一个实施例，一种半导体器件包括：第一线，其与硅穿孔（TSV）电连接，并形成在所述TSV上方；第二线，其与所述第一线电连接，并形成在所述第一线上方；以及第一电力线和第二电力线，其形成在所述TSV上，使得所述第一电力线和所述第二电力线覆盖所述TSV。
所述第一电力线和所述第二电力线可以彼此相邻。
当所述TSV中存在缺陷部分时，所述第一电力线和所述第二电力线可以彼此电连接。
所述第一电力线和所述第二电力线可以形成在与所述第二线相同的层上。
所述第一电力线和所述第二电力线可以形成在所述TSV的上部的中部上方。
所述第一电力线和所述第二电力线可以构造成狭缝的形式。
所述第一电力线和所述第二电力线可以与不同的电源电连接。
所述第一电力线可以与电源线相连。
所述第二电力线可以与接地电压线相连。
所述第一电力线和所述第二电力线可以形成线图案。
所述第一电力线和所述第二电力线可以不与所述TSV电连接。
所述第一电力线和所述第二电力线均可以具有与所述第二线的高度相同的高度。
所述第一电力线和所述第二电力线均可以具有比所述第二线的临界尺寸小的临界尺寸（CD）。
所述第一线和所述第二线均包括金属。
所述第一线和所述第二线可以经由金属触点而彼此电连接。
根据另一个实施例，一种半导体器件包括：第一线，其与硅穿孔（TSV）电连接，并形成在所述TSV上方；第二线，其与所述第一线电连接，并形成在所述第一线上方；第一电力线和第二电力线，其形成在所述TSV上，使得所述第一电力线和所述第二电力线覆盖所述TSV；以及测试单元，其构造成检测所述第一电力线和所述第二电力线之间流动的电流。
所述测试单元可以包括用于选择所述第一电力线和所述第二电力线的选择单元，并且可以在正常测试模式期间选择主芯片电源。
当所述TSV中存在缺陷部分时，所述第一电力线和所述第二电力线可以彼此电连接。
应该理解的是，上文的概括性描述和下文的详细描述都是示例性的和解释性的，并且是为了提供进一步的解释。
附图说明
图1是示出常规的半导体器件的剖视图。
图2是示出在图1所示的TSV结构中遇到的问题的剖视图。
图3a和图3b示出用于图1所示的TSV结构的有缺陷的金属线。
图4是根据实施例的半导体器件的平面图。
图5是示出根据实施例的半导体器件的剖视图。
图6是示出用于测试根据实施例的电力线中流动的电流的测试单元的框图。
具体实施方式
下面详细描述本发明的实施例，附图示出本发明的实例。在全部附图中尽量以相同的附图标记表示相同或相似的部分。
图4是示出根据本发明的实施例的半导体器件的平面图。
参考图4，在半导体器件的最下层形成硅穿孔（TSV）。
为了制成高容量和高速度的半导体器件，可以层叠多个DRAM芯片，以便采用芯片对芯片连接（chip-to-chip connection）以及芯片对基板连接（chip-to-subconnection）。
为了实现该目的，TSV形成为芯片中的电极，以使所得的TSV穿过DRAM芯片。
在这种情况下，TSV包括具有良好导电性的造价低的铜（Cu）材料。
在TSV上方形成有用作垫的多根第二金属线M2。
多根第二金属线M2具有如平面图中所示的线图案。
第一电力线V1和第二电力线V2形成为覆盖TSV的上部的中部。
在这种情况下，第一电力线V1和第二电力线V2彼此邻近（例如，相邻），并且第一电力线V1和第二电力线V2各自都具有线图案。
另外，第一电力线V1与电源电压（VDD）线相连，第二电力线V2与接地电压（VSS）线相连。
根据本发明的实施例，第一电力线V1具有电源电压（VDD）水平，第二电力线V2具有接地电压（VSS）水平。
然而，实施例的范围和精神不限于此，第一电力线V1可以具有电位差高的高电源电压VCC，第二电力线V2可以具有接地电压（GND）或其它电压水平。
也就是说，电源电压与接地电压之间的电位差越高，第一电力线V1与第二电力线V2之间产生的电流就越大。结果，电流越大，检测到缺陷状态的可能性就越高。
另外，第一电力线V1和第二电力线V2形成在第二金属线M2之间，以将第二金属线M2彼此隔开。
图5是示出根据本发明的实施例的半导体器件的剖视图。
更具体地说，图5是示出沿着图4所示的Y轴方向截取的半导体器件的剖视图。
第一金属线M1形成在图5所示的半导体器件的TSV上方。
与金属触点MC1相连的第二金属线M2形成在第一金属线M1上方。
与金属触点MC2相连的第三金属线M3形成在第二金属线M2上方。
上述半导体器件将芯片形成在晶片上，并在完成切割工序之后执行层叠工序，从而可以形成封装。
第一电力线V1和第二电力线V2形成为覆盖第二金属线M2的中部。
在这种情况下，第一电力线V1和第二电力线V2形成在与第二金属线M2相同的层（O）上。
第一电力线V1和第二电力线V2形成为如半导体器件的剖视图所示的狭缝。
第二金属线M2经由金属触点MC1和第一金属线M1而与下面的TSV电连接。
然而，第一电力线V1和第二电力线V2不与下面的TSV电连接。
第一电力线V1和第二电力线V2各自都具有与第二金属线M2的高度相同的高度，并与第二金属线M2相比具有较小的临界尺寸（CD）。
构造成使TSV及芯片互连的第二金属线M2受铜（Cu）的迁移特性的影响。
因此，如果TSV中出现缺陷部分，则在形成于TSV上方的第一金属线M1中出现缺陷界面。
在第一金属线M1上方出现缺陷轮廓。
换句话说，如果第一金属线M1的界面处出现缺陷部分，则氧化物层（O）的形成在第一金属线M1与第二金属线M2之间的表面不平坦，结果形成不平坦的氧化物层。
因此，当形成第二金属线M2时，会获得不精确的光掩模处理。
因而，第二金属线M2的图案被扭曲，使得第二金属线M2不是以期望的方式被图案化。
因此，在形成于第一金属线M1上方的第一电力线V1与第二电力线V2之间产生桥接。
第一电力线V1和第二电力线V2以出现缺陷性连接的方式彼此电连接。
在这种情况下，具有电源电压（VDD）水平的第一电力线V1与具有接地电压（VSS）水平的第二电力线V2相连，从而不可避免地出现电流（IDD）。
如果在测试晶片水平时由于第一电力线V1和第二电力线V2而在芯片中出现电流，则表明TSV中存在缺陷部分。
为了允许TSV中产生的缺陷部分以在第一电力线V1与第二电力线V2之间形成桥接的方式施加到第一电力线V1和第二电力线V2上，在TSV上方形成用于形成第一电力线V1和第二电力线V2的特定图案。
因此，本发明的实施例可以检查完成封装之后的芯片对芯片连接状态，同时甚至可以检验晶片水平上的TSV 100与芯片之间的连接状态。
本发明的上述实施例可以应用到TSV上从而以高容量、高速度的DRAM能实现的方式指示芯片对芯片连接。
换句话说，在使半导体芯片互连期间，可以在封装步骤之前的步骤中检查TSV与芯片之间的连接。
图6是示出根据本发明的实施例的用于测试第一电力线V1或第二电力线V2中流动的电流的测试单元100的框图。
参考图6，如果第一电力线V1与第二电力线V2之间存在桥接而出现使第一电力线V1与第二电力线V2相连的缺陷部分，则第一电力线V1与第二电力线V2之间的电连接会引起电流出现。
测试单元100与第一电力线V1及第二电力线V2相连。
测试单元100判断第一电力线V1与第二电力线V2之间是否存在电流，从而可以检测是否存在缺陷TSV。
测试单元100不仅与主芯片电源相连，而且与第一电力线V1及第二电力线V2相连。
测试单元100可以使用选择单元110来选择主芯片电源，或者可以选择第一电力线V1或第二电力线V2。
因此，测试单元100可以根据选择结果判断芯片或TSV中是否存在缺陷部分。
换句话说，在TSV测试模式期间，选择单元110阻止与主芯片电源连接并选择第一电力线V1和第二电力线V2。
如果在TSV测试模式中不阻止与主芯片电源连接，则难以独立地测试用于测试TSV的电源，并且主芯片电源可能被用作噪声。
结果，在TSV测试模式中阻止了与主芯片电源连接，从而可以正确地执行TSV测试。
因此，本发明的实施例可以在TSV测试模式期间测试是否存在缺陷界面。
另一方面，在正常测试模式期间，选择单元110阻止第一电力线V1与第二电力线V2之间的连接并选择半导体器件的主芯片电源，从而可以识别是否存在缺陷电源。
根据实施例的选择单元110可以包括开关元件。
根据上述描述可以显而易见地看出，根据实施例的半导体器件不仅可以检测芯片对芯片的连接性，而且可以检测TSV与芯片之间在晶片水平上的连接性。因此，可以降低因封装缺陷芯片而造成的不必要的成本和时间的耗费。
本领域技术人员将理解到，可以在不脱离精神和本质特征的情况下以与本文所公开的方式不同的其它具体方式来实施实施例。因此，上述示例性实施例被认为是示例性的，而不是限制性的。本发明的范围应该由所附权利要求书及其合法的等同内容来确定，而不是由上述描述来确定，并且本发明意图涵盖落入所附权利要求书的含义及等同范围内的全部修改。另外，在提交本申请之后，通过后续的修改，可以使所附权利要求书中彼此没有明确引用的权利要求组合成示例性实施例，或者被包含在新的权利要求中。
尽管以上描述了多个示例性实施例，但应该理解的是，本领域的技术人员可以设想出多种其它变型例和实施例，这些变型例和实施例落入以上所公开的主旨的精神和范围内。具体地说，可以在上述公开、附图和所附权利要求书的范围内对部件和/或布置进行多种修改和变型。除了对部件和/或布置进行多种修改和变型之外，对于本领域技术人员而言，显然还可以选择性地使用。
本申请要求2012年8月29日提交的韩国专利申请No.10-2012-0094990的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (27)

1.一种半导体器件，包括：
第一线，其与硅穿孔电连接，并形成在所述硅穿孔上；
第二线，其与所述第一线电连接，并形成在所述第一线上方；以及
第一电力线和第二电力线，其形成在所述硅穿孔上方，使得所述第一电力线和所述第二电力线覆盖所述硅穿孔，
其中，所述第一电力线和所述第二电力线形成在与所述第二线相同的层上，并且不与所述硅穿孔电连接。
2.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线彼此相邻。
3.根据权利要求1所述的半导体器件，其中，
当所述硅穿孔中存在缺陷部分时，所述第一电力线和所述第二电力线彼此电连接。
4.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线形成在所述硅穿孔的上部的中部上方。
5.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线构造成狭缝的形式。
6.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线与不同的电源电连接。
7.根据权利要求6所述的半导体器件，其中，
所述第一电力线与电源线相连。
8.根据权利要求6所述的半导体器件，其中，
所述第二电力线与接地电压线相连。
9.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线形成线图案。
10.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线均具有与所述第二线的高度相同的高度。
11.根据权利要求1所述的半导体器件，其中，
所述第一电力线和所述第二电力线均具有比所述第二线的临界尺寸小的临界尺寸。
12.根据权利要求1所述的半导体器件，其中，
所述第一线和所述第二线均包括金属。
13.根据权利要求1所述的半导体器件，其中，
所述第一线和所述第二线经由金属触点而彼此电连接。
14.一种半导体器件，包括：
第一线，其与硅穿孔电连接，并形成在所述硅穿孔上方；
第二线，其与所述第一线电连接，并形成在所述第一线上方；
第一电力线和第二电力线，其形成在所述硅穿孔上方，使得所述第一电力线和所述第二电力线覆盖所述硅穿孔；以及
测试单元，其构造成检测所述第一电力线和所述第二电力线之间流动的电流，
其中，所述第一电力线和所述第二电力线形成在与所述第二线相同的层上，并且不与所述硅穿孔电连接。
15.根据权利要求14所述的半导体器件，其中，
所述测试单元包括用于选择所述第一电力线和所述第二电力线的选择单元，并且在正常测试模式期间选择主芯片电源。
16.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线彼此相邻。
17.根据权利要求14所述的半导体器件，其中，
当所述硅穿孔中存在缺陷部分时，所述第一电力线和所述第二电力线彼此电连接。
18.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线形成在所述硅穿孔的上部的中部上方。
19.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线构造成狭缝的形式。
20.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线与不同的电源相连。
21.根据权利要求20所述的半导体器件，其中，
所述第一电力线与电源线相连。
22.根据权利要求20所述的半导体器件，其中，
所述第二电力线与接地电压线相连。
23.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线形成线图案。
24.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线均具有与所述第二线的高度相同的高度。
25.根据权利要求14所述的半导体器件，其中，
所述第一电力线和所述第二电力线均具有比所述第二线的临界尺寸小的临界尺寸。
26.根据权利要求14所述的半导体器件，其中，
所述第一线和所述第二线均包括金属。
27.根据权利要求14所述的半导体器件，其中，
所述第一线和所述第二线经由金属触点而彼此电连接。
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