CN101097905B - 半导体器件及其制造方法 - Google Patents

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Abstract

在由堆叠的半导体芯片构成的半导体器件中，为了独立地测试每个芯片，第二芯片被布置为面向第一芯片，同时其第二互连端子被连接到第一芯片的第一互连端子。第一和第二芯片的第一和第二外部端子被形成在第一和第二芯片的表面上，该表面在第一和第二芯片的同一侧。因此，即使在第一和第二芯片被粘贴到一起后，也可以在操作它们的同时独立地测试第一和第二芯片。此外，由于可以使测试探针等从同一侧接触第一芯片和第二芯片的外部端子，所以可以同时测试第一芯片和第二芯片。

Description

半导体器件及其制造方法 
技术领域
本发明涉及采用芯片上芯片(chip on chip)等技术的由堆叠的半导体芯片构成的半导体器件。 
背景技术
近年来，在诸如移动电话之类的系统产品中处理的数据量有了极大的增长。根据这种增长，安装在系统产品中的半导体存储器的容量也增大了，并且需要具有较高数据传输速率的半导体存储器。一般而言，已提供了系统芯片(SoC)和系统封装(System in Package，SiP)作为这种类型的系统产品中安装的半导体器件，在SoC中逻辑(控制器)和存储器被基础在单个芯片上，在SiP中逻辑芯片和存储器芯片被堆叠并且密封在单个封装中。SoC的半导体工艺非常复杂也很昂贵。相反，SiP是通过封装多个半导体芯片形成的，每个半导体芯片都是通过使用现有半导体工艺制造的，因此不需要开发新的半导体工艺所以制造成本相对较低。因此，利用SiP的系统产品近来有增加的趋势。 
另外，芯片上芯片(CoC)技术越来越多地被用于SiP，CoC利用微锡块(micro-bump)等连接芯片，从而减少寄生LCR来增加数据产生速率，正如在下述专利中所公开的：日本未实审专利申请公开No.2005-39160；日本未实审专利申请公开No.2005-39161；日本未实审专利申请公开No.2005-109419；日本未实审专利申请公开No.2005-332192；日本未实审专利申请公开No.2001-94037；以及日本未实审专利申请公开No.Sho61-42942。 
在CoC中，当芯片被用微锡块等彼此连接时，在大多情形中，使元件形成表面彼此面对，以使寄生LCR减少到最小。在这种情形中，在CoC被组装之后，具有较小芯片尺寸的半导体芯片(小芯片)的表面被具有较大芯片尺寸的半导体芯片(大芯片)覆盖。这不允许将小芯片的外部端子直接连接到半导体器件的外部端子。因此，如果不通过大芯片，就不能单独测试小芯片。此外，如果不通过大芯片，也不能向小芯片提供电源。 
发明内容
本发明的一个目的是在由堆叠的半导体芯片构成的半导体器件中使得可以对半导体芯片进行独立的测试。 
本发明的另一个目的是在由堆叠的半导体芯片构成的半导体器件中，独立地向半导体芯片提供电源并且提高每个半导体芯片的操作余量(operation margin)。 
根据本发明的一个方面，第一芯片具有第一元件形成区域、连接到形成在第一元件形成区域中的电路的第一互连端子、以及将形成在第一元件形成区域中的电路连接到半导体器件外的第一外部端子。第二芯片具有第二元件形成区域、连接到形成在第二元件形成区域中的电路的第二互连端子、以及将形成在第二元件形成区域中的电路连接到半导体器件外的第二外部端子。第二芯片经由被连接到第一互连端子的第二互连端子被布置为面向第一芯片。第一和第二外部端子被形成在第一和第二芯片的表面上。这些表面在第一和第二芯片的同一侧上，并且第一外部端子没有连接到第二芯片并且第二外部端子没有连接到第一芯片。因此，即使在第一芯片和第二芯片被粘贴到一起后，也可以操作第一芯片和第二芯片来独立地进行测试。此外，由于可以使测试探针等从同一侧与第一芯片和第二芯片的外部端子接触，所以可以同时测试第一和第二芯片。此外，利用第一和第二外部端子使得可以分别向第一芯片和第二芯片提供独立的电源。这从而可以提高第一和第二芯片的操作余量。 
为了制造半导体器件，首先，经分割的第二芯片被粘贴到处于晶片状态中的第一芯片上以形成多个CoC。接下来，通过测试从这些CoC中挑选出正常操作的CoC。此刻，利用用于测试的第一和第二外部端子，使得不仅可以测试整个半导体器件而且也可以独立地测试第一和第二芯片。结果，可以减少测试图样等的数目，从而可以缩短测试时间。接下来，通过 对每个正常操作的CoC进行封装形成半导体器件。然后，通过测试从封装后的半导体器件中挑选出正常操作的半导体器件。 
根据本发明另一个方面，半导体器件具有彼此被电连接并且彼此面对的第一芯片和第二芯片。第一芯片具有第一突出部分，该第一突出部分是第一芯片的外围的一部分，并且从第二芯片的外围突起。第二芯片具有第二突出部分，该第二突出部分是第二芯片的外围的一部分，并且从第一芯片的外围突出。第一和第二突出部分具有电连接到半导体器件外的外部端子。因此，可以对被粘贴到一起的第一和第二芯片进行独立测试。此外，通过利用第一和第二外部端子，可以向第一和第二芯片提供独立的电源。结果，可以提高第一和第二芯片的操作余量。 
根据本发明的又一个方面，第一具有第一元件形成区域和第一外部端子。布线层被布置在第一芯片上，并且具有互连部分和外部连接部分。第二芯片被布置在布线层上并且具有第二元件形成区域，第二芯片比第一芯片小，并且具有至少一个第二外部端子。布线层的互连部分将第一和第二芯片各自的元件形成区域电连接。布线层的外部连接部分被连接到第二外部端子，并且与第一芯片的第一元件形成区域电隔离，并且还具有从第二芯片的外围向外突出的突出部分。因此，即使在第一和第二芯片被粘贴到一起后，也可以利用被连接到外部连接部分的第一外部端子和第二外部端子操作第一芯片和第二芯片以进行独立测试。此外，由于可以使测试探针等从同一侧接触第一外部端子和外部连接部分，所以可以同时测试第一和第二芯片。此外，通过利用第一和第二外部端子可以分别向第一和第二芯片提高独立的电源。结果，可以提高第一和第二芯片的操作余量。 
为了制造指针半导体器件，首先，在处于晶片状态中的每个第一芯片上形成布线层。接下来，将经分割的第二芯片粘贴到其上来形成多个CoC。接下来，对CoC进行测试来挑选出正常操作的CoC。此刻，通过利用用于测试的第一和第二外部端子(外部连接端子)，不仅可以测试整个半导体器件，而且可以独立地测试第一和第二芯片。结果，可以减少测试图样的数目等，并且可以缩短测试时间。接下来，每个好CoC被封装以形成半导体器件。然后，通过测试从封装后的半导体器件中挑选出正常操作 的半导体器件。 
附图说明
在结合附图阅读下面的详细描述时，本发明的本质、原理和用途将变得更清楚，在附图中相似的部分由相同的标号表示，其中： 
图1是示出了本发明第一实施例的说明视图； 
图2是示出了其中图1所示SiP芯片被密封在另一个封装中的示例的说明视图； 
图3是示出了第一实施例的半导体器件的制造方法的流程图； 
图4是示出了在图3所示CoC安装之后逻辑芯片的晶片的平面图； 
图5是示出了本发明第二实施例的半导体器件的制造方法的流程图； 
图6是示出了本发明第三实施例的半导体器件的制造方法的流程图； 
图7是示出了在图6所示CoC安装之后逻辑芯片的晶片的平面图； 
图8是示出了本发明第四实施例的说明视图； 
图9是示出了本发明第五实施例的说明视图； 
图10是示出了本发明第六实施例的说明视图； 
图11是示出了本发明第七实施例的说明视图； 
图12是示出了本发明第八实施例的说明视图； 
图13是示出了本发明第九实施例的说明视图； 
图14是示出了本发明第十实施例的说明视图； 
图15是示出了本发明第十一实施例的说明视图； 
图16是示出了本发明第十二实施例的说明视图； 
图17是示出了本发明第十三实施例的说明视图； 
图18是示出了本发明第十三实施例中的半导体器件的制造方法的流程图； 
图19是示出了本发明第十四实施例的说明视图； 
图20是示出了本发明第十五实施例的说明视图； 
图21是示出了本发明第十六实施例的说明视图； 
图22是示出了本发明第十六实施例中的半导体器件的制造方法的流 程图； 
图23是示出了本发明第十七实施例中的半导体器件的制造方法的流程图； 
图24是示出了本发明第十八实施例中的半导体器件的制造方法的流程图； 
图25是示出了本发明第十九实施例中的半导体器件的制造方法的流程图；以及 
图26是示出了图25所示CoC安装之后的存储器芯片的晶片的平面图。 
具体实施方式
下面将利用附图描述本发明的实施例。 
图1示出了第一实施例。利用芯片上芯片(下文称作CoC)技术形成了半导体器件SEM，在该技术中，存储器芯片MEM(第二芯片)被粘贴到逻辑芯片LOG(第一芯片)上来构成系统封装(下文称作SiP)并且SiP芯片(CoC)芯片被封装在封装PKG中。 
逻辑芯片LOG在图1的横向方向上的长度比存储器芯片MEM的长，并且逻辑芯片LOG在(图1的左和右方向上)不与存储器芯片MEM重叠的位置处具有多个外部端子ETL。存储器芯片MEM在与逻辑芯片LOG重叠的位置处具有两个外部端子ETM。逻辑芯片LOG和存储器芯片MEM具有多个分别彼此互连的互连端子ICTL和ICTM。 
存储器芯片MEM具有例如测试电路TEST。测试电路TEST是例如BIST(内建自测试)电路。响应于在外部端子ETM处接收到的测试信号，测试电路TEST开始其操作来测试存储器芯片MEM的内部电路(其存储器阵列和控制电路)。测试电路TEST在逻辑芯片LOG访问存储器芯片MEM的正常操作模式中被禁止操作。例如，当外部端子ETM之一的电压电平指示非激活状态时，存储器芯片MEM维持正常操作模式，并且响应于该外部端子ETM的电压电平的激活，其从正常操作模式转换到测试模式，在测试模式中执行对存储器芯片MEM的操作测试。另一个外部 端子ETM被用于选择例如两类测试之一。因此，外部端子ETM充当测试端子。在测试电路TEST执行一类测试时，测试端子(外部端子ETM)的数目可以是一。或者，在当有多类测试时，测试端子的数目可能被增加到三或者四个。此外，可以形成输出测试结果的外部端子ETM。 
测试电路TEST并不限于BIST电路。例如，当在存储器芯片MEM中形成有用于减轻故障的冗余存储器单元(冗余字线或冗余位线)和用冗余存储器单元替换正常存储器单元的熔丝(正常字线或者正常位线)时，测试电路TEST可以包括冗余电路，用于对熔丝进行编程来用冗余存储器单元替换被测试确定为有缺陷的存储器单元。 
如图1中的A-A′和B-B′剖视图所示，逻辑芯片LOG和存储器芯片MEM被组装到SiP芯片中，同时元件形成区域EAL、EAM彼此相对。在这里，元件形成区域EAL、EAM是其中诸如晶体管和电阻器之类的元件被形成的区域。下文中，元件形成区域EAL、EAM被形成在其中的表面将被称作前表面，相反的表面将被称作后表面。互连端子ICTL被连接到在元件形成区域EAL中形成的未示出的电路。互连端子ICTM被连接到在元件形成区域EAM中形成的未示出的电路。互连端子ICTL和ICTM经由微锡块MBP等(传导连接元件)被彼此电连接。 
如图1中的右边的B-B′剖视图所示，逻辑芯片LOG的外部端子ETL被形成在逻辑芯片LOG的前表面上。外部端子ETL被连接到元件形成区域EAL的未示出的电路。逻辑芯片LOG的电路包括控制存储器芯片MEM的操作的存储器控制电路。外部端子ETL包括电源端子，并且经由金属线WB等被键合到封装PKG的端子PTL。 
如图1中的左边的A-A′剖视图所示，存储器芯片MEM的外部端子ETM被形成在存储器芯片MEM的后表面上。外部端子ETM经由通孔THM被连接到元件形成区域EAM的测试电路TEST。通孔THM从元件形成区域EAM向上穿到外部端子ETM，并且用例如传导材料填充。外部端子ETM经由金属线WB等被键合到封装PKG的端子PTM。端子PTL和PTM被连接到在封装板PBRD的下侧上形成的锡块BP。锡块BP是半导体器件SEM的外部端子，并且被连接到未示出的系统板的端子。 
在逻辑芯片LOG和存储器芯片MEM被组装进SiP芯片的状态中，逻辑芯片LOG的外部端子ETL和存储器芯片MEM的外部端子ETM被形成在逻辑芯片LOG和存储器芯片MEM的面向同一侧的表面上(图1中的A-A′剖视图和B-B′剖视图的上侧)。因此，通过提供测试信号到外部端子ETM，可以在存储器芯片MEM已被粘贴到处于晶片状态中的逻辑芯片LOG上的状态中，独立地测试存储器芯片MEM。利用外部端子ETL使得可以独立地测试逻辑芯片LOG。因此，存储器芯片MEM和逻辑芯片LOG可以独立地并且同时被测试。此外，在SiP被组装后，存储器芯片MEM可以被独立地测试。由于形成了将外部端子ETM连接到元件形成区域EAM的通孔THM，所以即使在组装了SiP的状态中存储器芯片MEM的前表面完全被逻辑芯片LOG覆盖的情形中，即，即使在存储器芯片MEM比逻辑芯片LOG小的情形中，也可以独立地测试存储器芯片MEM。 
外部端子ETL从半导体器件SEM的外部接收使逻辑芯片LOG操作的信号，或者外部端子ETL输出逻辑芯片LOG的信号。在访问存储器芯片MEM时，逻辑芯片LOG使用互连端子ICTL和ICTM来输出命令信号、地址信号和写数据信号到存储器芯片MEM，并且接收来自存储器芯片MEM的读数据信号。交换命令信号、地址信号和数据信号是由逻辑芯片LOG的存储器控制电路执行的。如上所述，存储器芯片MEM在正常操作模式期间响应于提供给互连端子ICTL和ICTM的信号操作。 
图2示出了图1所示SiP芯片被封装在另一种封装PKG中的示例。图2中的A-A′和B-B′剖视图对应于图1中的那些。在此示例中，与图1相反，存储器芯片MEM被布置在封装板PBRD一侧，并且锡块IBP被形成在外部端子ETL和ETM上。外部端子ETL和ETM经由锡块IBP被连接到封装板PBRD的端子PTL和PTM。顺便提及，在形成在外部端子ETL上的锡块IBP的形状实际上基本上是球形的。 
图3示出了第一实施例的半导体器件SEM的制造方法。存储器芯片MEM和逻辑芯片LOG利用不同的晶片工艺(制造工艺)被制造出。在被制造出后，存储器芯片MEM被形成在其上的晶片被分割，以被分离成独 立的存储器芯片MEM。例如，每个存储器芯片MEM的存储器容量相对较小，尺寸也相对较小。此外，通过使用老一代的晶片工艺，存储器芯片MEM被制造出。因此，晶片被制作后存储器芯片MEM的成品率为例如98％。由于近乎所有的存储器芯片MEM都是良好的芯片，所以在存储器芯片MEM被分割开之前不进行任何取样测试(probe test)仅给制造成本带来较小的影响。具体而言，在本发明中，由于存储器芯片MEM可以在SiP芯片状态中被独立地测试，所以可以在SiP芯片被组装之后测试存储器芯片MEM，这可以减少测试所需的总的时间。 
然后，已被分割开的存储器芯片MEM被粘贴到晶片状态中的逻辑芯片LOG上，从而形成多个SiP芯片(CoC安装)。处于晶片状态中的SiP芯片将经过探针测试以被分类成好芯片和坏芯片。此刻，通过使用图1所示外部端子ETM，可以独立地测试存储器芯片MEM，这可以提高测试的效率。具体而言，通过利用外部端子ETL和ETM来同时对逻辑芯片LOG和存储器芯片MEM进行测试，可以缩短测试时间。相反，传统上，存储器芯片MEM是使用逻辑芯片LOG的外部端子ETL间接被测试的。因此，在采用CoC技术的SiP中，可以同时测试存储器芯片MEM和逻辑芯片LOG。 
在探针测试之后，晶片状态的SiP芯片被分割开，并且仅由探针测试确定为好芯片的SiP芯片被封装，从而SiP芯片(半导体器件SEM)被制作完成。然后，通过最终测试SiP被分类成好SiP和坏SiP。顺便提及，如图1和图2所示，通过将存储器芯片MEM的外部端子ETM连接到半导体器件SEM的外部端子BP，可以不通过逻辑芯片LOG直接对存储器芯片MEM进行测试，即使在存储器芯片MEM和逻辑芯片LOG被封装到SiP也是如此。因此，有助于实现对存储器芯片MEM的故障分析等。顺便提及，在仅在制造过程中对存储器芯片MEM进行测试的情形中，不必将外部端子ETM连接到半导体器件SEM的外部端子BP。在这种情形中，外部端子BP的数目可以被减少，并且封装的尺寸也可以被减少。此外，外部端子ETM可以仅在开发半导体器件SEM时使用的原形中被连接到半导体器件SEM的外部端子BP。 
图4示出了图3所示CoC安装之后的逻辑芯片LOG的晶片。图4中的设计出的芯片是存储器芯片MEM，并且被安装在逻辑芯片LOG上。图4中围绕四个SiP芯片的粗线方框PRB示出了其SiP芯片被同时测试的范围。在此示例中，在方框PRB中的任何逻辑芯片LOG是坏芯片时，这四个SiP芯片总是还要同时被执行探针测试。换言之，在SiP芯片的探针测试步骤中，所有逻辑芯片LOG都被测试。这不需要在逻辑芯片LOG的晶片处理之后执行探针测试，如图3所示。尤其是在逻辑芯片LOG的成品率相对较高时，省略了对逻辑芯片LOG的探针测试使得可以减少测试所需的总时间。 
如上所述，在第一实施例中，可以独立地操作逻辑芯片LOG和存储器芯片MEM来对它们进行测试，即使存储器芯片MEM被粘贴到逻辑芯片LOG上也是如此。此外，由于测试探针等可能被与逻辑芯片LOG和来自同一侧的存储器芯片MEM的的外部端子ETL和ETM接触，所以可以同时对逻辑芯片LOG和存储器芯片MEM进行测试。 
图5示出了本发明第二实施例的半导体器件的制造方法。相同的标号和符号被用来指示与第一实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，在存储器芯片MEM(第二芯片)被分割开之前，插入了晶片分类步骤。其他步骤与第一实施例的那些步骤相同。所制造的半导体器件与图1中的相同。 
图5的流程在晶片被制作之后存储器芯片MEM的成品率比第一实施例中的低时被采用。存储器芯片MEM的成品率较低的可能原因是芯片尺寸较大或者采用了新一代的晶片工艺。在晶片分类步骤中，对处于晶片状态中的存储器芯片MEM执行探针测试，然后存储器芯片MEM被分类成好芯片和坏芯片。然后，在存储器芯片MEM被分割开后，仅正常操作的存储器芯片MEM(好芯片)被粘贴到处于晶片状态中的逻辑芯片LOG(第一芯片)上，从而形成(CoC安装)与第一实施例(图3)中的相同的多个SiP芯片。 
上述第二实施例也可以提供与前述第一实施例的效果相同的效果。另外，在本实施例中，由于在晶片被制作后存储器芯片MEM的成品率较低 的情形中仅正常操作的存储器芯片MEM被粘贴到逻辑芯片LOG上，所以可以提高SiP芯片的成品率，从而减少了半导体器件SEM的制造成本。 
图6示出了本发明第三实施例的半导体器件的制造方法。相同的标号和符号被用来指示与在第一和第二实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，在存储器芯片MEM(第二芯片)被分割开之前插入了晶片分类步骤，并且在逻辑芯片LOG(第一芯片)的晶片处理之后也插入了晶片分类步骤。其他步骤与第一实施例的那些相同。所制造的半导体器件与图1中的相同。 
图6中的流程在晶片被制作后存储器芯片MEM和逻辑芯片LOG的成品率比第一实施例的那些低时被采用。在晶片分类步骤中，对处于晶片状态中的存储器芯片MEM(或逻辑芯片LOG)执行探针测试，从而芯片被分类成好芯片和坏芯片。然后，仅正常操作的存储器芯片MEM(好芯片)被粘贴到处于晶片状态中的正常操作的逻辑芯片LOG上(第一芯片)，从而形成(CoC安装)与第一实施例(图3)中的相同的多个SiP芯片。顺便提及，在存储器芯片MEM的成品率较高的情形中，存储器芯片MEM的晶片分类步骤可以与第一实施例中一样被省略。 
图7示出了图6所示CoC安装之后的逻辑芯片LOG的晶片。图7中所设计的芯片是安装在逻辑芯片LOG上的存储器芯片MEM。在本实施例中，存储器芯片MEM不被安装到坏逻辑芯片LOG上(在图7中用X标出的)。对每个SiP芯片分离地执行了探针测试。 
上述第三实施例也可以提供与前述第一和第二实施例的效果相同的效果。另外，在本实施例中，由于存储器芯片MEM被安装到正常操作的逻辑芯片LOG上，并且仅对与坏逻辑芯片LOG相对应的SiP芯片之外的SiP芯片执行探针测试，所以可以提高探针测试的效率，并且可以降低半导体器件SEM的制造成本。 
图8示出了本发明第四实施例。相同的标号和符号被用来指示与在第一实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，存储器芯片MEM的结构与第一实施例的不同。其他结构与第一实施例的相同。 
如图8的A-A′和B-B′剖视图所示，存储器芯片MEM的外部端子ETM被形成在元件形成区域EAM中。在SiP芯片中，存储器芯片MEM的元件形成区域EAM被形成在与面向逻辑芯片LOG(第一芯片)的表面相反的表面上。此外，存储器芯片MEM具有通孔THM，用于将互连端子ICTM连接到元件形成区域EAM。 
上述第四实施例也可以提供与前述第一实施例的效果相同的效果。 
图9示出了本发明第五实施例。相同的标号和符号被用来指示与第一实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，存储器芯片MEM的结构与第一实施例的不同。其他结构与第一实施例的相同。 
存储器芯片MEM在图9的横向方向上的长度比第一实施例的长。因此，在存储器芯片MEM(第二芯片)被粘贴到逻辑芯片LOG(第一芯片)上的状态中，逻辑芯片LOG的部分外部端子ETL(图9中的左ETL)被存储器芯片MEM覆盖。为了将外部端子ETL连接到半导体器件SEM的外部端子BP，存储器芯片MEM具有内部接头端子IJOIN、通孔THJ和外部接头端子OJOIN，如图9中的B-B′剖视图所示。 
内部接头端子IJOIN被形成在元件形成区域EAM中，并且经由微锡块MBP被连接到逻辑芯片LOG的外部端子ETL。外部接头端子OJOIN被形成在存储器芯片MEM的后表面上，并且经由通孔THJ被连接到内部接头端子IJOIN。利用这种结构，外部端子ETL可以经由外部接头端子OJOIN被连接到半导体器件SEM的外部。 
上述第五实施例也可以提供与前述第一实施例的效果相同的效果。另外，即使在存储器芯片MEM的尺寸较大并且SiP被组装的状态中逻辑芯片LOG的外部端子ETL被存储器芯片MEM覆盖的情形中，也可以将外部端子ETL连接到半导体器件SEM的外部。 
图10示出了本发明的第六实施例。相同的标号和符号被用来指示与第一和第五实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，存储器芯片MEM的结构和逻辑芯片LOG的外部端子ETL的位置与第一实施例的不同。其他结构与第一实施例的相同。 
同第五实施例(图9)中的一样，存储器芯片MEM(第二芯片)具有内部接头端子IJOIN、通孔THJ和外部接头端子OJOIN，以便经由存储器芯片MEM将逻辑芯片LOG(第一芯片)的外部端子ETL连接到半导体器件SEM外部。此外，存储器芯片MEM具有开关电路SW，用于有选择地将内部接头端子IJOIN连接到内部电路或内部接头端子IJOIN2。尽管未具体示出，但是开关电路SW和内部接头端子IJOIN2被形成用于相应的内部接头端子IJOIN。内部接头端子IJOIN2充当经由微锡块MBP被连接到逻辑芯片LOG的互连端子ICTL的互连端子ICTM。此外，被连接到内部接头端子IJOIN2的互连端子ICTL充当被连接到半导体器件SEM外部的外部端子ETL。 
在本实施例中，在存储器芯片MEM被测试时，开关电路SW被连接到存储器芯片MEM的内部电路。在这种情形中，外部接头端子OJOIN充当测试端子(例如，测试命令端子、测试地址端子和测试数据端子)，通过该测试端子存储器芯片MEM被访问。这种结构使得能够进行与使用测试电路TEST的BIST功能的情形相比更详细的测试。另一方面，当逻辑芯片LOG被测试并且当半导体器件SEM被操作时，开关电路SW被连接到内部接头端子IJOIN2。在这种情形中，外部接头端子OJOIN充当逻辑芯片LOG的外部端子ETL。顺便提及，开关电路SW仅在预定电压电平被施加到未示出的测试焊盘时将外部接头端子OJOIN连接到内部电路，而在其他情形中则将外部接头端子OJOIN连接到内部接头端子IJOIN2。 
顺便提及，开关电路SW可以被形成在其相对尺寸较大的芯片(例如，逻辑芯片LOG)中。在这种情形中，例如，在逻辑芯片LOG中，在被暴露到处于CoC状态中的存储器芯片MEM外面的外部端子ETL处接收到的信号被有选择地提供给逻辑芯片LOG的内部电路或者提供给存储器芯片MEM的内部电路。 
上述第六实施例也可以提供与前述第一和第五实施例的效果相同的效果。另外，由于半导体器件SEM的外部端子BP经由开关电路SW被连接到存储器芯片MEM的内部电路或者逻辑芯片LOG，所以可以利用较少的端子对存储器芯片MEM执行更详细的测试。 
图11示出了本发明的第七实施例。相同的标号和符号被用来指示与第一实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，存储器芯片MEM和逻辑芯片LOG的结构与第一实施例的不同。其他结构与第一实施例的相同。 
在本实施例中，存储器芯片MEM(第一芯片)在图11的横向方向上的长度比逻辑芯片LOG(第二芯片)的长，并且存储器芯片MEM在与逻辑芯片LOG不重叠的位置处(图11中的右和左方向)具有两个外部端子ETM。逻辑芯片LOG在与存储器芯片MEM重叠的位置处具有多个外部端子ETL。外部端子ETL包括控制信号的端子和电源端子。外部端子ETL经由通孔THL被连接到元件形成区域EAL。本实施例的半导体器件SEM具有与第一实施例(图1)基本相同的结构，除了较小芯片尺寸的逻辑芯片LOG被粘贴到较大尺寸的存储器芯片MEM上之外。 
上述第七实施例也可以提供与前述第一实施例的效果相同的效果。另外，由于形成了通孔THL，所以即使在逻辑芯片LOG比存储器芯片MEM小的情形中，也可以将逻辑芯片LOG的外部端子ETL直接连接到半导体器件SEM的外部端子BP。尤其是由于电源可以不经由存储器芯片MEM而被提供给逻辑芯片LOG，所以可以提高逻辑芯片LOG的操作余量。一般而言，存储器芯片MEM具有较少的金属布线层，因此，添加用于逻辑芯片LOG的电源布线可能增大电源阻抗并且降低操作余量。 
图12示出了本发明的第八实施例。相同的标号和符号被用来指示与第一和第四实施例中所述的元件相同的元件，并且省略了对它们的详细描述。本实施例的半导体器件SEM具有与第四实施例(图8)的基本相同的结构，除了较小尺寸的逻辑芯片LOG被粘贴在较大尺寸的存储器芯片MEM上之外。 
逻辑芯片LOG(第二芯片)在与存储器芯片(第一芯片)重叠的位置处具有多个外部端子ETL。外部端子ETL包括控制信号的端子和电源端子。外部端子ETL经由通孔THL被连接到元件形成区域EAL。上述第八实施例也可以提供与前述第一、第四和第七实施例的效果相同的效果。 
图13示出了本发明的第九实施例。相同的标号和符号被用来指示与 第一和第五实施例中所述的元件相同的元件，并且省略了对它们的详细描述。本实施例的半导体器件SEM具有与第五实施例(图9)的基本相同的结构，除了较小尺寸的逻辑芯片LOG被粘贴在较大尺寸的存储器芯片MEM上之外。即，在本实施例中，如B-B′剖视图所示，存储器芯片MEM的外部端子ETM之一(图13的左ETM)经由形成在逻辑芯片LOG中的内部接头端子IJOIN、通孔THJ和外部接头端子OJOIN被连接到半导体器件SEM的外部。 
上述第九实施例也可以提供与前述第一、第五和第七实施例的效果相同的效果。 
图14示出了本发明的第十实施例。相同的标号和符号被用来指示与第一、第五、第八和第九实施例中所述的元件相同的元件，并且省略了对它们的详细描述。本实施例的存储器芯片MEM(第一芯片)在横向方向上的长度比第八实施例(图13)的存储器芯片MEM的短。因此，在SiP芯片被组装的状态中，存储器芯片MEM的外部端子ETM之一(图14中的左ETM)被逻辑芯片LOG(第二芯片)覆盖。与第九实施例(图13)中一样，逻辑芯片LOG具有内部接头端子IJOIN、通孔THJ和外部接头端子OJOIN，以便将外部端子ETM连接到半导体器件SEM的外部端子BP。此外，如A-A′和B-B′剖视图所示，在SiP芯片被组装的状态中，逻辑芯片LOG的元件形成区域EAL被形成在与面向存储器芯片MEM的表面相反的表面上。因此，逻辑芯片LOG具有用于将互连端子ICTL连接到元件形成区域EAL的通孔THL。 
上述第十实施例也可以提供与前述第一、第五和第七实施例的效果相同的效果。 
图15示出了本发明的第十一实施例。相同的标号和符号被用来指示与第一、第六、第七和第九实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，第六实施例(图10)的开关电路SW被形成在第九实施例(图13)的逻辑芯片LOG中。尽管未具体示出，但是开关电路SW和内部接头端子IJOIN2被形成用于相应的内部接头端子IJOIN。 
开关电路SW将逻辑芯片LOG(第二芯片)的外部接头端子OJOIN选择性地连接到逻辑芯片LOG的内部电路或连接到存储器芯片MEM(第一芯片)的外部端子ETM(ICTM)。连接到开关电路SW的输出的内部接头端子IJOIN2充当互连端子ICTL，其经由微锡块MBP被连接到存储器芯片MEM的互连端子ICTM，以便将外部接头端子OJOIN连接到外部端子ETM(ICTM)。此外，连接到内部接头端子IJOIN2的互连端子ICTM充当连接到半导体器件SEM外部的外部端子ETM。 
顺便提及，开关电路SW可以被形成在尺寸较大的芯片上(在本实施例中，存储器芯片MEM)。在这种情形中，例如，在存储器芯片MEM中，在暴露到处于CoC状态中的存储器芯片MEM的外面的外部端子ETM处接收到的信号可以被有选择地提供给存储器芯片MEM的内部电路或者提供给逻辑芯片LOG的内部电路。 
上述第十一实施例也可以提供与前述第一、第六和第七实施例的效果相同的效果。 
图16示出了本发明的第十二实施例。相同的标号和符号被用来指示与第一和第九实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，第九实施例(图13)的SiP芯片被密封到另一个封装PKG中。在本实施例中，逻辑芯片LOG被设置在与图13相对的封装板PBRD侧上，并且锡块IBP被形成在外部端子ETL和ETM上。外部端子ETL和ETM经由锡块IBP被连接到封装板PBRD的端子PTL和PTM。上述第十二实施例也可以提供与前述第一和第九实施例的效果相同的效果。 
图17示出了本发明的第十三实施例。相同的标号和符号被用来指示与第一和第九实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，逻辑芯片LOG(第一芯片)被放置到芯片托盘(chip tray)CTRY上，此后存储器芯片MEM(第二芯片)被粘贴到在芯片托盘CTRY上的逻辑芯片LOG上。逻辑芯片LOG和被放置在芯片托盘CTRY上的存储器芯片MEM是正常操作的好芯片。在图17中，在逻辑晶片LWAF和存储器晶片MWAF中用X标记的芯片是坏芯片，而没有标记 的芯片是好芯片。在本实施例中，例如，使用了第一实施例的逻辑芯片LOG和存储器芯片MEM。 
图18示出了第十三实施例的半导体器件SEM的制造方法。对与上述图3、图5和图6中的步骤相同的步骤的详细描述将被省略。在本实施例中，已经受了晶片处理的逻辑芯片LOG和存储器芯片MEM在晶片分类步骤中将经过探针测试，并且被分类成好芯片和坏芯片。 
在晶片分类步骤之后，晶片被分割成独立的逻辑芯片LOG和存储器芯片MEM。此后，存储器芯片MEM被安装到在芯片托盘CTRY上的逻辑芯片LOG上(CoC安装)。接下来，对放置在芯片托盘CTRY上的多个SiP芯片同时进行探针测试，以分类成好芯片和坏芯片。仅由探针测试确定为好芯片的SiP芯片才被封装，从而完成SiP(半导体器件SEM)的制造。然后，对SIP进行最后测试以分类成好芯片和坏芯片。 
上述第十三实施例也可以提供与前述第一和第三实施例的效果相同的效果。另外，由于芯片托盘CTRY被用于SiP芯片的探针测试，所以可以对仅利用好逻辑芯片LOG和存储器芯片MEM制造的多个SiP芯片同时进行测试。从而对SiP芯片进行探针测试的时间可以被缩短，并且制造成本可以被降低。 
图19示出了本发明的第十四实施例。相同的标号和符号被用来指示与第一实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，在SiP芯片被组装了的状态中，逻辑芯片LOG具有突出部分PRJL，这些突出部分PRJL是它们的从存储器芯片MEM的外围突出的外围部分。存储器芯片MEM具有突出部分PRJM，这些突出部分PRJM是它们的逻辑芯片LOG的外围突出的外围部分。逻辑芯片LOG的外部端子ETL被形成在突出部分PRJL中。存储器芯片MEM的外部端子ETM被形成在突出部分PRJM中。外部端子ETL和ETM包括电源端子，并且被电连接到半导体器件SEM的外部端子BP。此外，外部端子ETL和ETM分别被形成在元件形成区域EAL和EAM中。存储器芯片MEM具有与第一实施例中一样被连接到外部端子ETM的测试电路(未示出)。逻辑芯片LOG和存储器芯片MEM经由互连端子ICTL和ICTM被彼此电连接。 
逻辑芯片LOG的元件形成区域EAL和存储器芯片MEM的元件形成区域EAM在逻辑芯片LOG和存储器芯片MEM被组装成SiP芯片的状态中彼此相向，如A-A′和B-B′剖视图所示。逻辑芯片LOG的外部端子ETL经由金属线WB等被键合到封装PKG的端子PTL。存储器芯片MEM的外部端子ETM经由锡块IBP被连接到封装板PBRD的端子PTM。由于外部端子ETL和ETM分别被形成在突出部分PRJL和PRJM中，所以在SiP芯片被封装到封装PKG中时可以容易地将外部端子ETL和ETM连接到封装PKG的端子PTL和端子PTM。 
上述第十四实施例也可以提供与前述第一实施例的效果相同的效果。另外，由于外部端子ETL和ETM可以被连接到封装PKG的端子PTL和PTM，所以可以独立地测试逻辑芯片LOG和存储器芯片MEM。此外，由于独立的电源可以被分别提供给逻辑芯片LOG和存储器芯片MEM，所以它们的操作余量可以被提高。由于外部端子ETL和ETM可以被容易地连接到封装PKG的端子PTL和PTM，所以可以容易地开发可以降低开放成本的封装PKG。 
图20示出了本发明的第十五实施例。相同的标号和符号被用来指示与第一和第十四实施例中所述的元件相同的元件，并且省略了对它们的详细描述。本实施例与第十四实施例的不同之处在于多个存储器芯片MEM被粘贴到一个逻辑芯片LOG上。其他结构与第十四实施例(图19)的相同。具体而言，外部端子ETL和ETM包括电源端子。每个存储器芯片MEM具有连接到外部端子ETM的测试电路(未示出)。上述第十五实施例也可以提供与前述第一和第十四实施例的效果相同的效果。 
图21示出了本发明的第十六实施例。相同的标号和符号被用来指示与第一和第十四实施例中所述的元件相同的元件，并且省略了对它们的详细描述。在本实施例中，较小尺寸的逻辑芯片LOG(第二芯片)被粘贴在较大尺寸的存储器芯片MEM(第一芯片)来形成SiP芯片。 
逻辑芯片LOG具有形成在元件形成区域EAL中的多个外部端子ETL和互连端子ICTL。外部端子ETL包括电源端子。存储器芯片MEM具有形成在元件形成区域EAM中的多个外部端子ETM和互连端子ICTM。外 部端子ETM包括电源端子。外部端子ETM可以包括形成在存储器芯片MEM中的未示出的BIST电路的开始端子(测试端子)，并且可以包括测试命令端子、测试地址端子和测试数据端子，通过这些端子存储器芯片MEM可以被独立地测试。由于外部端子ETL和ETM，所以可以独立地测试逻辑芯片LOG和存储器芯片MEM。此外，在本实施例中，布线层WLYR被形成在存储器芯片MEM上。布线层WLYR具有互连部分ICN和外部连接部分ECN。 
互连部分ICN被形成在存储器芯片MEM的互连端子ICTM和外部端子ETM上。外部连接部分ECN被形成在存储器芯片MEM的未示出的绝缘薄膜上，并且与元件形成区域EAM电绝缘。在外部连接部分ECN中，被逻辑芯片LOG覆盖的部分经由微锡块MBP被连接到逻辑芯片LOG的外部端子ETL。在外部连接部分ECN中，突出到逻辑芯片LOG外面的突出部分PRJ被连接到封装PKG的外部端子PTL。 
由于外部连接部分ECN，可以获得与在逻辑芯片LOG的外部端子ETL被移到逻辑芯片LOG外面的情形中的效果等价的效果。因此，逻辑芯片LOG的外部端子ETL可以在不被电连接到存储器芯片MEM的情况下被连接到端子PTL，即使被存储器芯片MEM覆盖也是如此。利用这种结构，可以使被组装成SiP芯片的逻辑芯片LOG和存储器芯片MEM的外部端子ETL(ECN)和ETM面向相同侧(A-A′剖视图的上侧)。因此，通过使测试探针从同一侧与逻辑芯片LOG和存储器芯片MEM接触，可以同时测试逻辑芯片LOG和存储器芯片MEM。此外，由于不存在存储器芯片MEM的干涉，所以可以降低逻辑芯片LOG的电源阻抗(电源布线的阻抗)，并且提高逻辑芯片LOG的操作余量。 
图22示出了第十六实施例的半导体器件SEM的制造方法。对与上述图3中的步骤相同的步骤的详细描述将被省略。在本实施例中，已经过晶片处理的存储器芯片MEM经布线处理以形成布线层WLYR。然后，被分割开的逻辑芯片LOG被粘贴到处于晶片状态的存储器芯片MEM上，从而形成多个SiP芯片(CoC安装)。后续步骤与图3的相同。具体而言，通过执行探针测试，处于晶片状态的SiP芯片被分类成好芯片和坏芯片。此 刻，通过利用外部端子ETL(ECN)和ETM，同时测试逻辑芯片LOG和存储器芯片MEM，可以缩短测试时间。 
上述第十六实施例也可以提供与前述第一实施例的效果相同的效果。另外，即使较小芯片尺寸的逻辑芯片LOG被粘贴到较大尺寸的存储器芯片MEM上后，也可以在利用连接到外部连接部分ECN的外部端子ETM和外部端子ETL独立操作存储器芯片MEM和逻辑芯片LOG的同时测试存储器芯片MEM和逻辑芯片LOG。此外，由于可以使测试探针等从同一侧与外部端子ETM和外部连接部分ECN接触，所以可以同时测试存储器芯片MEM和逻辑芯片LOG。此外，通过利用外部端子ETM和ETL，可以分别向外部端子ETM和逻辑芯片LOG提供独立的电源。结果，可以提高存储器芯片MEM和逻辑芯片LOG的操作余量。 
图23示出了本发明第十七实施例的半导体器件的制造方法。相同的标号和符号被用来表示与在第一和第十六实施例中描述的元件相同的元件，并且对它们的详细描述将被省略。在本实施例中，在逻辑芯片LOG被分割开之前，插入了晶片分类步骤。其他步骤与第十六实施例的那些相同。此外，所制造的半导体器件与图21中的相同。上述第十七实施例也可以提供与前述第一、第二和第十六实施例的效果相同的效果。 
图24示出了本发明第十八实施例的半导体器件的制造方法。相同的标号和符号被用来表示与在第一和第十六实施例中描述的元件相同的元件，并且对它们的详细描述将被省略。在本实施例中，在逻辑芯片LOG被分割开之前，插入了晶片分类步骤，并且在对存储器芯片MEM(第一芯片)的晶片处理之后，也插入了晶片分类步骤。其他步骤与第十六实施例的那些相同。在本实施例中，在晶片分类步骤中被确定为坏芯片的存储器芯片MEM也要经布线处理。但是，逻辑芯片LOG仅被粘贴到正常操作的存储器芯片MEM上。所制造的半导体器件与图21中的相同。上述第十八实施例也可以提供与前述第一、第二和第十六实施例的效果相同的效果。 
图25示出了本发明第十九实施例的半导体器件的制造方法。相同的标号和符号被用来表示与在第一、第十六和第十八实施例中描述的元件相 同的元件，并且对它们的详细描述将被省略。在本实施例中，仅在晶片分类步骤中被确定为好芯片的存储器芯片MEM经布线处理。其他步骤与第十八实施例(图24)的那些相同。所制造的半导体器件与图21中的相同。 
图26示出了在图25所示的CoC安装之后存储器芯片MEM的晶片MWAF。图26中所设计的芯片是安装在存储器芯片MEM上的逻辑芯片LOG。在本实施例中，布线层WLYR仅被形成在正常操作的存储器芯片MEM上。用于形成布线层WLYR的光掩膜(刻线)与每个存储器芯片MEM的尺寸相对应。因此，在布线层WLYR的光刻步骤中，以存储器芯片MEM为单位执行曝光。在坏存储器芯片MEM(图26中标有X的)上不形成布线层WLYR，并且不在其上安装逻辑芯片LOG。对SiP芯片的探针测试分别针对每个SiP芯片被执行。但是，不执行与坏存储器芯片MEM相对应的探针测试。 
上述第十九实施例也可以提供与前述第一、第三和第十六实施例的效果相同的效果。另外，由于不在坏存储器芯片MEM上形成布线层WLYR，所以可以缩短布线处理所花时间，并且可以减少半导体器件SEM的制造成本。 
上述第一-六实施例已描述了这样的示例：其中，测试电路TEST被形成在存储器芯片MEM上，并且存储器芯片MEM的外部端子ETM被用作测试端子。然而，本发明不限于这种实施例。外部端子ETM也不限于测试端子，而是可以是电源端子和信号端子。另一种可能结构的示例是形成大量的外部端子ETM并且将部分外部端子ETM用作电源端子。在这种情形中，通过利用外部端子ETL和ETM，可以分别向逻辑芯片LOG和存储器芯片MEM提供独立的电源。结果，可以提高逻辑芯片LOG和存储器芯片MEM的操作余量。此外，由于除了互连端子ICTM之外，还可以形成存储器芯片MEM的外部端子ETM、命令端子、地址端子、数据端子、电源端子等。在这种情形中，由于外部端子ETM充当用于测试的测试命令端子、测试地址端子和测试数据端子，所以不需要测试电路TEST。此外，这些测试命令端子、测试地址端子和测试数据端子可以被连接到经由 通孔连接到逻辑芯片LOG的互连端子ICTM(命令端子、地址端子和数据端子)。在此情形中，可以在逻辑芯片LOG的电源被断开的同时不利用测试电路TEST而直接测试存储器芯片MEM。 
上述第六和第十一实施例(图10和图15)已描述了这样的实施例：其中，开关电路SW被形成在在SiP芯片被组装后的状态中其元件形成区域EAL和EAM彼此面对的逻辑芯片LOG或存储器芯片MEM上。本发明不限于这种实施例。例如，开关电路SW可以被形成在在SiP芯片被组装后的状态中其元件形成区域EAL和EAM面向同一侧的逻辑芯片LOG或存储器芯片MEM上。 
上述第十六实施例已描述了这样的实施例：其中，布线层WLYR被形成在较大芯片尺寸的存储器芯片MEM上，较小芯片尺寸的逻辑芯片LOG经由布线层WLYR被粘贴在其上。本发明不限于这种实施例。另一种可能的结构示例是在较大芯片尺寸的逻辑芯片LOG(第一芯片)上形成布线层WLYR，并且将较小芯片尺寸的存储器芯片MEM(第二芯片)经由布线层WLYR粘贴到其上。外部端子ETM在不被电连接到逻辑芯片LOG的情况下经由布线层WLYR的突出部分PRJ被连接到半导体器件SEM的外部端子BP。 
在此情形中，例如，存储器芯片MEM具有测试电路TEST(BIST电路)。与在第一实施例中一样，存储器芯片MEM的外部端子ETM是测试端子，通过这些端子测试电路TEST被激活或者要被执行的测试类别被选中。在正常操作模式中，存储器芯片MEM根据经由互连端子ICTL和ICTM从逻辑芯片LOG提供的信号操作。在测试模式中，存储器芯片MEM在测试电路TEST的控制下操作。 
或者，通过形成作为外部端子ETM的测试命令端子、测试地址端子和测试数据端子，可以独立于对逻辑芯片LOG的测试详细地测试存储器芯片MEM。 

Claims (25)

1.一种半导体器件，包括：
第一芯片，其具有第一元件形成区域、连接到形成在所述第一元件形成区域中的电路的第一互连端子，以及将所述形成在所述第一元件形成区域中的电路连接到所述半导体器件外的第一外部端子；
第二芯片，其具有第二元件形成区域、连接到形成在所述第二元件形成区域中的电路的第二互连端子，以及将所述形成在所述第二元件形成区域中的电路连接到所述半导体器件外的第二外部端子，并且其被布置为经由被连接到所述第一互连端子的所述第二互连端子面向所述第一芯片，其中
所述第一和第二外部端子被形成在所述第一和第二芯片的表面上，所述表面在所述第一和第二芯片的同一侧上，并且
其中所述第一外部端子没有连接到所述第二芯片并且所述第二外部端子没有连接到所述第一芯片。
2.如权利要求1所述的半导体器件，其中：
所述第一和第二元件形成区域被形成在所述第一和第二芯片的表面上，所述表面彼此面对；
所述第二外部端子被形成在与所述第二芯片的面向所述第一芯片的表面相反的表面上；并且
所述第二芯片包括从所述第二元件形成区域穿到所述第二外部端子的通孔。
3.如权利要求2所述的半导体器件，其中：
所述第一外部端子被形成在面向所述第二芯片的表面上，并且经由传导连接元件被连接到所述第二芯片；
所述第二芯片包括形成在面向所述第一芯片的表面上并且被连接到所述连接元件的内部接头端子、形成在与面向所述第一芯片的表面相反的表面上的外部接头端子，以及将所述内部接头端子和所述外部接头端子电连接的通孔；并且
所述第一外部端子经由所述外部接头端子被连接到所述半导体器件外。
4.如权利要求3所述的半导体器件，其中：
所述第二元件形成区域包括将所述通孔选择性地连接到所述第二芯片的内部电路或者所述内部接头端子的开关电路。
5.如权利要求1所述的半导体器件，其中：
所述第一元件形成区域被形成在面向所述第二芯片的表面上；
所述第二元件形成区域被形成在与面向所述第一芯片的表面相反的表面上；
所述第二互连端子被形成在面向所述第一芯片的表面上；并且
所述第二芯片包括从所述第二元件形成区域穿到所述第二互连端子的通孔。
6.如权利要求5所述的半导体器件，其中：
所述第一外部端子被形成在面向所述第二芯片的表面上，并且经由传导连接元件被连接到所述第二芯片；
所述第二芯片包括形成在面向所述第一芯片的表面上并且被连接到所述连接元件的内部接头端子、形成在与面向所述第一芯片的表面相反的表面上的外部接头端子，以及将所述内部接头端子和所述外部接头端子电连接的通孔；并且
所述第一外部端子经由所述外部接头端子被连接到所述半导体器件外。
7.如权利要求5所述的半导体器件，其中：
所述第二元件形成区域包括将所述通孔选择性地连接到所述第二芯片的内部电路或者所述内部接头端子的开关电路。
8.如权利要求1所述的半导体器件，其中：
所述第一和第二芯片之一包括在正常操作模式期间被禁止操作而在测试模式期间操作来测试内部电路的测试电路，在正常操作模式期间响应于提供给所述第一和第二互连端子的信号操作，并且在测试模式期间响应于提供给自己的外部端子的测试信号操作。
9.如权利要求1所述的半导体器件，其中：
所述第一和第二芯片具有彼此不同的功能。
10.一种半导体器件制造方法，所述半导体器件包括具有第一互连端子和第一外部端子的第一芯片，以及具有第二互连端子和第二外部端子并且经由被连接到所述第一互连端子的所述第二互连端子被粘贴到所述第一芯片上的第二芯片，所述第一和第二外部端子被形成在所述第一和第二芯片的表面上，所述表面在所述第一和第二芯片的同一侧上，所述方法包括以下步骤：
通过将经分割的第二芯片分别粘贴到第一芯片上来形成多个CoC；
对所述CoC进行测试来挑选出正常操作的CoC；
封装每个正常操作的CoC以形成半导体器件；以及
对封装后的半导体器件进行测试来挑选出正常操作的半导体器件。
11.如权利要求10所述的半导体器件制造方法，其中：
所述CoC使用所述第一和第二外部端子被测试。
12.如权利要求10所述的半导体器件制造方法，还包括以下步骤：
在对处于晶片状态的第二芯片进行分割之前挑选出正常操作的第二芯片。
13.如权利要求10所述的半导体器件制造方法，还包括以下步骤：
在形成所述CoC之前挑选出正常操作的第一芯片，其中
所述第二芯片仅被粘贴到正常操作的第一芯片上。
14.如权利要求10所述的半导体器件制造方法，其中：
所述正常操作的CoC是通过对处于晶片状态中的多个CoC进行测试挑选出的；并且
通过分割开所述CoC取出所述正常操作的CoC。
15.如权利要求10所述的半导体器件制造方法，还包括以下步骤：
将处于晶片状态中的第一芯片分割开；
将所述分割开的第一芯片放置到芯片托盘上；
将处于晶片状态中的第二芯片分割开；
将所述分割开的第二芯片分别粘贴到放置在所述芯片托盘上的第一芯片上来形成所述CoC；以及
通过对放置在所述芯片托盘上的CoC同时进行测试，挑选出所述正常操作的CoC。
16.一种半导体器件，包括：
被彼此电连接并且被布置为彼此面对的第一和第二芯片，其中：
在被粘贴到所述第二芯片上时所述第一芯片具有第一突出部分，其是所述第一芯片的外围从所述第二芯片的外围突出出来的部分；
在被粘贴到所述第一芯片上时所述第二芯片具有第二突出部分，其是所述第二芯片的外围从所述第一芯片的外围突出出来的部分；并且
所述第一和第二突出部分分别具有电连接到所述半导体器件外的第一和第二外部端子。
17.如权利要求16所述的半导体器件，其中：
所述第一和第二芯片包括形成在它们各自的彼此面对的表面上的第一和第二元件形成区域；并且
所述第一和第二外部端子分别形成在所述第一和第二元件形成区域上。
18.一种半导体器件，包括：
第一芯片，其具有第一元件形成区域和第一外部端子；
布线层，其被布置在所述第一芯片上；以及
第二芯片，其被布置在所述布线层上，并且比所述第一芯片小，所述第二芯片具有第二元件形成区域和至少一个第二外部端子，其中所述布线层包括：
将所述第一和第二芯片的第一和第二元件形成区域电连接的互连部分；以及
被连接到所述第二外部端子并且与所述第一芯片的第一元件形成区域电绝缘的外部连接部分，所述外部连接部分具有从所述第二芯片的外围向外突出的突出部分。
19.如权利要求18所述的半导体器件，其中：
所述第一芯片是存储器芯片；
所述第二芯片是逻辑芯片；
所述逻辑芯片具有多个第二外部端子；并且
至少一个所述第二外部端子是电源端子。
20.如权利要求18所述的半导体器件，其中
所述第一芯片是逻辑芯片；
所述第二芯片是存储器芯片；
所述存储器芯片包括测试电路，所述测试电路在正常操作模式期间被禁止操作而在测试模式期间响应于测试信号操作来测试内部电路，所述测试信号是经由所述外部连接端子从所述半导体器件外提供给所述第二外部端子的；并且
所述存储器芯片的内部电路在正常操作模式期间响应于经由所述互连部分从所述逻辑芯片提供的信号操作，并且在测试模式期间在所述测试电路的控制下操作。
21.一种半导体器件制造方法，所述半导体器件包括第一芯片、布置在所述第一芯片上的布线层，以及布置在所述布线层上的第二芯片，所述第一芯片具有第一元件形成区域和第一外部端子，所述第二芯片比所述第一芯片小并且具有第二元件形成区域和至少一个第二外部端子，所述第二外部端子被连接到布置在所述布线层上并且与所述第一芯片电绝缘的外部连接部分，所述方法包括以下步骤：
在处于晶片状态中的每个第一芯片上形成所述布线层；
将分割开的第二芯片粘贴到所述第一芯片上来形成多个CoC；
对所述CoC进行测试来挑选出正常操作的CoC；
封装每个所述正常操作的CoC来形成半导体器件；以及
对封装后的半导体器件进行测试来挑选出正常操作的半导体器件。
22.如权利要求21所述的半导体器件制造方法，其中：
所述第一和第二外部端子都用于测试所述CoC。
23.如权利要求21所述的半导体器件制造方法，还包括以下步骤：
在对处于晶片状态的第二芯片进行分割之前挑选出正常操作的第二芯片。
24.如权利要求21所述的半导体器件制造方法，还包括以下步骤：
在在第一芯片上形成所述布线层之前挑选出正常操作的第一芯片，其中
所述第二芯片仅被粘贴到正常操作的第一芯片上。
25.如权利要求23所述的半导体器件制造方法，其中：
仅在正常操作的第一芯片上形成所述布线层。
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