JPS6142942A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6142942A JPS6142942A JP59164606A JP16460684A JPS6142942A JP S6142942 A JPS6142942 A JP S6142942A JP 59164606 A JP59164606 A JP 59164606A JP 16460684 A JP16460684 A JP 16460684A JP S6142942 A JPS6142942 A JP S6142942A
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- Japan
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- chip
- signal
- input
- output
- rom
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップの上に半導体チップを搭載してな
るチップ・オン・チップ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）
構造の半導体装置に係り、特に下部半導体チップ上に複
数の上部半導体チップを搭載し、該上部半導体チップの
中の一個を選択的に機能せしめるチップ・オン・チップ
構造の半導体集積回路装置に関する。
るチップ・オン・チップ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）
構造の半導体装置に係り、特に下部半導体チップ上に複
数の上部半導体チップを搭載し、該上部半導体チップの
中の一個を選択的に機能せしめるチップ・オン・チップ
構造の半導体集積回路装置に関する。
大規模集積回路（ＬＳＩ）の高機能化、高集積化により
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきたが、例えば０ＭＯ８とＴＴＬ、またはア
ナログと０ＭＯ３のディジタル、さらにインタフェイス
回路を設けて０ＭＯ８とＥＣＬ等の構成を冑するＬＳＩ
の要求に対し、これらを同一チップ内に構成することは
困難である。
、近年各種機能の回路を同−ＬＳＩ内に構成する場合が
多くなってきたが、例えば０ＭＯ８とＴＴＬ、またはア
ナログと０ＭＯ３のディジタル、さらにインタフェイス
回路を設けて０ＭＯ８とＥＣＬ等の構成を冑するＬＳＩ
の要求に対し、これらを同一チップ内に構成することは
困難である。
これを無理をして強行しても製造工程上、又その歩留り
の上からも極めて不利である。
の上からも極めて不利である。
かかる状況において、半導体集積回路（ＩＣ）チップ上
に別の半導体ＩＣチップを搭載し結線した所謂チップ・
オン・チップ構造のＬＳＩが検討されている。この構造
においては回路機能別に独立のチップを用いることによ
って各機能毎の特徴が生かせるので該ＬＳＩの高機能化
が容易であり、且つそれぞれのチップ毎に最適な製造プ
ロセスが適用出来るので製造歩留りの向上が図れるとい
う利点が生じてくる。
に別の半導体ＩＣチップを搭載し結線した所謂チップ・
オン・チップ構造のＬＳＩが検討されている。この構造
においては回路機能別に独立のチップを用いることによ
って各機能毎の特徴が生かせるので該ＬＳＩの高機能化
が容易であり、且つそれぞれのチップ毎に最適な製造プ
ロセスが適用出来るので製造歩留りの向上が図れるとい
う利点が生じてくる。
そこで現在、このチップ・オン・チップ構造を、更に広
い用途に効果的に活用するための手段の開発が要望され
ている。
い用途に効果的に活用するための手段の開発が要望され
ている。
従来のＬＳＩにおいては、論理回路、メモリ回路、入出
力回路等が総て同一チップ上に形成されていた。
力回路等が総て同一チップ上に形成されていた。
そのため該ＬＳＩの中の一回路が故障した際には該ＬＳ
Ｉが搭載されているシステムから該ＬＳＩを取り外して
交換しなければならないので、システムの停止時間が増
大し、ＬＳＩ自体が高価なので交換費用が高額になって
いた。
Ｉが搭載されているシステムから該ＬＳＩを取り外して
交換しなければならないので、システムの停止時間が増
大し、ＬＳＩ自体が高価なので交換費用が高額になって
いた。
また、多機能動作を必要とするＬＳＩを形成する１９、
−個のチップに多機能を持たせるためどうしても大きな
チップとなり、歩留りの低下を招き、開発期間が長くな
っていた。
−個のチップに多機能を持たせるためどうしても大きな
チップとなり、歩留りの低下を招き、開発期間が長くな
っていた。
本発明の解決しようとする問題点は、上記ＬＳＩが故障
した際のシステムの停止時間の増大、及びＬＳＩの多機
能化のコストアップにある。
した際のシステムの停止時間の増大、及びＬＳＩの多機
能化のコストアップにある。
上記問題点は、下部半導体チップ上に複数の上部半導体
チップが載置され結線されるチップ・オン・チップ構造
を有し、該下部半導体チップに設けられたセレクタ回路
により該上部半導体チップの中の１個が選択的に機能せ
しめられる、本発明による半導体集積回路装置により解
決される。
チップが載置され結線されるチップ・オン・チップ構造
を有し、該下部半導体チップに設けられたセレクタ回路
により該上部半導体チップの中の１個が選択的に機能せ
しめられる、本発明による半導体集積回路装置により解
決される。
即ち本発明においては、チップセレクタ回路を有する下
部半導体チップ上に複数個の上部半導体チップが載置さ
れ結線されてなるチップ・オン・チップ構造をなし、使
用されている上部半導体チップが故障して該ＬＳＩが不
良になった際、或いは該ＬＳＩの機能を変更する際等に
、該チップセレクタ回路によって使用する上部半導体チ
ップを切り換えることによって該ＬＳＩの不良救済或い
は機能変更を行うものである。
部半導体チップ上に複数個の上部半導体チップが載置さ
れ結線されてなるチップ・オン・チップ構造をなし、使
用されている上部半導体チップが故障して該ＬＳＩが不
良になった際、或いは該ＬＳＩの機能を変更する際等に
、該チップセレクタ回路によって使用する上部半導体チ
ップを切り換えることによって該ＬＳＩの不良救済或い
は機能変更を行うものである。
これによってシステムに搭載されたＬＳＩの故障修理時
間は短縮され、またＬＳＩの多機能化が容易に実現でき
る。
間は短縮され、またＬＳＩの多機能化が容易に実現でき
る。
以下本発明を、図に示す実施例により具体的に説明する
。
。
第１図は上部チップが同種チップよりなる実施例におけ
る要部の模式平面図、第２図は上部チップが異種チップ
よりなる実施例における要部の模式平面図、第３図は上
部チップの試験手段を有する実施例における要部の模式
平面図で、第４図は・ 本発明のＬＳＩの組立構造を
模式的に示す側断面図である。
る要部の模式平面図、第２図は上部チップが異種チップ
よりなる実施例における要部の模式平面図、第３図は上
部チップの試験手段を有する実施例における要部の模式
平面図で、第４図は・ 本発明のＬＳＩの組立構造を
模式的に示す側断面図である。
全図を通じ同一対象物は同符号で示す。
第１図は下部半導体チップ１上に２個の同種上部半導体
チップ例えばＲＯＭチップ２ａ、 ２ｂが＋Ｓａされ
る例である。
チップ例えばＲＯＭチップ２ａ、 ２ｂが＋Ｓａされ
る例である。
下部チップ１には上部チップ即ちＲＯＭチップ２ａ、２
ｂへの共通の入力信号配線（外部接続端子を備える）
ＩＮ、 〜ＩＮ、 、ＲＯＭチップ２ａ、２ｂからの共
通の出力信号配線Ｏａ、〜Ｏａ、、Ｏｂ１〜○ｂ、、、
上記出力信号配線Ｏａ、とｏｂ。
ｂへの共通の入力信号配線（外部接続端子を備える）
ＩＮ、 〜ＩＮ、 、ＲＯＭチップ２ａ、２ｂからの共
通の出力信号配線Ｏａ、〜Ｏａ、、Ｏｂ１〜○ｂ、、、
上記出力信号配線Ｏａ、とｏｂ。
乃至Ｏａ、、とｏｂ７にそれぞれ接続され、ノットゲー
ト、アンドゲート ノアゲートにより構成され、チップ
セレクト信号配線Ｓｓが延出されたチップセレクタ回路
ＯＳｌ 〜Ｃ８，，、外部接続端子を備える各チップセ
レクタ回路からの出力信号配線ＯＵＴ、 −ＯＵＴ、、
及び図示しない装置外部とのインターフェース回路が少
なくとも配設される。
ト、アンドゲート ノアゲートにより構成され、チップ
セレクト信号配線Ｓｓが延出されたチップセレクタ回路
ＯＳｌ 〜Ｃ８，，、外部接続端子を備える各チップセ
レクタ回路からの出力信号配線ＯＵＴ、 −ＯＵＴ、、
及び図示しない装置外部とのインターフェース回路が少
なくとも配設される。
そして該下部チップの所定空きスペース上に上部チップ
即ちＲＯＭチップ２ａ及び２ｂが載置され、各ＲＯＭチ
ップの入出力端子（図示せず）がそれぞれ前記人力信号
配線ＩＮ＋−ＩＮ、及び出力信号配線Ｏａ、 〜Ｏａ、
、Ｏｂ、 〜Ｏｂ、に結線されてなっている。
即ちＲＯＭチップ２ａ及び２ｂが載置され、各ＲＯＭチ
ップの入出力端子（図示せず）がそれぞれ前記人力信号
配線ＩＮ＋−ＩＮ、及び出力信号配線Ｏａ、 〜Ｏａ、
、Ｏｂ、 〜Ｏｂ、に結線されてなっている。
該実施例において、入力信号配線ＩＮ、−ＩＮ、に所定
の信号が入力されている状態において例えばチップセレ
クト信号配線Ｓ、から“１″の信号が入力されると、前
記チップセレクタ回路Ｃ８ｌ〜Ｃ８ｎによってＲＯＭ０
Ｍチップ２ａ力信号が選ばれて出力信号配４ｉＯＵＴＩ
〜ＯＵＴ、に出力される。
の信号が入力されている状態において例えばチップセレ
クト信号配線Ｓ、から“１″の信号が入力されると、前
記チップセレクタ回路Ｃ８ｌ〜Ｃ８ｎによってＲＯＭ０
Ｍチップ２ａ力信号が選ばれて出力信号配４ｉＯＵＴＩ
〜ＯＵＴ、に出力される。
また“０”のチップセレクト信号が入力されるとＲＯＭ
チップ２ｂの出力信号が選ばれて出力される。
チップ２ｂの出力信号が選ばれて出力される。
従って例えばＲＯＭチップ２ａに異常を生じた際には、
“０″のチップセレクト信号を入力して正常なＲＯＭチ
ップ２ｂと切り換えてやるだけで、直ちにシステムは正
常動作に移り、システムのダウン時間は大幅に短縮され
、且つＬＳＩ交換の手間もな（なる。
“０″のチップセレクト信号を入力して正常なＲＯＭチ
ップ２ｂと切り換えてやるだけで、直ちにシステムは正
常動作に移り、システムのダウン時間は大幅に短縮され
、且つＬＳＩ交換の手間もな（なる。
第２図は下部半導体チップ１上に２個の異種上部半導体
チップ例えばＲＯＭチップ２ｘ、２ｙが搭載される例で
ある。
チップ例えばＲＯＭチップ２ｘ、２ｙが搭載される例で
ある。
下部チップ１には、ＲＯＭの入力信号（アドレス信号）
を形成する論理回路３、外部接続端子を備える該論理回
路３の入力配線Ｉ、〜Ｉｌｌ、該論理回路３から信号を
上部チップ即ちＲＯＭチップ２ｘ、２ｙへ共通に入力す
る入力信号配線ＩＮ、〜ＩＮ、、ＲＯＭチップ２ｘ、２
ｙからの出力信号配線Ｏｘ ｒ〜Ｏｘ、、Ｏｙ、〜Ｏｙ
７、上記出力信号配線Ｑｘ、 〜Ｏｘｎ乃至Ｏｙｒ 〜
Ｑｙｎにそれぞれ接続され、チップセレクト信号配ｖＡ
ＳＳが延出された前記実施例同様のチップセレクタ回路
Ｃ８１〜ＣＳ、、各チップセレクタ回路からの出力信号
配線ＯＵＴ ｌ〜０ＵＴｆｉ、及び図示しない装置外部
とのインターフェース回路が少なくとも配設される。
を形成する論理回路３、外部接続端子を備える該論理回
路３の入力配線Ｉ、〜Ｉｌｌ、該論理回路３から信号を
上部チップ即ちＲＯＭチップ２ｘ、２ｙへ共通に入力す
る入力信号配線ＩＮ、〜ＩＮ、、ＲＯＭチップ２ｘ、２
ｙからの出力信号配線Ｏｘ ｒ〜Ｏｘ、、Ｏｙ、〜Ｏｙ
７、上記出力信号配線Ｑｘ、 〜Ｏｘｎ乃至Ｏｙｒ 〜
Ｑｙｎにそれぞれ接続され、チップセレクト信号配ｖＡ
ＳＳが延出された前記実施例同様のチップセレクタ回路
Ｃ８１〜ＣＳ、、各チップセレクタ回路からの出力信号
配線ＯＵＴ ｌ〜０ＵＴｆｉ、及び図示しない装置外部
とのインターフェース回路が少なくとも配設される。
そして該下部チップの所定空きスペース上に上部チップ
即ちＲＯＭチップ２ｘ及び２ｙが載置され、各ＲＯＭチ
ップの入出力端子（図示せず）がそれぞれの前記入力信
号配線ＩＮ、〜ＩＮ、及び出力信号配線Ｏｘ、 〜ｏｘ
、或いはＯｙ ｌ〜Ｏｙｎに結線されてなっている。
即ちＲＯＭチップ２ｘ及び２ｙが載置され、各ＲＯＭチ
ップの入出力端子（図示せず）がそれぞれの前記入力信
号配線ＩＮ、〜ＩＮ、及び出力信号配線Ｏｘ、 〜ｏｘ
、或いはＯｙ ｌ〜Ｏｙｎに結線されてなっている。
該実施例において、入力信号配線ＩＮ、−ＩＮｆｉに所
定の信号が入力されている状態において例えばチップセ
レクト信号配置ｓｓから“１”の信号が入力されると、
前記チップセレクタ回路Ｃ８−〜Ｃ３７によってＲＯＭ
０Ｍチップ２情報が選ばれて出力信号配線ＯＵＴ、〜Ｏ
ＵＴ、、に出力される。また“Ｏ”のチップセレクト信
号が入力されるとＲＯＭチップ２ｙの情報が選ばれて出
力される。
定の信号が入力されている状態において例えばチップセ
レクト信号配置ｓｓから“１”の信号が入力されると、
前記チップセレクタ回路Ｃ８−〜Ｃ３７によってＲＯＭ
０Ｍチップ２情報が選ばれて出力信号配線ＯＵＴ、〜Ｏ
ＵＴ、、に出力される。また“Ｏ”のチップセレクト信
号が入力されるとＲＯＭチップ２ｙの情報が選ばれて出
力される。
従って一個のＬＳＩによって２種類の異なる機能を果た
すことが可能になり、システムに搭載するＬＳＩの費用
を削減することが出来る。また積み重ね構造になってい
るので、実装密度も向上する。
すことが可能になり、システムに搭載するＬＳＩの費用
を削減することが出来る。また積み重ね構造になってい
るので、実装密度も向上する。
第３図は上部チップが同種の論理チップよりなり下部チ
ップに該上部チップの試験手段を具備せしめたＬＳＩの
一実施例における要部を示す模式平面図である。
ップに該上部チップの試験手段を具備せしめたＬＳＩの
一実施例における要部を示す模式平面図である。
図において、１は下部半導体ＩＣチップ、２ｃ。
２ｄは（上部）論理チップ、４はＲＯＭ等により構成さ
れる試験パターン発生回路、５はＥＯＲゲート等によっ
て構成される出力論理比較回路、６はＯＲゲート等によ
って構成される不良検出回路、Ｔ Ｓ ｒ〜ＴＳ、％は
試験用セレクタ回路、Ｃｓ、〜Ｃｓｎはチップセレクタ
回路、ＩＮ、〜ＩＮ、、は外部接続端子を備えた論理チ
ップ２ｃ、２ｄに対して共通の外部入力信号配線、ｌｃ
、〜Ｉｃ、は外部接続端子を具備したコントロール信号
入力配線、Ｉｍは外部接続端子を具備した試験モード切
り換え信号入力配線、Ｓｓはチップセレクト信号入力配
線、（ａ、〜（ａ、及びＩＩ）＋〜ｌｂ、は論理チップ
２ｃ若しくは２ｄへの入力信号配線、 Ｏａ、〜Ｏａ、
１，０ｂｌ−ｏｂ、１は論理チップ２ｃ若しくは２ｄの
出力信号配線、０１．〜Ｏｔ７は試験パターン信号出力
配線、Ｅ１〜Ｅｆｉは期待値信号出力配線、Ｏ＋〜０□
はチップセレクタ回路と出力論理比較回路を接続する信
号配線、Ｓ、〜Ｓ７は出力論理比較回路５と不良検出回
路６を接続する信号配線、Ｏｊは判定信号出力配線、Ｏ
ＵＴ、〜ＯＵＴ、は外部接続端子を備えた該ＬＳＩの出
力配線を示す。
れる試験パターン発生回路、５はＥＯＲゲート等によっ
て構成される出力論理比較回路、６はＯＲゲート等によ
って構成される不良検出回路、Ｔ Ｓ ｒ〜ＴＳ、％は
試験用セレクタ回路、Ｃｓ、〜Ｃｓｎはチップセレクタ
回路、ＩＮ、〜ＩＮ、、は外部接続端子を備えた論理チ
ップ２ｃ、２ｄに対して共通の外部入力信号配線、ｌｃ
、〜Ｉｃ、は外部接続端子を具備したコントロール信号
入力配線、Ｉｍは外部接続端子を具備した試験モード切
り換え信号入力配線、Ｓｓはチップセレクト信号入力配
線、（ａ、〜（ａ、及びＩＩ）＋〜ｌｂ、は論理チップ
２ｃ若しくは２ｄへの入力信号配線、 Ｏａ、〜Ｏａ、
１，０ｂｌ−ｏｂ、１は論理チップ２ｃ若しくは２ｄの
出力信号配線、０１．〜Ｏｔ７は試験パターン信号出力
配線、Ｅ１〜Ｅｆｉは期待値信号出力配線、Ｏ＋〜０□
はチップセレクタ回路と出力論理比較回路を接続する信
号配線、Ｓ、〜Ｓ７は出力論理比較回路５と不良検出回
路６を接続する信号配線、Ｏｊは判定信号出力配線、Ｏ
ＵＴ、〜ＯＵＴ、は外部接続端子を備えた該ＬＳＩの出
力配線を示す。
該実施例において、（上部）論理チップの例えば２ｃの
試験を行う際には、外部入力信号配線ＩＮ、〜ＩＮ、ｌ
から論理チップ２ｃ、２ｄに順次所定の信号が入力され
ると共に、信号入力配線ｒ Ｃ１〜Ｉｃｎから順次試験
パターン発生回路４に該試験パターン発生回路４のコン
トロール信号を入力し試験モード切り換え信号入力配Ｗ
ＡＩ ｍから“０”の信号を入力し、更にチップセレク
ト信号入力配線Ｓｓから“ｌ”の信号を入力する。
試験を行う際には、外部入力信号配線ＩＮ、〜ＩＮ、ｌ
から論理チップ２ｃ、２ｄに順次所定の信号が入力され
ると共に、信号入力配線ｒ Ｃ１〜Ｉｃｎから順次試験
パターン発生回路４に該試験パターン発生回路４のコン
トロール信号を入力し試験モード切り換え信号入力配Ｗ
ＡＩ ｍから“０”の信号を入力し、更にチップセレク
ト信号入力配線Ｓｓから“ｌ”の信号を入力する。
かくすることによって、セレクタ回路ＴＳＩ〜ＴＳ、を
介して試験パターンデータが論理チップ２ｃ、２ｄに順
次入力され、論理チップ２Ｃからの該試験パターンデー
タに対応する出力信号が選択され順次出力論理比較回路
５に入力される。
介して試験パターンデータが論理チップ２ｃ、２ｄに順
次入力され、論理チップ２Ｃからの該試験パターンデー
タに対応する出力信号が選択され順次出力論理比較回路
５に入力される。
一方試験パターン発生回路４からは該論理出力の期待値
信号が信号配線Ｂ１〜ＥＲを介して順次出力論理比較回
路５に入力され、該出力論理比較回路５において前記論
理チップ２Ｃの出力信号と該期待値信号が順次比較され
、それぞれ信号配線３１〜Ｓｆｉを介して不良検出回路
６に入力され、−人力でも相違があった際には判定信号
出力配線０ｊに不可の信号が出力される。
信号が信号配線Ｂ１〜ＥＲを介して順次出力論理比較回
路５に入力され、該出力論理比較回路５において前記論
理チップ２Ｃの出力信号と該期待値信号が順次比較され
、それぞれ信号配線３１〜Ｓｆｉを介して不良検出回路
６に入力され、−人力でも相違があった際には判定信号
出力配線０ｊに不可の信号が出力される。
一方チツブセレクト信号及び試験モード切り換え信号に
共に“０”を設定することにより、論理チップ２ｄを同
様に試験することが出来る。若し論理チップ２ｃが不良
と判定された場合には、試験モード切り換え信号に“１
”を入力し、且つチップセレクト信号に“０”を入力し
て正常な論理チップ２ｄの出力信号を選択的に０ＵＴｌ
−ＯＵＴ、から出力させる。
共に“０”を設定することにより、論理チップ２ｄを同
様に試験することが出来る。若し論理チップ２ｃが不良
と判定された場合には、試験モード切り換え信号に“１
”を入力し、且つチップセレクト信号に“０”を入力し
て正常な論理チップ２ｄの出力信号を選択的に０ＵＴｌ
−ＯＵＴ、から出力させる。
以上のような動作により該実施例のＬＳＩにおいては、
システムの性能が低下した際の不良ＬＳＩの検出、及び
該検出結果に基づく不良ＬＳＩの救済が、極めて短時間
で容易に行われる。
システムの性能が低下した際の不良ＬＳＩの検出、及び
該検出結果に基づく不良ＬＳＩの救済が、極めて短時間
で容易に行われる。
第４図は上記実施例に示したＬＳＩの組立構造を模式的
に示す側断面図である。
に示す側断面図である。
図において、■は前記試験パターン発生回路。
試験用セレクタ回路、チンプセレクク回路、出力論理比
較回路、不良検出回路、装置外部とのインターフェース
回路等が形成されている下部チップ、２ｃ、２ｄば上部
論理チップ、１１及び１２は結線用バンプ、１３はパッ
ケージ、１４はボンディングワイヤ、１５はキャップを
朱す。
較回路、不良検出回路、装置外部とのインターフェース
回路等が形成されている下部チップ、２ｃ、２ｄば上部
論理チップ、１１及び１２は結線用バンプ、１３はパッ
ケージ、１４はボンディングワイヤ、１５はキャップを
朱す。
なお上部チップと下部チップとの結線は同図に示すバン
プによらず、レーザによるメタルの溶融等の方法でも行
われる。
プによらず、レーザによるメタルの溶融等の方法でも行
われる。
以上説明したように本発明によれば、
システム等に実装された半導体集積回路装置が不良とな
っても、チップセレクト信号で該半導体集積回路装置内
の上部チップを別の上部チップに切り換えるだけで容易
に正常動作に復帰させることが出来、装置を取り外して
交換する必要がなくなるので、システムの稼動率が向上
し１．且つ補修費用が低減される、 試験パターン発生回路の内蔵により、システムに搭載さ
れた状態での装置としての試験が極めて容易になる、 Ｉｌｏ 端子数が少なくて多機能を有する半導体集積
回路装置が形成できるのでコストダウンが図れる、 組合わされるチップの回路規模は小規模になりその歩留
りが向上するので半導体集積回路装置全体としての歩留
りも向上する、 積み重ね方式にしたことにより、実装密度も向上する、 等の種々の効果を生ずる。
っても、チップセレクト信号で該半導体集積回路装置内
の上部チップを別の上部チップに切り換えるだけで容易
に正常動作に復帰させることが出来、装置を取り外して
交換する必要がなくなるので、システムの稼動率が向上
し１．且つ補修費用が低減される、 試験パターン発生回路の内蔵により、システムに搭載さ
れた状態での装置としての試験が極めて容易になる、 Ｉｌｏ 端子数が少なくて多機能を有する半導体集積
回路装置が形成できるのでコストダウンが図れる、 組合わされるチップの回路規模は小規模になりその歩留
りが向上するので半導体集積回路装置全体としての歩留
りも向上する、 積み重ね方式にしたことにより、実装密度も向上する、 等の種々の効果を生ずる。
なお本発明において、上部チップは２個に限られるもの
ではない。
ではない。
第１図は上部チップが同種チップよりなる本発明の一実
施例における要部の模式平面図、第２図は上部チップが
異種チップよりなる一実施例における要部の模式平面図
、 第３図は上部チップの試験手段を有する一実施例におけ
る要部の模式平面図で、 第４図は一実施例における組立構造を模式的に示す側断
面図である。 図において、 １は下部チップ、 ２ａ、２ｂは上部の同種ＲＯＭチップ、ＩＮ、〜ＩＮ、
入力信号配線、 Ｏａｌ〜Ｏａ、１．Ｏｂｌ〜Ｏｂ７は 出力信号配線、 Ｃ３Ｉ 〜Ｃ８Ｉ、はチップセレクタ回路、Ｓｓはチッ
プセレクト信号配線、 ＯＵＴ 、〜０ＵＴｌ、は出力信号配線を示す。 峯 １ 図 半 ２ 目 早 ３ 区 千 ４− 区
施例における要部の模式平面図、第２図は上部チップが
異種チップよりなる一実施例における要部の模式平面図
、 第３図は上部チップの試験手段を有する一実施例におけ
る要部の模式平面図で、 第４図は一実施例における組立構造を模式的に示す側断
面図である。 図において、 １は下部チップ、 ２ａ、２ｂは上部の同種ＲＯＭチップ、ＩＮ、〜ＩＮ、
入力信号配線、 Ｏａｌ〜Ｏａ、１．Ｏｂｌ〜Ｏｂ７は 出力信号配線、 Ｃ３Ｉ 〜Ｃ８Ｉ、はチップセレクタ回路、Ｓｓはチッ
プセレクト信号配線、 ＯＵＴ 、〜０ＵＴｌ、は出力信号配線を示す。 峯 １ 図 半 ２ 目 早 ３ 区 千 ４− 区
Claims (4)
- （１）下部半導体チップ上に複数の上部半導体チップが
載置され結線されるチップ・オン・チップ構造を有し、
該下部半導体チップに設けられたセレクタ回路により該
上部半導体チップの中の１個が選択的に機能せしめられ
ることを特徴とする半導体集積回路装置。 - （２）上記複数の上部半導体チップが、同種の半導体チ
ップよりなることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 - （３）上記複数の上部半導体チップが、異種の半導体チ
ップよりなることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 - （４）上記下部半導体チップが上部半導体チップの試験
手段を有し、該試験手段による試験結果によって該上部
半導体チップが選択的に機能せしめられることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164606A JPS6142942A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164606A JPS6142942A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142942A true JPS6142942A (ja) | 1986-03-01 |
Family
ID=15796374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164606A Pending JPS6142942A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US7741723B2 (en) | 2006-06-30 | 2010-06-22 | Fujitsu Semiconductor Limited | Semiconductor device comprising chip on chip structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851527A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
-
1984
- 1984-08-06 JP JP59164606A patent/JPS6142942A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851527A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US7741723B2 (en) | 2006-06-30 | 2010-06-22 | Fujitsu Semiconductor Limited | Semiconductor device comprising chip on chip structure |
| EP2634804A1 (en) | 2006-06-30 | 2013-09-04 | Fujitsu Semiconductor Limited | Semiconductor device |
| EP2637205A1 (en) | 2006-06-30 | 2013-09-11 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of same |
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