CN210156118U - 芯片及电子装置 - Google Patents

Abstract

本公开提供了一种芯片和电子装置。该芯片包括存储模块、引脚、控制模块、第一连线和第二连线。存储模块包括第一存储阵列组和第二存储阵列组，第一存储阵列组和第二存储阵列组分别包括多个存储阵列；引脚位于第一存储阵列组远离第二存储阵列组的侧面；控制模块位于第一存储阵列组与第二存储阵列组之间；第一连线连接引脚与控制模块；以及第二连线连接控制模块与第一存储阵列组和第二存储阵列组；其中，第一连线的长度小于控制模块至第二存储阵列组远离控制模块一侧的长度。本公开的芯片降低了第一连线引入的寄生电容。

Description

芯片及电子装置

技术领域

本申请涉及半导体领域，尤其涉及一种芯片和包括该芯片的电子装置。

背景技术

在满足现有封装要求的情况下，实现高速低功耗的芯片布局，是DRAM(DynamicRandom Access Memory)设计中非常重要的一个环节。现有的部分DRAM芯片的封装，要求芯片的引脚在芯片的一侧，通常是在芯片的短边的一侧。这样的芯片布局对芯片的性能造成不利影响。指令需要从芯片引脚的一侧进入，经过译码后传输到芯片存储阵列的一侧，对存储阵列进行操作。从存储阵列取得的数据需要从芯片的存储阵列一侧跨过整个芯片传输到引脚所在的一侧。这导致芯片的操作速度较慢，而且由于大量数据的长距离传输，芯片的功耗也比较大。

为了解决上述问题，设计者引入了一层顶层连线。这一层连线的传输速度较快。通过该层连线的引入，可把芯片的引脚相关电路和控制电路设置到芯片的中段，然后通过引入的快速连线实现引脚相关电路和控制电路与外部引脚的连接。这样的布局使得通过引脚进入的指令可以快速到达芯片中部，而从存储阵列返回的数据也只需传输到芯片的中部的引脚相关电路和控制电路，然后通过引入的顶层连线将数据传送到芯片的外部引脚。这种芯片布局对传输速度、芯片功耗以及芯片内部的电源分布都有明显的改善。但是，随着芯片容量增大，顶层连线的长度增加，导致额外引入的寄生电容对高速信号的传输造成较大影响，甚至导致眼图闭合。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开提供一种芯片和电子装置，进而至少在一定程度上克服或改善现有技术中顶层连线寄生电容较大或传输速度较低的问题。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

根据本公开的第一方面，提供一种芯片，包括：

存储模块，包括第一存储阵列组和第二存储阵列组，所述第一存储阵列组和所述第二存储阵列组分别包括多个存储阵列；

引脚，位于所述第一存储阵列组远离所述第二存储阵列组的一侧；

控制模块，位于所述第一存储阵列组与所述第二存储阵列组之间；

第一连线，连接所述引脚与所述控制模块；以及

第二连线，连接所述控制模块与所述第一存储阵列组和所述第二存储阵列组；

其中，所述第一连线的长度小于所述控制模块至所述第二存储阵列组远离所述控制模块一侧的长度。

在一个实施例中，所述控制模块包括控制电路和引脚电路。

在一个实施例中，所述第一连线包括指令地址连线和数据连线，所述第二连线包括指令地址总线和数据总线。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/5至1/3。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/3。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/5。

在一个实施例中，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/2。

在一个实施例中，所述控制模块位于所述第一存储阵列组和所述第二存储阵列组相邻的两侧面的中间位置。

在一个实施例中，所述存储模块还包括第三存储阵列组，所述第三存储阵列组包括多个存储阵列，所述控制模块包括第三侧面和第四侧面；

其中，所述第三存储阵列组包括的存储阵列位于所述控制模块的所述第三侧面或所述第四侧面。

在一个实施例中，所述存储模块还包括第三存储阵列组，所述第三存储阵列组包括多个存储阵列，所述控制模块包括第三侧面和第四侧面；

其中，所述第三存储阵列组包括的存储阵列分别位于所述控制模块的所述第三侧面和所述第四侧面。

在一个实施例中，所述第一连线为顶层连线，并且通信连接所述引脚与所述控制模块。

在一个实施例中，所述存储模块为矩形，所述引脚位于所述矩形的两条短边之一的一侧。

根据本公开的第二方面，提供一种电子装置，包括上述实施例中任一项所述的芯片。

本公开具有以下有益效果：

本公开通过改进控制电路和引脚电路的布局，从而降低了顶层连线引入的寄生电容，减少了寄生电容对芯片的不利影响，并且一定程度提高了芯片的操作速度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术的芯片的结构布局示意图；

图2是相关技术的芯片的结构布局示意图；

图3是本公开一个实施例的芯片的结构布局示意图；

图4是本公开一个实施例的芯片的结构布局示意图；

图5是本公开一个实施例的芯片的结构布局示意图；

图6是本公开一个实施例的芯片的结构布局示意图；

图7是本公开一个实施例的芯片的结构布局示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本公开的各方面。

附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件，但这些组件不应受这些术语限制。这些术语乃用以区分一组件与另一组件。因此，下文论述的第一组件可称为第二组件而不偏离本公开概念的教示。如本文中所使用，术语“及/或”包括相关联的列出项目中的任一个及一或多者的所有组合。

本领域技术人员可以理解，附图只是示例实施例的示意图，附图中的模块或流程并不一定是实施本公开所必须的，因此不能用于限制本公开的保护范围。

图1是相关技术的芯片100的结构布局示意图。

如图1所示，相关技术的芯片100包括存储模块(包括多个存储阵列101)、引脚102、控制模块103(控制电路和引脚电路)和第二连线(指令地址总线104和数据总线105)。其中，引脚102与控制电路和引脚电路103通信连接，该连接属于本领域公知技术，在此不在赘述。控制电路和引脚电路103与多个存储阵列101通过指令地址总线104和数据总线105通信连接，其中，控制电路和引脚电路103与指令地址总线104和数据总线105的连接以及指令地址总线104和数据总线105与多个存储阵列101的连接属于本领域公知技术，在此不在赘述。其中，指令地址总线104在图1中示出为一条线路，在其他实施例中指令地址总线104可以是两条单独的线路(指令总线和地址总线)。在图1中指令地址总线104和数据总线105示出为两条单独的线路，在其他实施例中指令地址总线104和数据总线105可以是一条线路。

参考图1，当引脚102接收到操作指令后，经过控制电路和引脚电路103的译码等操作后，将指令通过指令地址总线104传递至多个存储阵列101的一侧，从而对多个存储阵列101进行操作。在指令通过指令地址总线104传递至多个存储阵列101后，从多个存储阵列101获取的数据需要通过数据总线105传递至控制电路和引脚电路103，然后通过引脚102将数据传递出来。

图1中的芯片的布局方式，由于指令和数据的长距离传输，导致芯片的读取和存储速度较慢，而且功率消耗也较大。

图2是相关技术的芯片200的结构布局示意图。

如图2所示，相关技术的芯片200包括存储模块(包括多个存储阵列201)、引脚202、控制模块203(控制电路和引脚电路)、第二连线(指令地址总线204和数据总线205)和第一连线(指令地址连线206和数据连线207)。其中，指令地址连线206和数据连线207具有寄生电容，寄生电容是由于指令地址连线206和数据连线207在氧化层上布线所导致的寄生电容，在图2中以电容标记用于表示指令地址连线206和数据连线207导致产生寄生电容。

参考图2，引脚202与控制电路和引脚电路203通过指令地址连线206和数据连线207通信连接，该连接属于本领域公知技术，在此不在赘述。控制电路和引脚电路203与多个存储阵列201通过指令地址总线204和数据总线205通信连接，其中，控制电路和引脚电路203与指令地址总线204和数据总线205的连接以及指令地址总线204和数据总线205与多个存储阵列201的连接属于本领域公知技术，在此不在赘述。其中，指令地址总线204在图2中示出为一条线路，在其他实施例中指令地址总线204可以是两条单独的线路。在图2中，指令地址总线204和数据总线205示出为两条单独的线路，在其他实施例中指令地址总线204和数据总线205可以是一条线路。

参考图2，控制电路和引脚电路203两侧均设置有多个存储阵列201，并且控制电路和引脚电路203两侧设置的存储阵列201的数量相等(均为4个)。控制电路和引脚电路203与引脚202之间通过指令地址连线206和数据连线207实现通信连接，其中，指令地址连线206和数据连线207均为芯片的顶层连线，该顶层连线设置在芯片的顶层，因此相对于芯片的其他金属层而言，该顶层连线的宽度和厚度相对较大，较大的宽度和厚度使得顶层连线的电阻相对较低，因此顶层连线具有较快的传输速度和较低的功率损耗，从而可以实现控制电路和引脚电路203与引脚202之间的高速数据传递。

还参考图2，当引脚202接收到操作指令后，通过指令地址连线206将指令传递至控制电路和引脚电路203，经过控制电路和引脚电路203的译码等操作后，将指令通过指令地址总线204传递至多个存储阵列201，对多个存储阵列201进行操作。在指令通过指令地址总线204传递至多个存储阵列101后，从多个存储阵列201获取的数据通过数据总线205传递至控制电路和引脚电路203，再通过数据连线207将数据传输至引脚202，从而将数据传递出来。

图2中的芯片200的布局方式中，将控制电路和引脚电路203设置在多个存储阵列201中间(控制电路和引脚电路203两侧设置的存储阵列201的数量相等)，控制电路和引脚电路203通过指令地址连线206和数据连线207与引脚201连接。因为控制电路和引脚电路203设置在多个存储阵列201中间，所以控制电路和引脚电路203向存储阵列201发送的指令和从存储阵列201获取数据的速度获得较大提高，使得芯片200的读取和存储速度得到提高，而且功率消耗也较低。但是，由于控制电路和引脚电路203与引脚201之间的指令地址连线206和数据连线207的引入，导致芯片200额外引入了寄生电容，该寄生电容的引入对芯片的信号和数据传输造成不利影响，甚至导致眼图闭合。

图3是本公开一个实施例的芯片300的结构布局示意图。

如图3所示，本公开的芯片300包括存储模块(包括第一存储阵列组1000和第二存储阵列组2000，所述第一存储阵列组1000和所述第二存储阵列组2000分别包括多个存储阵列301)、引脚302、控制模块303(控制电路和引脚电路)、第二连线(指令地址总线304和数据总线305)和第一连线(指令地址连线306和数据连线307)。其中，指令地址连线306和数据连线307具有寄生电容。在图3所示的实施例中，第一存储阵列组1000包括两个存储阵列301，第二存储阵列组2000包括6个存储阵列，但本实用新型不限于此，第一存储阵列组1000可包括不同于两个的存储阵列301，第二存储阵列组2000可包括不同于6个的存储阵列。

参考图3，第一存储阵列组1000与第二存储阵列组2000所分别包括的存储阵列201的数量比值为1/3。

在一个实施例中，所述第一连线的长度小于所述控制模块303至所述第二存储阵列组2000远离所述控制模块303一侧的长度。

在一个实施例中，存储模块包括的存储阵列均匀排列，因此存储阵列的数量比值可以反映芯片的元件之间的长度关系。即，参考图3，第一存储阵列组1000与第二存储阵列组2000所分别包括的存储阵列201的数量比值为1/3，则同时可以反映出所述第一连线的长度与所述控制模块303至所述第二存储阵列组2000远离所述控制模块303一侧的长度比值约为1/3(所述第一连线的长度小于所述控制模块303至所述第二存储阵列组2000远离所述控制模块303一侧的长度)。

参考图3，引脚302与控制电路和引脚电路303通过指令地址连线306和数据连线307通信连接，该连接属于本领域公知技术，在此不在赘述。控制电路和引脚电路303与多个存储阵列301通过指令地址总线304和数据总线305通信连接，其中，控制电路和引脚电路303与指令地址总线304和数据总线305的连接以及指令地址总线304和数据总线305与多个存储阵列201的连接属于本领域公知技术，在此不在赘述。其中指令地址总线304在图3中示出为一条线路，在其他实施例中指令地址总线304可以是两条单独的线路。在图3中，指令地址总线304和数据总线305示出为两条单独的线路，在其他实施例中指令地址总线304和数据总线305可以是一条线路。

参考图3，控制电路和引脚电路303与引脚302之间通过指令地址连线306和数据连线307实现通信连接，其中，指令地址连线306和数据连线307均为顶层连线，可以实现控制电路和引脚电路303与引脚302之间的高速数据传递。

还参考图3，当引脚302接收到操作指令后，通过指令地址连线306将指令传递至控制电路和引脚电路303，经过控制电路和引脚电路303的译码等操作后，将指令通过指令地址总线304传递至多个存储阵列301，对多个存储阵列301进行操作。在指令通过指令地址总线304传递至多个存储阵列301后，从多个存储阵列301获取的数据通过数据总线305传递至控制电路和引脚电路303，再通过数据连线307将数据传输至引脚将数据传递出来。

图3中的芯片300的布局方式中，将控制电路和引脚电路203设置在第一存储阵列组1000和第二存储阵列组2000之间(控制电路和引脚电路303两侧设置的存储阵列201的数量之比为1/3)，控制电路和引脚电路303通过指令地址连线306和数据连线307与引脚201连接。因为控制电路和引脚电路303设置在多个存储阵列301中间，所以控制电路和引脚电路303向存储阵列301发送的指令和从存储阵列301获取数据的速度相比图1示出的芯片100获得较大提高，使得芯片300的读取和存储速度相对于图1的布局得到提高，而且功率消耗也相对较低。与图2示出的芯片200相比，控制电路和引脚电路303与引脚301之间的指令地址连线306和数据连线307的长度分别小于指令地址连线206和数据连线207的长度，使得芯片300引入的寄生电容小于芯片200的寄生电容，从而相对于图2的布局方式降低了寄生电容的引入对芯片300的信号传输造成的不利影响，同时还相对于图1的布局方式提高了芯片300的传输和读取速度。

图3中示出的第一存储阵列组1000和第二存储阵列组2000的存储阵列数量的比值是示例性的，第一存储阵列组1000的存储阵列301的数量小于第二存储阵列组2000的存储阵列301数量且引入的寄生电容在第一阈值内，使得芯片300正常运行。第一阈值是指使得芯片可正常运行的最大的寄生电容值。

在一个实施例中，第一存储阵列组1000和第二存储阵列组2000所分别包括的存储阵列数量的比值为大于等于1/5且小于等于1/3。

在一个实施例中，还参考图3，控制电路和引脚电路303位于第一存储阵列组1000和第二存储阵列组2000相邻侧面的中间位置处。

在一个实施例中，还参考图3，所述第一连线(指令地址连线306和数据连线307)与所述芯片300位于不同的层，并且通信连接所述引脚302与所述控制模块303。

在一个实施例中，还参考图3，所述第一存储阵列组1000和第二存储阵列组2000组成的储存模块为矩形，所述引脚302位于所述矩形的两条短边之一的一侧。

图4是本公开一个实施例的芯片400的结构布局示意图。

如图4所示，本公开的芯片400包括存储模块(包括第一存储阵列组1000’和第二存储阵列组2000’，所述第一存储阵列组1000’和所述第二存储阵列组2000’分别包括多个存储阵列401)、引脚402、控制模块403(控制电路和引脚电路)、第二连线(指令地址总线404和数据总线405)和第一连线(指令地址连线406和数据连线407)。其中，指令地址连线406和数据连线407具有寄生电容。在图4所示的实施例中，第一存储阵列组1000’与第二存储阵列组2000’的存储阵列401的数量比值为1/5。

在图4所示的实施例中，第一存储阵列组1000’包括两个存储阵列401，第二存储阵列组2000’包括10个存储阵列401，但本实用新型不限于此，第一存储阵列组1000’可包括不同于两个的存储阵列401，第二存储阵列组2000’可包括不同于10个的存储阵列。

图5是本公开一个实施例的芯片500的结构布局示意图。

如图5所示，本公开的芯片500包括存储模块(包括第一存储阵列组1000”和第二存储阵列组2000”，所述第一存储阵列组1000”和所述第二存储阵列组2000”分别包括多个存储阵列501)、引脚502、控制模块503(控制电路和引脚电路)、第二连线(指令地址总线504和数据总线505)和第一连线(指令地址连线506和数据连线507)。其中，指令地址连线506和数据连线507具有寄生电容。在图5所示的实施例中，第一存储阵列组1000”与第二存储阵列组2000”的存储阵列401的数量比值为1/2。

在图5所示的实施例中，第一存储阵列组1000”包括4个存储阵列501，第二存储阵列组2000”包括8个存储阵列，但本实用新型不限于此，第一存储阵列组1000”可包括不同于4个的存储阵列301，第二存储阵列组2000”可包括不同于8个的存储阵列。

图6是本公开一个实施例的芯片600的结构布局示意图。

如图6所示，本公开的芯片600包括存储模块(包括第一存储阵列组1000、第二存储阵列组2000和第三存储模块3000，所述第一存储阵列组1000、所述第二存储阵列组2000和所述第三存储模块3000分别包括多个存储阵列601)、引脚602、控制模块603(控制电路和引脚电路)、第二连线(指令地址总线604和数据总线605)和第一连线(指令地址连线606和数据连线607)。其中，指令地址连线606和数据连线607具有寄生电容。在图6所示的实施例中，第一存储阵列组1000的存储阵列601的数量少于第二存储阵列组2000的存储阵列601的数量，第三存储模块3000的存储阵列601的数量少于第二存储阵列组2000的存储阵列601的数量。

在图6所示的实施例中，第一存储阵列组1000包括2个存储阵列601，第二存储阵列组2000包括6个存储阵列第三存储阵列组3000包括1个存储阵列，但本实用新型不限于此，第一存储阵列组1000可包括不同于2个的存储阵列601，第二存储阵列组2000可包括不同于6个的存储阵列，第三存储阵列组3000可包括不同于1个的存储阵列。

参考图6，控制电路和引脚电路603包括第一侧面L1、第二侧面L2、第三侧面L3和第四侧面L4。图6中，第三存储阵列组3000位于控制电路和引脚电路603的第三侧面L3一侧。在其他实施例中，第三存储阵列组3000位于控制电路和引脚电路603的第四侧面L4一侧。

图7是本公开一个实施例的芯片700的结构布局示意图。

如图7所示，本公开的芯片700包括存储模块(包括第一存储阵列组1000’、第二存储阵列组2000’和第三存储模块3000’，所述第一存储阵列组1000’、所述第二存储阵列组2000’和所述第三存储模块3000’分别包括多个存储阵列701)、引脚702、控制模块703(控制电路和引脚电路)、第二连线(指令地址总线704和数据总线705)和第一连线(指令地址连线706和数据连线707)。其中，指令地址连线706和数据连线707具有寄生电容。在图7所示的实施例中，第一存储阵列组1000’的存储阵列701的数量少于第二存储阵列组2000’的存储阵列701的数量，第三存储模块3000’的存储阵列701的数量少于第二存储阵列组2000’的存储阵列701的数量。

在图7所示的实施例中，第一存储阵列组1000’包括3个存储阵列601，第二存储阵列组2000’包括9个存储阵列第三存储阵列组3000’包括2个存储阵列，但本实用新型不限于此，第一存储阵列组1000’可包括不同于3个的存储阵列301，第二存储阵列组2000’可包括不同于9个的存储阵列，第三存储阵列组3000’可包括不同于2个的存储阵列。

参考图7，控制电路和引脚电路703包括第一侧面L1、第二侧面L2、第三侧面L3和第四侧面L4。图7中，第三存储阵列组3000包括的存储阵列701分别位于控制电路和引脚电路703的第三侧面和第四侧面L4。

在一个实施例中，本公开的芯片为DRAM(动态随机访问存储器)。

本公开还提供一种电子装置，该电子装置包括以上实施例中公开的任一的芯片。

此外，上述附图仅是根据本实用新型示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本申请的其他实施例。本申请旨在涵盖本实用新型的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本实用新型的一般性原理并包括本实用新型未申请的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本实用新型的真正范围和精神由权利要求指出。

应当理解的是，本实用新型并不限于这里已经示出的详细结构、附图方式或实现方法，相反，本实用新型意图涵盖包含在所附权利要求的精神和范围内的各种修改和等效设置。

Claims (13)

1.一种芯片，其特征在于，包括：

存储模块，包括第一存储阵列组和第二存储阵列组，所述第一存储阵列组和所述第二存储阵列组分别包括多个存储阵列；

引脚，位于所述第一存储阵列组远离所述第二存储阵列组的一侧；

控制模块，位于所述第一存储阵列组与所述第二存储阵列组之间；

第一连线，连接所述引脚与所述控制模块；以及

第二连线，连接所述控制模块与所述第一存储阵列组和所述第二存储阵列组；

其中，所述第一连线的长度小于所述控制模块至所述第二存储阵列组远离所述控制模块一侧的长度。

2.如权利要求1所述的芯片，其特征在于，所述控制模块包括控制电路和引脚电路。

3.如权利要求1所述的芯片，其特征在于，所述第一连线包括指令地址连线和数据连线，所述第二连线包括指令地址总线和数据总线。

4.如权利要求1所述的芯片，其特征在于，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/5至1/3。

5.如权利要求1所述的芯片，其特征在于，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/3。

6.如权利要求1所述的芯片，其特征在于，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/5。

7.如权利要求1所述的芯片，其特征在于，所述第一存储阵列组包括的存储阵列的数量与所述第二存储阵列组包括的存储阵列的数量比值为1/2。

8.如权利要求1所述的芯片，其特征在于，所述控制模块位于所述第一存储阵列组和所述第二存储阵列组相邻的两侧面的中间位置。

9.如权利要求1所述的芯片，其特征在于，所述存储模块还包括第三存储阵列组，所述第三存储阵列组包括多个存储阵列，所述控制模块包括第三侧面和第四侧面；

其中，所述第三存储阵列组包括的存储阵列位于所述控制模块的所述第三侧面或所述第四侧面。

10.如权利要求1所述的芯片，其特征在于，所述存储模块还包括第三存储阵列组，所述第三存储阵列组包括多个存储阵列，所述控制模块包括第三侧面和第四侧面；

其中，所述第三存储阵列组包括的存储阵列分别位于所述控制模块的所述第三侧面和所述第四侧面。

11.如权利要求1所述的芯片，其特征在于，所述第一连线为顶层连线，并且通信连接所述引脚与所述控制模块。

12.如权利要求1所述的芯片，其特征在于，所述存储模块为矩形，所述引脚位于所述矩形的两条短边之一的一侧。

13.一种电子装置，其特征在于，包括权利要求1-12中任一项所述的芯片。

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