KR0145220B1

KR0145220B1 - 입력특성이 개선된 반도체 메모리장치 및 회로배치방법

Info

Publication number: KR0145220B1
Application number: KR1019950013270A
Authority: KR
Inventors: 장현순
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-05-25
Filing date: 1995-05-25
Publication date: 1998-07-01
Also published as: JPH0922990A; KR960043212A

Abstract

[청구범위에 기재된 발명이 속하는 기술분야]

본 발명은 반도체 메모리장치의 배치방법에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

종래기술에 따른 센터패드형의 반도체 메모리장치는 매인컨트롤 회로블럭내에 입력버퍼들이 집중되어 있었다. 이에 따라상기 입력버퍼들과 패드들사이의 거리가 멀어 외부입력신호가 입력버퍼까지 걸리는 시간지연이 상당했었다. 이로 인해 핀 커패시턴스가 커지게 되므로 입력 버퍼들의 응답속도가 느리게 되어 고속동작에 상당히 불리 하였다.

[발명의 해결방법의 요지]

상기의 문제점을 해결하기 위하여 본 발명에서는 입력버퍼들과 패드들과의 거리를 최소화되도록 상기 입력버퍼들을 매인 컨트롤회로블럭과 패드들사이사이에 배치하였다.

[발명의 중요한 용도]

상술한 바와 같이 입력 버퍼들과 패드들과의 거리를 최소화하므로써 상기 입력버퍼들의 응답속도가 빨라지므로 대역폭이 향상되어 고속동작에 탁월한 효과를 지니는 반도체 메모리 장치가 구현된다.

Description

입력 특성이 개선된 반도체 메모리 장치 및 회로배치방법.

제1도는 종래기술에 따른 반도체 메모리장치의 회로배치를 나타내는 배치도.

제2도는 제1도에 따른 반도체 메모리장치의 입력특성을 나타내는 파형도.

제3도는 본 발명의 실시예에 따른 반도체 메모리장치의 회로배치를 나타내는 배치도.

제4도는 본 발명의 실시예에 따른 반도체 메모리장치의 입력특성을 나타내는 파형도.

*도면의 주요부분에 대한 부호의 설명

2:칩4-10:서브 메모리 블럭들

12:매인 컨트회로블럭14:입력버퍼들

16:패드들18:입력신호라인들

20:버퍼출력라인들

본 발명은 반도체 메모리장치에 관한 것으로, 특히 패드(PAD)와 입력버퍼와의 거리를 최소화하여 고주파입력에 적응적으로 동작하여 고속동작하는 반도체 메모리장치 및 그 배치방법에 관한 것이다.

반도체 메모리의 성능을 나타내는 파라미터(parameter)를 예컨대, 전력소모, 고속동작(high speed) 및 크기(size)등은 회로들 및 소자들의 배치(layout)와 밀접한 관계를 가진다. 따라서 반도체 메모리가 초고집적화 될수록 칩내부의 회로들 및 소자들의 적절한 배치는 아주 중요한 사안으로 다루어져야 한다. 현재의 반도체 메모리에서 반도체 메모리의 성능을 향상시키기 위하여 시스템 및 메모리장치의 다기능화(high performence)가 요구되고 있는데, 상기 특히 고속동작에 직접적인 관련을 갖는 대역폭(bandwidth)을 향상하기 위한 제반연구가 점층되는 추세이다. 상기 추세를 반영하는 예로써, SDRAM(synchrous DRAM), SGRAM(synchrous graphic DRAM),RDRAM(Rambus DRAM), MDRAM(Mosys DRAM) 등의 새로운 메모리장치들이 속속 출현하고 있다. 상술한 새로운 메모리들의 공통점은 100MHz(메가헤르쯔)이상의 클럭주파수(clock frequency)에서 동작된다는 점이다. 이러한 고주파동작을 위하여 시스템에서 메모리 디바이스에 요구하는 동작마진은 점점 작아질 수 밖에 없다. 고대역폭(high bandwidth)을 확보하여 고주파동작을 가능하게 하고 고속동작을 실현하기 위해 특히,입력신호의 셋업/홀드(setup/hold)시간 및 핀 거패시턴스(pin capacitanc) 등을 줄이지 않으면 안된다.상기와 같이 입력신호의 셋업/홀드시간을 단축하고 핀커패시턴스를 줄이기 위해 시스템의 측면 및 메모리 디바이스의 측면에서 다양한 방법이 적용되고 있다.

제1도는 종래기술에 따른 반도체 메모리의 배치방법을 보여주는 배치도이다.

제1도를 참조하면,반도체 메모리의 기판이 되는 제1면적의 장방형칩(2)에 상기 제 1면적보다 작은 소정의 제2면적으로 이루어지는 장방형의 형태인 4개의 서브메모리블럭(4-10)이 상기 칩의 모서리부분에 형성된다. 이중 제1 및 제2 서브메모리블럭(4, 6)은 패드들(16)에 의해 상기칩(2)의 장변방향으로 분리되고 상기 제1 및 제2서브메모리블럭(4, 6)은 합하여 제1메모리 뱅크가 된다. 또, 제3 및 제4서브메모리블럭(8,10)은 패드들(16)에 의해 상기 칩(2)의 장변방향으로 분리되고 상기 제3 및 제4 서브메모리블럭(8,10)은 합하여 제2메모리 뱅크가 된다. 상기 제1 및 제2메모리 뱅크들은 매인 컨트롤회로블럭(12)에 의해 상기 칩(2)의 단변 방향으로 분리된다. 상기 매인 컨트롤회로블럭(12)내에는 다수의 주변회로들이 배치되는데 상기 다수의 주변회로들중 입력버퍼들(14)도 포함되어 있다. 입력신호라인들(18)은 상기 패드들(16)과 상기 입력버퍼들(14)사이에 접속되어 있다. 또 상기 입력버퍼들(14)의 출력단에서 출력라인들(20)이 달리게 된다.

참고적으로 상기와 같이 패드들(16)이 서브메모리블럭과 서브메모리블럭사이의 칩중앙에 배치되는 경우를 센터패드(Center Pad)형이라고 하고 이러한 센터패드형에 사용되는 리드프레임을LOC(Lead On Chip) 타잎이라고 한다. 상기센터패드형에 사용되는 LOC으로 구성된 반도체 메모리장치는 파워 범핑(power bumping)을 감소시키고 알파 입자(α-particle)의 영향을 축소시키는 잇점이 있다.

제2도는 상기제1도에 따른 반도체 메모리장치의 입력특성들중 하나를 나타내는 파형도이다.

상기 제1도와 같이 구성된 반도체 메모리에서 외부입력신호들이 상기패드들(16)로 각각 입력되면 상기 패드들(16)의 출력은 입력신로라인들(18)을 통해 입력버퍼들(14)로 전달된다. 이어서 상기 입력버퍼들(14)은 소정의 버퍼링동작을 하게 되며, 상기 입력버퍼들(14)의 출력은 버퍼출력라인들(20)을 통해 상기 매인 컨츠롤회로블럭(12)내의 주변회로들로 전달된다.

그런데 제1도와 같은 반도체 메모리장치에서 패드들과 입력버퍼들의 거리가 멀고 그에 따라 외부 입력신호들이 입력버퍼들로 전달되는데 걸리는 시간이 많이 지연된다. 또 , 상기 제2도에 나타난 바와 같이 외부에서 바라보는 핀 커패시턴스가 커지므로 입력 버퍼들에서의 출력시간이 길어진다. 따라서 상기 제1도와 같은 종래의 반도체 메모리장치에서 고속동작을 수행하기 위한 방편으로 입력신호들이 소정의 셋업/홀드 시간을 확보하기는 상당히 어렵다. 즉,상기 제1도와 같은 반도체 메모리 장치는 고대역폭을 확보하기 어렵게 되고 이것은 고속동작을 수행하는데 커다란 장애요소가 된다.

따라서 본 발명의 목적은 고대역폭을 확보하여 고속동작하는 반도체 메모리장치를 제공하는데 있다.

본 발명의 다른 목적은 고대역폭을 확보하기 위한 반도체 메모리 장치의 배치방법을 제공하는데 있다.

상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리장치는,

패드들과 매인 컨트롤회로블럭에 의해 분리된 서브메모리블럭들을 구비하는 반도체 메모리장치에 있어서,

상기 매인 컨트롤회로블럭과 각각의 패드들사이사이에 배치된 입력버퍼들을 구비함을 특징으로 한다.

상기 본 발명의 다른 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 배치방법은,

패드들과 매인 컨트롤회로블럭에 의해 분리된 서브메모리블럭들을 구비하는 반도체 메모리장치의 배치방법에 있어서,

상기 매인 컨트롤회로블럭과 각각의 패드들사이사이에 입력버퍼들을 배치하여 상기 패드들과 입력버퍼들과의 거리를 최소화함을 특징으로 한다.

이하 첨부된 도면을 이용하여 본발명의 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성 및 동작을 하는 소자들 및 회로들에 있어서는 가능한한 동일 참조번호 및 동일 참조부호를 사용할 것이다. 제3도는 본 발명의 실시예에 따른 반도체 메모리의 회로배치를 나타내는 배치도이다.

제3도를 참조하면, 반도체 메모리의 기판이 되는 제1면적의 장방형 칩(2)상에 상기 제1면적보다 작은 소정의 제2면적으로 이루어지는 장방형의 형태인 4개의 서브메모리블럭(4-10)이 상기 칩(2)의 모서리부분에 형성된다. 이중 제1 및 제2 서브메모리블럭(4, 6)은 패드들(16)에 의해 상기칩(2)의 장변방향으로 분리되고 상기 제 1 및 제2 서브메모리블럭(4, 6)은 합하여 제1메모리뱅크가된다. 또, 제3 및 제4서브메모리블럭(8, 10)은 패드들(16)에 의해 상기 칩(2)의 장변방향으로 분리되고 상기 제3 및 제4 서브메모리블럭(8,10)은 합하여 제2메모리 뱅크가 된다. 상기 제1 및 제2 메모리뱅크들은 매인 컨트롤회로블럭(12)에 의해 상기 칩(2)의 단변 방향으로 분리된다. 상기 매인 컨트롤 회로블럭(12)내에는 다수의 주변회로들이 배치된다. 입력버퍼들(14)은 매인컨트롤회로블럭(12)와 각각의 패드들(16)사이사이에 배치되어 있다. 또 상기 입력버퍼들(14)의 출력라인들(20)은 매인 컨트롤회로블럭(12)을 구성하는 다수의 주변회로들로 달리게 된다.

제4도는 종래기술에 따른 반도체 메모리와 본 발명의 실시예의 따른 반도체 메모리에서의 입력특성을 나타내는 파형도이다.

상기 제3도와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리에서 외부입력 신호들이 상기 패드들(16)로 각각 입력되면 상기 패드들(16)의 출력은 입력신호라인들(18)을 통해 입력버퍼들(14)로 전달된다. 이어서 상기 입력버퍼들(14)은 소정의 버퍼링동작을 하게 되며 상기 입력버퍼들(14)의 출력은 버퍼출력라인들(20)을 통해 매인 컨트롤회로블럭내의 주변 회로들로 전달된다.

여기서 제2와 제4도를 참조해보면 본 발명의 실시예에 따른 반도체 메모리장치는 종래기술에 따른 반도체 메모리장치에 비해 입력특성이 많이 개선되어 있음을 시각적으로 확연히 구분할 수 있다.

이를 좀더 상세히 설명하면 다음과 같다. 즉 일반적인 반도체 메모리장치의 입력레벨특성 즉,일반적인 반도체 메모리장치의 입력레벨특성 즉, Vih/Vil(여기서 Vih은 논리 '하이를 나타내고 Vil은 논리 '로우'를 나타낸다.)은 구동전압 및 구동온도 또는 입력신호라인들간의 길이가 서로 다른 이유로 해서 (Vih + Vil)/2)값과 동일하지 않고 일정한 윈도우(Window)를 가지게 되고 이는 공지의 사항이다. 상기 제2도와 제4도에서 Vt(H)디바이스가 실제로 논리 '하이'로 인식하는 전압레벨을 나타내고 Vt(L)은 디바이스가 실제로 논리 '로우'로 인식하는 전압레벨을 나타낸다.(본 발명의 실시예에서는 Vt(H)와 Vt(L)의 전압레벨은 각각1.8볼트 및 1.0볼트이다.상기와 같이 입력레벨특성에 따른 윈도우에 기인하여 상기 입력버퍼들간의 출력시점이 다르게 된다. 입력신호들중에는 로직'하이' 와 로직'로우'가 섞여 있는 점을 고려하면 셋업/홀드시간의 마진은 더욱 작아지게 된다. 따라서 상기 제2도의 종래기술에 따른 반도체 메모리장치에서는 입력신호라인들간의 출력시간인 'A1 + B1' 이 2나노(nano: 10^-9)초이고 제4도의 본 발명의 실시예에 따른 입력신호라인들간의 출력시간인 'A2 + B2'가 1나노(nano :10^-9)초로써 본 발명의 실시예에 따른 반도체 메모리 장치에서는 입력특성이 종래의 반도체 메모리장치에서보다 개선된다. 뿐만 아니라 실질적으로 셋업/홀드시간에 영향을 미치는 시간지연정도 (A1-α1) 및 (B1-β1)이 (A2-α2) 및(B2-β2)로 줄어들게 된다. 본 발명에서는 셋업/홀드시간의 개선정도가 1나노초 불가하지만 고주파 동작을 하는 반도체 메모리 예컨대 100MHz급이상의 SDRAM에서는 셋업/홀드 시간의 지연정도가 4나노초정도이므로 이 경우에는 상당히 큰 효과를 기대할 수 있다. 향후 클럭주기가 더욱 줄어들는 반도체 메모리에서는 그 효과가 지대함을 짐작할 수 있다. 또한 ,입력신호라인들의 길이가 대폭적으로 짧아져서 핀 커패시턴스도 줄어들어 고속동작을 위한 반도체 메모리장치에 적합하다는 사실은 자명하다.상술한 바와 같이 반도체 메모리장치를 구성하는 입력버퍼들을 배치하므로써, 외부입력신호들에 대한 입력버퍼들의 출력의 시간지연으로 줄어들게 되므로 셋업/홀드시간이 줄어들게 되어 고대역폭을 확보하게 되므로 반도체 메모리장치의 고속동작에 아주 유리하다.여기서 상기 본 발명에서와 같이 패드들이 칩중앙의 서브메모리블럭과 서브메모리 블럭사이에 배치되는 센터패드형의 반도체 메모리장치는 패드들이 칩주변으로 형성되는 에지형(edge type)과 비교해서 패드들의 숫자를 늘리는데 한계가 있다. 따라서 고주파동작하기 위해 컨트롤핀의 갯수가 많은 반도체 메모리장치에서는 패드배치가 쉽지 않고 더욱이 본 발명의 실시예에서 처럼 입력버퍼들을 상기 패드들 사이에 배치하는 것은 더욱 어려우므로 이러한 단점을 보완하는 노력도 병행해서 수행되어야 함은 간과하여서는 안되는 사항이다.

Claims

패드들과 매인컨트롤회로블럭에 의해 분리된 서브메모리블럭들을 구비하는 반도체 메모리장치에 있어서, 상기 매인 컨트롤회로블럭과 각각의 패드들사이에 배치된 입력버퍼들을 구비함을 특징으로 하는 반도체 메모리장치.
제1항에 있어서 ,상기 패드들이 상기 서브메모리블럭들사이의 장변방향으로 칩중앙에 배치됨을 특징으로 하는 반도체 메모리 장치 .
패드들과 매인 컨트롤회로블럭에 의해 분리된 서브메모리블럭들을 구비하는 반도체 메모리장치의 배치방법에 있어서,상기 매인 컨트롤회로블럭과 각각의 패드들사이에 입력버퍼들을 배치하여 상기패드들과 입력버퍼들과의 거리를 최소화함을 특징으로 하는 반도체 메모리장치의 배치방법.
제3항에 있어서, 상기 패드들이 상기 서브메모리블럭들 사이의 장변방향으로 칩중앙에 배치됨을 특징으로 하는 반도체 메모리장치의 배치방법