JP2005039161A - 半導体集積回路チップの三次元高密度実装方式 - Google Patents

Abstract

【課題】複数の半導体集積回路チップの実装を、高速・高密度且つ低コストで行う手法。
【解決手段】搭載すべき半導体集積回路チップ群とは別に、トランジスタを含まない１層あるいは２層の金属配線からなる配線チップ1を使用する。搭載する半導体集積回路チップ群と配線チップは、配線チップのパッド3上に設けられたバンプ7を介して、お互いのパッドの存在する面どうしが、物理的・電気的に接合される。外部信号への接続は、配線チップ上のボンデリングパッド5より、ワイヤー・ボンディング或いはリード・ボンディングで接続される。外部信号に対する静電保護には、半導体集積回路チップ群に存在する静電保護素子１０が使用され、配線チップには、特に静電保護用の素子を設ける必要は無い。
【選択図】図１

Description

本発明は、複数の半導体集積回路チップの三次元実装方式に関し、特に高速且つ高密度なチップのパッケージあるいはプリント基板への実装手法に関する。

従来、半導体集積回路はムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなり、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になる。リークの増加・基盤ノイズ等の問題が発生する。また、メモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェス回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場における製品寿命の短命化から考えても致命的である。

このように考えていくと、特に９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化をするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップあるいは異種のチップを１つのパッケージに収納することで、上記の問題を回避しようとするＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。

従来のＳＩＰの例を図６に示す。２つの異なる半導体集積回路チップ「３３」・「３４」を重ねてリードフレーム「３５」上にスタック配置し、それぞれのチップのボンディング・パッドから、リードフレーム「３５」へワイヤー「３７」でボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。さらに別の従来技術の例として、ＣＳＰ（チップ・サイズ・パッケージ）やフリップ・チップの様に半導体集積回路チップ上に、追加配線を施した後にはんだや金や銅のバンプを生成して基盤と圧着する手法がある。

本発明が解決しようとしている問題は、複数チップの実装を、ＳＩＰの様々な従来手法より、高速・高密度且つ低いコストで実現することである。まず、ワイヤー・ボンディングのみを使用した場合、外部に接続されない内部バスにも、インダクタンス及び容量の大きいワイヤーが使用されるため、高速用途への適用が非常に難しい。また、ＣＳＰやフリップ・チップの様に半導体集積回路チップ上に、追加配線を施した後にバンプを生成する場合、それぞれのチップに対し追加工程が発生するためコストが上昇する。

本発明では、搭載する半導体集積回路チップ群とは別に、トランジスタを含まない１層あるいは２層の金属配線からなる配線チップを使用する。搭載する半導体集積回路チップ群と配線チップは、配線チップのパッド上に設けられたバンプを介して、お互いのパッドの存在する面どうしが接合される。外部信号への接続は、配線チップ上の半導体集積回路チップへ接合されたパッドと金属配線された、別位置に存在するボンデリングパッドより、ワイヤー・ボンディング或いはリード・ボンディングで接続される。ここで、外部信号に対する静電保護には、半導体集積回路チップ群に存在する静電保護素子が使用され、配線チップには、特に静電保護用の素子を設ける必要は無い。更に外部へ接続されない信号に関しては、静電保護の必要は無く、縮小或いは省略が可能となる。

上記配線チップには、搭載する半導体集積回路チップ群と比較して、非常に安定した製造プロセスを使用する事ができる。更に配線層のみなので高い歩留まりを実現し、コストの増加を抑えることができる。またコストの下がるのあれば、チップ上に抵抗・容量・インダクタ等の受動素子を生成することも可能である。さらに、搭載する半導体集積回路チップ群と同じシリコン基盤を使用するので、熱や伸び縮み等の機械的な強度も高く、高信頼性を確保できる。

本発明の効果として、まず既存のチップを追加配線やバンプの形成をすることなく、そのまま使用できる。そしてバンプの形成が上記配線チップ側で一括に多チップ分できるため、バンプ生成のコストが下げられる。さらに、バンプを使用した接合なので、ボンディングワイヤーに比べ、インダクタンスが１０分の１程度になり内部の信号どうしでの高速なインターフェスが可能になる。

本発明を実施するための最良の形態が２つ考えられる。１つ目は、携帯機器の様に、小容積化する必要があり、低コストで開発期間が短く、現状で存在するチップと一緒に、１つのパッケージに集積したい場合である。この場合なるだけ、配線チップの配線層は１層とし、コストを優先して実装すべきである。２つ目は、メモリーチップとロジックチップの組合せのように、内部バスの転送が高速に行われるチップの組合せの場合である。この場合、バス幅も大きくなり、１層のみでの配線では困難であるが、バンプでの接合なので、１チップと同等のパフォーマンスが期待され、且つ各チップが最適なプロセスで製造可能なため、高速動作ならびにリークの減少が可能である。

本発明の実施例１を、図３を用いて説明する。配線チップ「１５」の上に、半導体集積回路チップ「１６」・「１７」・「１８」及びオンチップ容量「１９」が、パッドの存在する面を下に、フェース・ダウンでバンプ「２１」を介して電気的かつ物理的に接合される。ここで「２０」は外部接続用のパッドであり「２２」の金属配線を介してバンプ「２１」と接続される。ここで配線チップ「１５」には静電保護素子は形成されず、外部端子と接続される時には、半導体集積回路チップ「１６」・「１７」・「１８」上の素子で静電保護される。本実施例では配線チップは１層のみの金属配線層からなり、携帯機器の様に、小容積化する必要があり、低コストで開発期間が短く、現状で存在する他社チップ等と一緒に、１つのパッケージに集積したい場合の例である。

本発明の実施例２を、図４・図５を用いて説明する。本実施例では、配線チップ「２３」は２層の金属配線層「２９」・「３０」を有し、コストは増大するが、配線の接続に関し実施例１よりも自由度が高い。配線チップ「２３」の上に、半導体集積回路チップ「２４」・「２６」及びオンチップ容量「２７」が、パッドの存在する面を下に、フェース・ダウンでバンプ「２１」を介して電気的かつ物理的に接合される。この例は半導体集積回路チップ「２５」がフェース・ダウンで接合できない場合を想定している。例えば、ＣＣＤやＣＭＯＳセンサー等、チップの表面を使用したデバイス、或いはＲＦ等アナログデバイスで、表面に受動素子をマウントしたものが想定される。この場合、チップ「２５」はフェース・アップでマウントされ、配線チップ「２３」上に設けられたボンディング・パッド「２８」を介して、ワイヤー・ボンディングされる。

本発明により、複数の半導体集積回路チップを効率的に集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。

本発明の基本的な構成の例を示した図である。「１」は能動素子を含まない配線用のチップであり、「２」は能動素子を含む半導体集積回路チップである。チップ「１」のパッド「３」はチップ「２」のパッド「４」とバンプ「７」を介して電気的に接合される。パッド「３」は、金属配線を介して、チップ「１」上の外部接続用パッド「５」と金属配線で接続されており、この例では外部接続用のパッド「５」はワイヤー・ボンディング「９」を介してパッケージの外部リード「８」に接続される。またこの例では、配線チップ「１」は、外部リード「８」と同じ材質からなる「６」に固定されている。バンプ「７」からパッド「４」を介して接続された外部信号は半導体集積回路チップ「２」上に存在する静電保護回路「１０」を介してチップ「２」の内部信号「１１」として内部に伝播する。図１において、「１２」はパッド以外を保護するパッシベーション膜、「１３」はチップ上に形成された絶縁皮膜、「１４は」アルミや銅等の金属配線である。 図１で示した本発明の基本的構成における配線チップ「１」の平面構成図である。パッド「３」はバンプ「７」を介して半導体集積回路チップ「２」のパッド「４」と接続され、「３」に接続されたパッド「５」は、ボンディングワイヤー「９」を介してパッケージのリード「８」と接続されている。 本発明の実施例１の説明図である。１層の金属配線層からなる配線チップ「１５」の上に、半導体集積回路チップ「１６」・「１７」・「１８」及びオンチップ容量「１９」が、パッドの存在する面を下に、フェース・ダウンでバンプ「２１」を介して電気的かつ物理的に接合される。ここで「２０」は外部接続用のパッドであり「２２」の金属配線を介してバンプ「２１」と接続される。 本発明の実施例２の説明図である。本実施例では、配線チップ「２３」は２層の金属配線層を有し、配線の接続に関し実施例１よりも自由度が高い。配線チップ「２３」の上に、半導体集積回路チップ「２４」、「２６」及びオンチップ容量「２７」が、パッドの存在する面を下に、フェース・ダウンでバンプ「２１」を介して電気的かつ物理的に接合される。ここでは半導体集積回路チップ「２５」がフェース・ダウンで接合できない場合である。この場合、チップ「２５」はフェース・アップでマウントされ、配線チップ「２３」上に設けられたボンディング・パッド「２８」を介して、ワイヤー・ボンディングされる。「２９」は１層目の配線、「３０」は２層目の配線であり、必要な箇所にスルーホールを設けて、相互に接続される。 本発明の実施例２の説明図である図４の線「３１」に対する断面図である。チップ「２４」はフェース・ダウンで配線チップ「２３」に接合され、パッド「２１」上のバンプ「７」を介して電気的に接続される。チップ「２５」はフェース・アップで配線チップ「２３」にマウントされ、パッド「２８」からワイヤー・ボンディング「３２」を介して電気的に接続される。 従来のＳＩＰの例である。半導体チップ「３３」はリードフレーム「３５」にマウントされ、半導体チップ「３４」はチップ「３３」にマウントされる。チップ「３３」及び「３４」上のボンディング・パッドは、ワイヤー「３７」を介してリードフレーム「３５」のリード部と接続される。

符号の説明

１：配線チップであり、１層または２層の金属配線が施される。
２：半導体集積回路チップ
３：配線チップ１のパッド
４：半導体集積回路チップ２のパッド
５：チップ１の外部接続用パッド
６：チップ１がマウントされるパッケージまたはプリント基板
７：チップ１とチップ２を物理的・電気的に接続するバンプ
８：外部リードまたはプリント基板上の端子
９：ボンディング・ワイヤー
１０：チップ２に形成された、静電保護等の素子
１１：チップ２上の内部配線
１２：アルミ・銅等の金属配線層
１３：酸化膜・窒化膜等の絶縁膜層
１４：チップのパッシベーション膜（パッド・スルーホール層）
１５：配線チップ
１６〜１８：半導体集積回路チップ
１９：電源安定化用の容量チップ
２０：金属配線で形成された、外部ボンディング・パッド
２１：金属配線で形成された、半導体集積回路チップ接続バンプ用のパッド
２２：アルミ・銅等の金属配線層
２３：配線チップ
２４〜２６：半導体集積回路チップ
２７：電源安定化用の容量チップ
２８：金属配線で形成された、内部ボンディング・パッド
２９：第１層目の金属配線層
３０：第２層目の金属配線層
３１：図５の断面図の切断線
３２：内部ボンディング・ワイヤー
３３〜３４：半導体集積回路チップ
３５：リードフレーム
３６：封入されたモールド
３７：ボンディング・ワイヤー

Claims (5)

1. １つのパッケージ或いはプリント基板内に、半導体基板上に形成された金属配線層からなる配線チップと、複数の特定機能を有する半導体集積回路チップ群を含み、且つ前述の配線チップと前述の半導体集積回路チップ群の少なくとも１つのチップが、パッド開口部どうしが向き合うように配置しバンプまたは半田ボールで物理的・電気的に接続され、且つ前述の配線チップのみに外部端子に接続されるパッドが存在する半導体集積回路チップの三次元高密度実装方式。
2. 請求項１の実装方式において、前述の配線チップと前述の半導体集積回路チップ群のパッド開口部どうしを接続するバンプを前述の配線チップ側のパッドから形成した、半導体集積回路チップの三次元高密度実装方式。
3. 請求項１の実装方式において、前述の配線チップが１層または２層の金属配線のみから構成され、外部接続に対する静電気保護が、接続される半導体集積回路チップ群内に含まれる保護素子を用いて行われる事を特徴とした、半導体集積回路チップの三次元高密度実装方式。
4. 請求項１の実装方式において、前述の配線チップに金属配線に接続された抵抗・容量・インダクタ等の受動素子を含む、半導体集積回路チップの三次元高密度実装方式。
5. 請求項１の実装方式において、前述の配線チップの最小線幅が搭載される半導体集積回路チップ群内の最小の線幅に対して２倍以上あることを特徴とした、半導体集積回路チップの三次元高密度実装方式。