JPH02106956A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02106956A JPH02106956A JP26103488A JP26103488A JPH02106956A JP H02106956 A JPH02106956 A JP H02106956A JP 26103488 A JP26103488 A JP 26103488A JP 26103488 A JP26103488 A JP 26103488A JP H02106956 A JPH02106956 A JP H02106956A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、珪素基板の素子搭
載面に突起電極を介在させて半導体チップ（又は半導体
ペレット）を搭載する半導体装置に適用して有効な技術
に関するものである。
載面に突起電極を介在させて半導体チップ（又は半導体
ペレット）を搭載する半導体装置に適用して有効な技術
に関するものである。
本発明者が開発中の半導体装置は、マザーチップの素子
搭載面に複数個の半導体チップを搭載し、このマザーチ
ップをベース基板及び封止用キャップで封止している。
搭載面に複数個の半導体チップを搭載し、このマザーチ
ップをベース基板及び封止用キャップで封止している。
この種の半導体装置は例えばＲＡ Ｍ （Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）を内蔵する半導体チ
ップを複数個備えた所謂ＲＡＭモジュールとして使用さ
れている。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）を内蔵する半導体チ
ップを複数個備えた所謂ＲＡＭモジュールとして使用さ
れている。
半導体チップは突起電極を介在させた所謂フェースダウ
ンボンディング（Ｃｏｎｔｒｏｌｅｄ Ｃｏ１１ａｐｓ
ｅＢ ｏｎｄｉｎｇ）方式でマザーチップに搭載されて
いる。
ンボンディング（Ｃｏｎｔｒｏｌｅｄ Ｃｏ１１ａｐｓ
ｅＢ ｏｎｄｉｎｇ）方式でマザーチップに搭載されて
いる。
突起電極は通常半田材料で形成されている。マザーチッ
プは、熱膨張係数差により突起電極に損傷又は破壊を生
じないように、半導体チップと同一材料で形成されてい
る。つまり、半導体チップ。
プは、熱膨張係数差により突起電極に損傷又は破壊を生
じないように、半導体チップと同一材料で形成されてい
る。つまり、半導体チップ。
マザーチップの夫々は単結晶珪素材料で形成されている
。
。
マザーチップは、半導体チップと同様の半導体ウェーハ
プロセスを採用し、素子搭載面に配線層等を形成してい
る。半導体ウェーハプロセスにおいてはフォトリソグラ
フィ技術所謂写真蝕刻技術が使用されている。フォトリ
ングラフィ技術で使用するフォトレジスト膜は、塗布、
ベータ、露光、現像の夫々を順次施し所定のパターンに
形成される塗布型を採用している。この所定のパターン
を有するフォトレジスト膜はエツチングマスクとして使
用されている。
プロセスを採用し、素子搭載面に配線層等を形成してい
る。半導体ウェーハプロセスにおいてはフォトリソグラ
フィ技術所謂写真蝕刻技術が使用されている。フォトリ
ングラフィ技術で使用するフォトレジスト膜は、塗布、
ベータ、露光、現像の夫々を順次施し所定のパターンに
形成される塗布型を採用している。この所定のパターン
を有するフォトレジスト膜はエツチングマスクとして使
用されている。
このように構成される半導体装置は、ベース基板の周囲
からその外側に突出する複数本のアウターリードを介在
させ、プリント配線基板等の外部装置に実装されている
。半導体装置の複数本のインナーリードの夫々は前記マ
ザーチップの素子搭載面の周囲に配列された複数個の外
部端子の夫々に接続されている。インナーリードと外部
端子との接続はボンディングワイヤが使用されている。
からその外側に突出する複数本のアウターリードを介在
させ、プリント配線基板等の外部装置に実装されている
。半導体装置の複数本のインナーリードの夫々は前記マ
ザーチップの素子搭載面の周囲に配列された複数個の外
部端子の夫々に接続されている。インナーリードと外部
端子との接続はボンディングワイヤが使用されている。
このインナーリードと外部端子とを接続する面積はマザ
ーチップの占有面積及びベース基板の占有面積を増大さ
せる。このため、半導体装置は、実装面積が増大するの
で、実装密度を低下させてしまう。
ーチップの占有面積及びベース基板の占有面積を増大さ
せる。このため、半導体装置は、実装面積が増大するの
で、実装密度を低下させてしまう。
本発明者の検討によれば、フェースダウンボンディング
方式でベース基板にマザーチップを搭載することが考え
られるが、以下の理由により前記方式が採用できない結
論に達した。フェースダウンボンディング方式を採用す
るにはマザーチップに素子搭載面からそれと対向する反
対面の装置実装面に貫通する貫通孔（スルーホール）を
形成する必要がある。しかし、半導体ウェーハプロセス
で使用される塗布型のフォトレジスト膜は数［μｍ］程
度の膜厚で形成することが限界で、エツチングマスクと
して使用することができない。つまり。
方式でベース基板にマザーチップを搭載することが考え
られるが、以下の理由により前記方式が採用できない結
論に達した。フェースダウンボンディング方式を採用す
るにはマザーチップに素子搭載面からそれと対向する反
対面の装置実装面に貫通する貫通孔（スルーホール）を
形成する必要がある。しかし、半導体ウェーハプロセス
で使用される塗布型のフォトレジスト膜は数［μｍ］程
度の膜厚で形成することが限界で、エツチングマスクと
して使用することができない。つまり。
エツチングマスクの膜厚に対してマザーチップは数百倍
も厚く、エツチング中にエツチングマスクがなくなる可
能性が高いので、マザーチップに前記貫通孔を形成する
ことができない。
も厚く、エツチング中にエツチングマスクがなくなる可
能性が高いので、マザーチップに前記貫通孔を形成する
ことができない。
マザーチップをムライト（ＳｉＯ□とＡｌ２２０．との
化合物）基板で形成すれば、マザーチップをフェースダ
ウンボンディング方式でベース基板に搭載することが可
能である。ムライト基板は焼結成型前の柔軟性を有する
時にパンチングにより貫通孔を形成することができる。
化合物）基板で形成すれば、マザーチップをフェースダ
ウンボンディング方式でベース基板に搭載することが可
能である。ムライト基板は焼結成型前の柔軟性を有する
時にパンチングにより貫通孔を形成することができる。
しかしながら、ムライト基板で形成されるマザーチップ
は、半導体チップとの間に熱膨張係数差があるので、前
述のように突起電極の損傷又は破壊が発生し易い。また
、ムライト基板で形成されるマザーチップは、前記パン
チング精度が悪く、或は焼結成型により反りが発生し易
い等の問題があるので、高密度実装に適していない。
は、半導体チップとの間に熱膨張係数差があるので、前
述のように突起電極の損傷又は破壊が発生し易い。また
、ムライト基板で形成されるマザーチップは、前記パン
チング精度が悪く、或は焼結成型により反りが発生し易
い等の問題があるので、高密度実装に適していない。
そこで５特開昭５１−７８１７６号公報に記載される技
術を採用することが最適である。この技術は、単結晶珪
素基板からなるマザーチップに貫通孔を形成し、このマ
ザーチップをフェースダウンボンディング方式でベース
基板に実装している。
術を採用することが最適である。この技術は、単結晶珪
素基板からなるマザーチップに貫通孔を形成し、このマ
ザーチップをフェースダウンボンディング方式でベース
基板に実装している。
マザーチップに形成される貫通孔は、半導体ウェーハプ
ロセスを使用し、マザーチップの素子搭載面、装置実装
面（反対面）の夫々にエツチングマスクを形成し、夫々
の面からウェットエツチングを施すことにより形成して
いる。この技術が採用される半導体装置は、半導体チッ
プ、マザーチップの夫々を同一材料で形成することがで
きるので、突起電極の損傷又は破壊を防止することがで
きる特徴がある。また、この半導体装置は、マザーチッ
プをフェースダウンボンディング方式でベース基板に搭
載することができるので、高実装密度化を図ることがで
きる特徴がある。
ロセスを使用し、マザーチップの素子搭載面、装置実装
面（反対面）の夫々にエツチングマスクを形成し、夫々
の面からウェットエツチングを施すことにより形成して
いる。この技術が採用される半導体装置は、半導体チッ
プ、マザーチップの夫々を同一材料で形成することがで
きるので、突起電極の損傷又は破壊を防止することがで
きる特徴がある。また、この半導体装置は、マザーチッ
プをフェースダウンボンディング方式でベース基板に搭
載することができるので、高実装密度化を図ることがで
きる特徴がある。
しかしながら、本発明者は、前述の技術を採用する半導
体装置について検討した結果、次のような問題点が生じ
ることを見出した。
体装置について検討した結果、次のような問題点が生じ
ることを見出した。
（１）前記半導体装置のマザーチップは、貫通孔を形成
するエツチングマスクを素子搭載面及び装置実装面の両
面に形成している。マザーチップの素子搭載面に形成さ
れるエツチングマスクは装置実装面に形成されるエツチ
ングマスクに対してアライメントずれを生じる。このア
ライメントずれにが大きい場合には貫通孔に導通不良を
生じ、半導体装置は電気的信頼性を低下させる。
するエツチングマスクを素子搭載面及び装置実装面の両
面に形成している。マザーチップの素子搭載面に形成さ
れるエツチングマスクは装置実装面に形成されるエツチ
ングマスクに対してアライメントずれを生じる。このア
ライメントずれにが大きい場合には貫通孔に導通不良を
生じ、半導体装置は電気的信頼性を低下させる。
（２）前記貫通孔の導通不良を低減するにはアライメン
トずれに対する余裕を持たせればよいが、貫通孔の開口
径寸法が増大し、又貫通孔の間隔が増大する。このため
、マザーチップに形成できる貫通孔の数が低下するので
、マザーチップの外部端子の配列数が低下する。外部端
子の配列数の低下は半導体装置の実装密度を低下させる
。
トずれに対する余裕を持たせればよいが、貫通孔の開口
径寸法が増大し、又貫通孔の間隔が増大する。このため
、マザーチップに形成できる貫通孔の数が低下するので
、マザーチップの外部端子の配列数が低下する。外部端
子の配列数の低下は半導体装置の実装密度を低下させる
。
（３）前記貫通孔は、前述のようにマザーチップとエツ
チングマスクとの間にエツチング選択比を充分に確保で
きないので、ドライエツチングを使用することができな
い。したがって、貫通孔の形成にはウェットエツチング
が使用される可能性が高い。ウェットエツチングは、マ
ザーチップとエツチングマスクとの界面にエツチング液
が浸入し易く、エツチングマスクの密着不良等、半導体
ウェーハプロセスの歩留りを低下させる。また、つ、エ
ツトエツチングは、サイドエツチング量が大きいので、
前述のように貫通孔の開口径寸法が増大し、半導体装置
の実装密度を低下させる。
チングマスクとの間にエツチング選択比を充分に確保で
きないので、ドライエツチングを使用することができな
い。したがって、貫通孔の形成にはウェットエツチング
が使用される可能性が高い。ウェットエツチングは、マ
ザーチップとエツチングマスクとの界面にエツチング液
が浸入し易く、エツチングマスクの密着不良等、半導体
ウェーハプロセスの歩留りを低下させる。また、つ、エ
ツトエツチングは、サイドエツチング量が大きいので、
前述のように貫通孔の開口径寸法が増大し、半導体装置
の実装密度を低下させる。
本発明の目的は、半導体装置の電気的信頼性を向上する
ことが可能な技術を提供することにある。
ことが可能な技術を提供することにある。
本発明の他の目的は、半導体装置の多端子化を図ること
が可能な技術を提供することにある。
が可能な技術を提供することにある。
本発明の他の目的は、半導体装置の実装密度を向上する
ことが可能な技術を提供することにある。
ことが可能な技術を提供することにある。
本発明の他の目的は、半導体装置の製造上の歩留りを向
上することが可能な技術を提供することにある。
上することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
（１）珪素基板に素子搭載面及び装置実装面を有し、こ
の珪素基板の素子搭載面に突起電極を介在させて半導体
チップを搭載する半導体装置において、前記珪素基板に
素子搭載面から装置実装面に実質的に均一な開口径寸法
で貫通する貫通孔を設け、この貫通孔の内部に前記珪素
基板と電気的に分離された貫通孔配線を設ける。
の珪素基板の素子搭載面に突起電極を介在させて半導体
チップを搭載する半導体装置において、前記珪素基板に
素子搭載面から装置実装面に実質的に均一な開口径寸法
で貫通する貫通孔を設け、この貫通孔の内部に前記珪素
基板と電気的に分離された貫通孔配線を設ける。
（２）前記半導体装置の製造方法において、前記珪素基
板の素子搭載面又は装置実装面にフィルムレジスト膜を
貼り付ける工程と、このフィルムレジスト膜の所定部分
を除去し、残存するフィルムレジスト膜でエツチングマ
スクを形成する工程と、このエツチングマスクを用いて
前記珪素基板に低温ドライエツチングを施し、この珪素
基板に素子搭載面から装置実装面に貫通する貫通孔を形
成する工程とを備える。
板の素子搭載面又は装置実装面にフィルムレジスト膜を
貼り付ける工程と、このフィルムレジスト膜の所定部分
を除去し、残存するフィルムレジスト膜でエツチングマ
スクを形成する工程と、このエツチングマスクを用いて
前記珪素基板に低温ドライエツチングを施し、この珪素
基板に素子搭載面から装置実装面に貫通する貫通孔を形
成する工程とを備える。
上述した手段（１）によれば、前記珪素基板に設けられ
た貫通孔の開口径寸法を縮小し、隣接する貫通孔の間隔
を縮小することができるので、実装用外部端子の配列数
を増加し、半導体装置の外部端子の多端子化を図ること
ができる。
た貫通孔の開口径寸法を縮小し、隣接する貫通孔の間隔
を縮小することができるので、実装用外部端子の配列数
を増加し、半導体装置の外部端子の多端子化を図ること
ができる。
また、前記珪素基板の実装面線を縮小することができる
ので、半導体装置の実装密度を向上することができる。
ので、半導体装置の実装密度を向上することができる。
上述した手段（２）によれば、フィルムレジスト膜は塗
布型レジスト膜に比べて膜厚が厚く、エツチングマスク
としての膜厚を充分に確保することができ（エツチング
終了まで存在させることができ）、低温ドライエツチン
グはドライエツチングに比べて珪素基板のサイドエツチ
ング量が少なく、エツチングの異方性を向上することが
できると共に、低温ドライエツチングは珪素基板とエツ
チングマスクとのエツチング選択比を向上することがで
きるので、珪素基板に実質的に開口径寸法が均一な貫通
孔を形成することができる。
布型レジスト膜に比べて膜厚が厚く、エツチングマスク
としての膜厚を充分に確保することができ（エツチング
終了まで存在させることができ）、低温ドライエツチン
グはドライエツチングに比べて珪素基板のサイドエツチ
ング量が少なく、エツチングの異方性を向上することが
できると共に、低温ドライエツチングは珪素基板とエツ
チングマスクとのエツチング選択比を向上することがで
きるので、珪素基板に実質的に開口径寸法が均一な貫通
孔を形成することができる。
この結果、前記貫通孔を珪素基板の素子搭載面又は装置
実装面の一方からエツチングして形成することができる
ので、アライメントずれがなくなり、前記貫通孔の導通
不良を防止し、半導体装置の電気的信頼性を向上するこ
とができる。
実装面の一方からエツチングして形成することができる
ので、アライメントずれがなくなり、前記貫通孔の導通
不良を防止し、半導体装置の電気的信頼性を向上するこ
とができる。
また、前記低温ドライエツチングはサイドエツチング量
が少ないので、前記貫通孔の開口径寸法、隣接する貫通
孔の間隔の夫々を縮小し、半導体装置の多端子化或は高
実装密度化を図ることができる。
が少ないので、前記貫通孔の開口径寸法、隣接する貫通
孔の間隔の夫々を縮小し、半導体装置の多端子化或は高
実装密度化を図ることができる。
また、前記低温ドライエツチングは珪素基板とエツチン
グマスクとの界面にエツチング液が浸入しずらいので、
エツチングマスクの密着不良を低減し、半導体装置の製
造上の歩留りを向上することができる。
グマスクとの界面にエツチング液が浸入しずらいので、
エツチングマスクの密着不良を低減し、半導体装置の製
造上の歩留りを向上することができる。
以下１本発明の構成について、ＲＡＭモジュールとして
使用される半導体装置に本発明を適用した一実施例とと
もに説明する。
使用される半導体装置に本発明を適用した一実施例とと
もに説明する。
なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
本発明の一実施例である外部装置に実装された状態の半
導体装置を第２図（概略部分断面図）で示し、第２図の
要部を第３図（斜視図）で示す。
導体装置を第２図（概略部分断面図）で示し、第２図の
要部を第３図（斜視図）で示す。
第２図及び第３図に示すように、半導体装置１はマザー
チップ（珪素基板或はベース基板）２の素子搭載面に複
数個の半導体チップ３Ａ及び３Ｂを搭載している。この
半導体チップ３Ａ及び３Ｂは封止用キャップ４で気密封
止されている。
チップ（珪素基板或はベース基板）２の素子搭載面に複
数個の半導体チップ３Ａ及び３Ｂを搭載している。この
半導体チップ３Ａ及び３Ｂは封止用キャップ４で気密封
止されている。
前記半導体チップ３Ａ、３Ｂの夫々は突起電極５を介在
させてマザーチップ２の素子搭載面に搭載されている。
させてマザーチップ２の素子搭載面に搭載されている。
つまり、半導体チップ３Ａ、３Ｂの夫々はフェースダウ
ンボンディング方式（又はＣＣＢ方式）によってマザー
チップ２に搭載されている。
ンボンディング方式（又はＣＣＢ方式）によってマザー
チップ２に搭載されている。
マザーチップ２の素子搭載面には、これに限定されない
が、第３図に示すように、２種類の半導体チップ３Ａ及
び３Ｂが搭載されている。半導体チップ３Ａは、論理機
能を有しており（ロジックＬＳＩであり）、マザーチッ
プ２の中央部分に１個搭載されている。半導体チップ３
Ｂは、記憶機能を有しており（メモリＬＳＩであり）、
マザーチップ２の周辺部分に８個搭載されている。半導
体チップ３Ａ、３Ｂの夫々は半導体素子形成面がマザー
チップ４の素子搭載面と対向するように搭載されている
。このため、第３図に示す半導体チップ３Ａ、３Ｂの夫
々は半導体素子形成面と対向する裏面が見れるように配
置されている。
が、第３図に示すように、２種類の半導体チップ３Ａ及
び３Ｂが搭載されている。半導体チップ３Ａは、論理機
能を有しており（ロジックＬＳＩであり）、マザーチッ
プ２の中央部分に１個搭載されている。半導体チップ３
Ｂは、記憶機能を有しており（メモリＬＳＩであり）、
マザーチップ２の周辺部分に８個搭載されている。半導
体チップ３Ａ、３Ｂの夫々は半導体素子形成面がマザー
チップ４の素子搭載面と対向するように搭載されている
。このため、第３図に示す半導体チップ３Ａ、３Ｂの夫
々は半導体素子形成面と対向する裏面が見れるように配
置されている。
半導体チップ３Ａ、３Ｂの夫々は単結晶珪素基板で構成
されている。この単結晶珪素基板の半導体素子形成面に
は複数の半導体素子が形成され、この半導体素子の上部
には複数層の配線層が形成されている。半導体チップ３
Ａ、３Ｂの夫々の外部端子（ポンディングパッド）は図
示しないが半導体素子形成面に耐記所定の配線層と同一
導電層で構成されている。なお、半導体チップ３Ａ、３
Ｂの夫々の具体的な構成については本願出願人により先
に出願された特願昭６３−１９８０４号に説明されてい
るので、ここでの説明は省略する。
されている。この単結晶珪素基板の半導体素子形成面に
は複数の半導体素子が形成され、この半導体素子の上部
には複数層の配線層が形成されている。半導体チップ３
Ａ、３Ｂの夫々の外部端子（ポンディングパッド）は図
示しないが半導体素子形成面に耐記所定の配線層と同一
導電層で構成されている。なお、半導体チップ３Ａ、３
Ｂの夫々の具体的な構成については本願出願人により先
に出願された特願昭６３−１９８０４号に説明されてい
るので、ここでの説明は省略する。
前記マザーチップ２は第２図、第３図及び第１図（マザ
ーチップの要部断面図）に示すように、前述の素子搭載
面及び装置実装面を有している。素子搭載面は半導体チ
ップ３Ａ及び３Ｂを搭載する面である。装置実装面は、
素子搭載面と対向する反対面であり、マザーチップ２を
フェースダウンボンディング方式で外部装置（本実施例
の場合配線基板１１）に実装する面である。
ーチップの要部断面図）に示すように、前述の素子搭載
面及び装置実装面を有している。素子搭載面は半導体チ
ップ３Ａ及び３Ｂを搭載する面である。装置実装面は、
素子搭載面と対向する反対面であり、マザーチップ２を
フェースダウンボンディング方式で外部装置（本実施例
の場合配線基板１１）に実装する面である。
マザーチップ２は第１図に示すように半導体チップ３Ａ
、３Ｂの夫々の材料と同様に単結晶珪素基板２０で形成
されている。つまり、マザーチップ２は半導体チップ３
Ａ、３Ｂの夫々との間に熱膨張係数差による突起電極５
の損傷又は破壊が生じないように同一材料で形成されて
いる。単結晶珪素基板２０は、これに限定されないが例
えば平面形状が長方形状で構成され、５００〜６００［
μｍ］程度の厚さで構成されている。
、３Ｂの夫々の材料と同様に単結晶珪素基板２０で形成
されている。つまり、マザーチップ２は半導体チップ３
Ａ、３Ｂの夫々との間に熱膨張係数差による突起電極５
の損傷又は破壊が生じないように同一材料で形成されて
いる。単結晶珪素基板２０は、これに限定されないが例
えば平面形状が長方形状で構成され、５００〜６００［
μｍ］程度の厚さで構成されている。
このマザーチップ２の単結晶珪素基板２０には第１図に
示すように複数個の貫通孔配線（スルーホール配線）２
３が設けられている。この貫通孔配線２３は単結晶珪素
基板２０に形成された貫通孔（スルーホール）２１の内
部に絶縁膜２２を介在させて埋込まれている。
示すように複数個の貫通孔配線（スルーホール配線）２
３が設けられている。この貫通孔配線２３は単結晶珪素
基板２０に形成された貫通孔（スルーホール）２１の内
部に絶縁膜２２を介在させて埋込まれている。
前記貫通孔２１は単結晶珪素基板２０の素子搭載面から
それと対向する装置実装面まで貫通している。
それと対向する装置実装面まで貫通している。
つまり１貫通孔２１は単結晶珪素基板２０の厚さに対応
する５００〜６ｏＯ［μｍ］程度の長い寸法で構成され
ている。貫通孔２１の開口径寸法は、例えば−辺の寸法
が５０〜１００［μｍ］程度の方形状で構成され、素子
搭載面から装置実装面まで実質的に均一に構成されてい
る。つまり１貫通孔２１は、素子搭載面、装置実装面の
夫々に対して実質的に垂直に細い開口径寸法を有して単
結晶珪素基板２０に構成されている。
する５００〜６ｏＯ［μｍ］程度の長い寸法で構成され
ている。貫通孔２１の開口径寸法は、例えば−辺の寸法
が５０〜１００［μｍ］程度の方形状で構成され、素子
搭載面から装置実装面まで実質的に均一に構成されてい
る。つまり１貫通孔２１は、素子搭載面、装置実装面の
夫々に対して実質的に垂直に細い開口径寸法を有して単
結晶珪素基板２０に構成されている。
前記絶縁膜２２は、貫通孔２１の内壁である単結晶珪素
基板２０の表面及び単結晶珪素基板２０の素子搭載面、
装置実装面の夫々に設けられている。絶縁膜２２は例え
ば単結晶珪素基板２０の表面に熱酸化処理を施して形成
した酸化珪素膜を使用する。また、絶縁膜２２は、ステ
ップカバレッジの良好なＣＶＤ法で堆積した酸化珪素膜
若しくは窒化珪素膜の単層、或はそれらの複合膜を使用
してもよい。貫通孔２１の内壁に形成された絶縁膜２２
は主に単結晶珪素基板２０と貫通孔配線２３とを電気的
に分離するために設けられている。
基板２０の表面及び単結晶珪素基板２０の素子搭載面、
装置実装面の夫々に設けられている。絶縁膜２２は例え
ば単結晶珪素基板２０の表面に熱酸化処理を施して形成
した酸化珪素膜を使用する。また、絶縁膜２２は、ステ
ップカバレッジの良好なＣＶＤ法で堆積した酸化珪素膜
若しくは窒化珪素膜の単層、或はそれらの複合膜を使用
してもよい。貫通孔２１の内壁に形成された絶縁膜２２
は主に単結晶珪素基板２０と貫通孔配線２３とを電気的
に分離するために設けられている。
貫通孔配線２３は、例えばＷ（ダンゲステン）ペースト
を貫通孔２１の内部に埋込み、このＷペーストを熱処理
で浸炭することによって形成されている。
を貫通孔２１の内部に埋込み、このＷペーストを熱処理
で浸炭することによって形成されている。
また、貫通孔配線２３は、これに限定されず、他の高融
点金属材料や、他の方法例えばＣＶＤ法、メツキ法等で
形成してもよい。
点金属材料や、他の方法例えばＣＶＤ法、メツキ法等で
形成してもよい。
前記単結晶珪素基板２０の素子搭載面側、装置実装面側
の夫々には配線層が設けられている。単結晶珪素基板２
０の素子搭載面はこれに限定されないが４層配線構造で
構成されている。つまり、素子搭載面には第２層目配線
２４Ｂ、第２層目配線２４Ｂ、第３層目配線２４Ｇ、第
２層目配線２４Ｂの夫々を順次積層して構成されている
。第１層目配線２４Ａ〜第４層目配線２４Ｄの夫々は例
えばアルミニウム膜、アルミニウム合金膜等で形成され
ている。アルミニウム合金膜はＣｕを添加したものであ
る。Ｃｕはマイグレーションを低減する作用を有してい
る。
の夫々には配線層が設けられている。単結晶珪素基板２
０の素子搭載面はこれに限定されないが４層配線構造で
構成されている。つまり、素子搭載面には第２層目配線
２４Ｂ、第２層目配線２４Ｂ、第３層目配線２４Ｇ、第
２層目配線２４Ｂの夫々を順次積層して構成されている
。第１層目配線２４Ａ〜第４層目配線２４Ｄの夫々は例
えばアルミニウム膜、アルミニウム合金膜等で形成され
ている。アルミニウム合金膜はＣｕを添加したものであ
る。Ｃｕはマイグレーションを低減する作用を有してい
る。
また、前記第１層目配線２４Ａ〜第４層目配線２４Ｄの
夫々は、高融点金属膜（Ｗ、Ｍｏ等）若しくはＣＵの単
層、戒はＣｕ、Ｎｉの夫々を順次積層した複合膜等で形
成してもよい。
夫々は、高融点金属膜（Ｗ、Ｍｏ等）若しくはＣＵの単
層、戒はＣｕ、Ｎｉの夫々を順次積層した複合膜等で形
成してもよい。
前記第１層目配線２４Ａは単結晶珪素基板２０の素子搭
載面上に絶縁膜２２を介在させて所定のパターンで延在
している。第１層目配線２４Ａの所定部分は、単結晶珪
素基板２０に形成された貫通孔２１の上側に配置され、
この貫通孔２１に埋込まれた貫通孔配線２３に電気的に
接続されている。
載面上に絶縁膜２２を介在させて所定のパターンで延在
している。第１層目配線２４Ａの所定部分は、単結晶珪
素基板２０に形成された貫通孔２１の上側に配置され、
この貫通孔２１に埋込まれた貫通孔配線２３に電気的に
接続されている。
第１層目配線２４Ａ、第２層目配ｌ１Ａ２４Ｂの夫々の
間には層間絶縁膜２５Ａが設けられている６第２層目配
線２４Ｂ、第３層目配線２４Ｃの夫々の間には層間絶縁
ＩＥ％２５Ｂが設けられている。第３層目配線２４Ｃ１
第４層目配線２４Ｄの夫々の間には層間絶ＭＭ２５Ｃが
設けられている。各配線間の接続は各層間絶縁１摸に形
成された接続孔（スルーホール）２５Ｄで行われている
。前記層間絶縁膜２５Ａ〜２５Ｃの夫々は、例えばＣＶ
Ｄ法で堆積した酸化珪ｌＩ＃膜や、平坦化を目的に酸化
珪素改を主体とする複合膜で形成する。また、層間絶縁
膜２５Ａ〜２５Ｃの夫々はポリイミド樹脂膜等の絶縁性
樹脂膜で形成してもよい。最上層である第４層目配線２
４Ｄの上層にはフ、アイナルパッシベーション膜２５Ｆ
が設けられている。ファイナルパッシベーション膜２５
Ｅは例えば耐湿性を向上するためにプラズマＣＶＤ法で
堆積した窒化珪素膜で形成されている。
間には層間絶縁膜２５Ａが設けられている６第２層目配
線２４Ｂ、第３層目配線２４Ｃの夫々の間には層間絶縁
ＩＥ％２５Ｂが設けられている。第３層目配線２４Ｃ１
第４層目配線２４Ｄの夫々の間には層間絶ＭＭ２５Ｃが
設けられている。各配線間の接続は各層間絶縁１摸に形
成された接続孔（スルーホール）２５Ｄで行われている
。前記層間絶縁膜２５Ａ〜２５Ｃの夫々は、例えばＣＶ
Ｄ法で堆積した酸化珪ｌＩ＃膜や、平坦化を目的に酸化
珪素改を主体とする複合膜で形成する。また、層間絶縁
膜２５Ａ〜２５Ｃの夫々はポリイミド樹脂膜等の絶縁性
樹脂膜で形成してもよい。最上層である第４層目配線２
４Ｄの上層にはフ、アイナルパッシベーション膜２５Ｆ
が設けられている。ファイナルパッシベーション膜２５
Ｅは例えば耐湿性を向上するためにプラズマＣＶＤ法で
堆積した窒化珪素膜で形成されている。
前記第４層目配線２４Ｄのうち半導体チップ３Ａ又は３
Ｂの外部端子（ポンディングパッド）に対応する位置は
ファイナルパッジベージコン膜２５Ｈに形成された開口
部２５Ｆを通して露出されている。
Ｂの外部端子（ポンディングパッド）に対応する位置は
ファイナルパッジベージコン膜２５Ｈに形成された開口
部２５Ｆを通して露出されている。
この開口部２５Ｆを通して露出された第４層目配線２４
Ｄの表面上にはバリアメタル膜２４Ｅを介在させて突起
電極５が設けられている。バリアメタル膜２４Ｅは１例
えば第４層目配線２４Ｄ側からＣｒ、Ｃｕ、Ａｕの夫々
又はＴｉ、Ｎｉ、Ａｕの夫々を順次積層した複合膜で構
成されている。バリアメタル膜２４Ｅのうち最っとも上
層のＡｕは特にボンダビリティを向上するために設けら
れている。
Ｄの表面上にはバリアメタル膜２４Ｅを介在させて突起
電極５が設けられている。バリアメタル膜２４Ｅは１例
えば第４層目配線２４Ｄ側からＣｒ、Ｃｕ、Ａｕの夫々
又はＴｉ、Ｎｉ、Ａｕの夫々を順次積層した複合膜で構
成されている。バリアメタル膜２４Ｅのうち最っとも上
層のＡｕは特にボンダビリティを向上するために設けら
れている。
突起電極５は例えば半田で形成されている。突起型Ｉ！
ｉ５は半導体チップ３Ａ、３Ｂの夫々の外部端子側に又
は外部端子側にも設けてもよい。突起電極５の半田は、
基本的には半導体チップ３Ａ。
ｉ５は半導体チップ３Ａ、３Ｂの夫々の外部端子側に又
は外部端子側にも設けてもよい。突起電極５の半田は、
基本的には半導体チップ３Ａ。
３Ｂ、マザーチップ２の夫々に形成される配線層に比べ
て低い融点を有し、かつマザーチップ２の装置実装面に
形成される突起電極（実装用外部端子）６に比べて高い
融点を有するように形成されている。
て低い融点を有し、かつマザーチップ２の装置実装面に
形成される突起電極（実装用外部端子）６に比べて高い
融点を有するように形成されている。
単結晶珪素基板２０の装置実装面はこれに限定されない
が２層配線構造で構成されている。つまり。
が２層配線構造で構成されている。つまり。
装置実装面には第１層目配線２６Ａ、第２層目配線２６
Ｂの夫々が順次積層されている。第１層目配線２６Ａ、
第２層目配線２６Ｂの夫々は素子搭載面で使用される配
線材料と同一材料で形成されている。
Ｂの夫々が順次積層されている。第１層目配線２６Ａ、
第２層目配線２６Ｂの夫々は素子搭載面で使用される配
線材料と同一材料で形成されている。
前記第１層目配線２１３Ａは単結晶珪素基板２０の装置
実装面上に絶縁膜２２を介在させて所定のパターンで延
在している。第１層目配線２６Ａの所定部分は、単結晶
珪素基板２０に形成された貫通孔２１の上側に配置され
、この貫通孔２１に埋込まれた貫通孔配線２３に電気的
に接続されている。
実装面上に絶縁膜２２を介在させて所定のパターンで延
在している。第１層目配線２６Ａの所定部分は、単結晶
珪素基板２０に形成された貫通孔２１の上側に配置され
、この貫通孔２１に埋込まれた貫通孔配線２３に電気的
に接続されている。
第１層目配線２６Ａ、第２層目配線２６Ｂの夫々の間に
は層間絶縁膜２７Ａが設けられている。第１層目配線２
６Ａ、第２層目配線２６Ｂの夫々の接続は層間絶縁膜２
７Ａに形成された接続孔２７Ｂで行われている。前記層
間絶縁膜２７Ａは素子搭載面で使用される絶縁性材料と
同一材料で形成されている。最上層である第２層目配、
１２６Ｂの上層にはファイナルパッシベーション膜２７
Ｃが設けられている。前記第２層目配線２６Ｂのうち外
部装置（配線基板１１）の外部端子に対応する位置はフ
ァイナルパッシベーション［２？Ｇに形成された開口部
２７Ｄを通して露出されている。この開口部２？Ｄを通
して鞘出された第２層目配線２６Ｂの表面上にはバリア
メタル膜２６Ｃを介在させて突起電極６が設けられてい
る。
は層間絶縁膜２７Ａが設けられている。第１層目配線２
６Ａ、第２層目配線２６Ｂの夫々の接続は層間絶縁膜２
７Ａに形成された接続孔２７Ｂで行われている。前記層
間絶縁膜２７Ａは素子搭載面で使用される絶縁性材料と
同一材料で形成されている。最上層である第２層目配、
１２６Ｂの上層にはファイナルパッシベーション膜２７
Ｃが設けられている。前記第２層目配線２６Ｂのうち外
部装置（配線基板１１）の外部端子に対応する位置はフ
ァイナルパッシベーション［２？Ｇに形成された開口部
２７Ｄを通して露出されている。この開口部２？Ｄを通
して鞘出された第２層目配線２６Ｂの表面上にはバリア
メタル膜２６Ｃを介在させて突起電極６が設けられてい
る。
前記ファイナルパッシベーション膜２７Ｇ、バリアメタ
ル膜２６Ｇの夫々は素子搭載面で使用される材料と同一
材料で形成されている。前記突起電極６は例えば半田で
形成されている。
ル膜２６Ｇの夫々は素子搭載面で使用される材料と同一
材料で形成されている。前記突起電極６は例えば半田で
形成されている。
このように構成されるマザーチップ２は第２図に示すよ
うに素子搭載面側に封止用キャップ４が設けられている
。封止用キャップ４はマザーチップ２の周辺部分におい
てマザーチップ２の素子搭載面に接着剤７を介在させて
固着されている。封止用キャップ４は例えば熱伝導性の
良好なアルミナ（ＡＱｚｏｉ）で形成する。マザーチッ
プ２及び封止用キャップ４で形成されるキャビティ内に
は前記半導体チップ３Ａ、３Ｂの夫々が気密封止される
ように構成されている。
うに素子搭載面側に封止用キャップ４が設けられている
。封止用キャップ４はマザーチップ２の周辺部分におい
てマザーチップ２の素子搭載面に接着剤７を介在させて
固着されている。封止用キャップ４は例えば熱伝導性の
良好なアルミナ（ＡＱｚｏｉ）で形成する。マザーチッ
プ２及び封止用キャップ４で形成されるキャビティ内に
は前記半導体チップ３Ａ、３Ｂの夫々が気密封止される
ように構成されている。
前記気密封止された半導体チップ３Ａ、３Ｂの夫々の裏
面は熱伝導用金属８を介在させて封止用キャップ４の内
壁に接触させている。熱伝導用金属８は１例えば半田で
形成され、半導体チップ３Ａ、３Ｂの夫々で発生する熱
を効率良く封止用キャップ４に伝達するように構成され
ている。
面は熱伝導用金属８を介在させて封止用キャップ４の内
壁に接触させている。熱伝導用金属８は１例えば半田で
形成され、半導体チップ３Ａ、３Ｂの夫々で発生する熱
を効率良く封止用キャップ４に伝達するように構成され
ている。
封止用キャンプ４の上側には接着剤９を介在させて放熱
フィン１０が設けられている。放熱フィン１０は、例え
ば封止用キャップ４と同一材料で形成され、半導体チッ
プ３Ａ、３Ｂの夫々で発生する熱をより効率良く外部に
放出できるように構成されている。
フィン１０が設けられている。放熱フィン１０は、例え
ば封止用キャップ４と同一材料で形成され、半導体チッ
プ３Ａ、３Ｂの夫々で発生する熱をより効率良く外部に
放出できるように構成されている。
このように構成される半導体装置１はマザーチップ２の
装置実装面に形成された突起電極（実装用外部端子）６
を介在させて外部装置としての配線基板１１に実装され
ている。配線基板１１は例えばプリント配線基板（ＰＣ
Ｂ）を使用する。配線基板１１は、１個又は複数個の半
導体装置１を実装し、大型コンピュータに組込まれるよ
うに構成されている。
装置実装面に形成された突起電極（実装用外部端子）６
を介在させて外部装置としての配線基板１１に実装され
ている。配線基板１１は例えばプリント配線基板（ＰＣ
Ｂ）を使用する。配線基板１１は、１個又は複数個の半
導体装置１を実装し、大型コンピュータに組込まれるよ
うに構成されている。
配線基板１１に実装された半導体装置１は１個毎又は複
数毎に冷却用ジャケット１２で封止されている。冷却用
ジャケット１２は、冷却水を供給する複数本の冷却水供
給管１２Ａが埋込まれており、半導体装置１の冷却効率
を高めるように構成されている。冷却用ジャケット１２
は例えばアルミナで形成されている。
数毎に冷却用ジャケット１２で封止されている。冷却用
ジャケット１２は、冷却水を供給する複数本の冷却水供
給管１２Ａが埋込まれており、半導体装置１の冷却効率
を高めるように構成されている。冷却用ジャケット１２
は例えばアルミナで形成されている。
前記冷却用ジャケット１２の内側には接着剤１４を介在
させて放熱フィン１３が設けられている。放熱フィン１
３は、半導体装置１の放熱フィン１０と効率良く当接又
は近接するように構成されており、半導体装置１を冷却
用ジャケット１２で効率良く冷却できるように構成され
ている。
させて放熱フィン１３が設けられている。放熱フィン１
３は、半導体装置１の放熱フィン１０と効率良く当接又
は近接するように構成されており、半導体装置１を冷却
用ジャケット１２で効率良く冷却できるように構成され
ている。
次に、前記半導体装置１のマザーチップ２の製造方法に
ついて、第４図乃至第９図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
ついて、第４図乃至第９図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
まず、第４図に示すように、マザーチップ２の基体とな
る単結晶珪素基板２０の素子搭載面（又は装置実装面）
にドライフィルムレジスト膜１５及び透光性保護フィル
ム膜１６の積層体を貼り付ける。
る単結晶珪素基板２０の素子搭載面（又は装置実装面）
にドライフィルムレジスト膜１５及び透光性保護フィル
ム膜１６の積層体を貼り付ける。
トライフィルムレジスト膜１５は単結晶珪素基板２０の
素子搭載面に直接貼り付けられる。ドライフィルムレジ
スト膜１５は例えば５０〜１００［μｍ］程度の膜厚で
形成することができる。単結晶珪素基板２０は約５００
〜６００［μｍコ程度の厚さのものを使用するので、ド
ライフィルムレジスト膜１５は単結晶珪素基板２０の厚
さに対して約１０分の１〜５分の１の厚さを有している
。半導体ウェーハプロセスで使用される塗布型フォトレ
ジスト膜は数［μｍ］程度の厚さで形成されるので、ド
ライフィルムレジスト膜１５は前記塗布型フォトレジス
ト膜に対して数十〜数百倍の膜厚で形成することができ
る。ドライフィルムレジスト膜１５及び透光性保護フィ
ルム膜１６で形成される積層体は、これに限定されない
が、例えば約１２０［℃］の加熱ローラで熱圧着により
貼り付けられる（熱圧着ラミネートされる）。また、単
結晶珪素基板２ｏの素子搭載面は素子や段差がない平坦
な面を有しているので、前記積層体を貼り付ける際に下
地層としてアンダーコート膜を塗布する必要がない。
素子搭載面に直接貼り付けられる。ドライフィルムレジ
スト膜１５は例えば５０〜１００［μｍ］程度の膜厚で
形成することができる。単結晶珪素基板２０は約５００
〜６００［μｍコ程度の厚さのものを使用するので、ド
ライフィルムレジスト膜１５は単結晶珪素基板２０の厚
さに対して約１０分の１〜５分の１の厚さを有している
。半導体ウェーハプロセスで使用される塗布型フォトレ
ジスト膜は数［μｍ］程度の厚さで形成されるので、ド
ライフィルムレジスト膜１５は前記塗布型フォトレジス
ト膜に対して数十〜数百倍の膜厚で形成することができ
る。ドライフィルムレジスト膜１５及び透光性保護フィ
ルム膜１６で形成される積層体は、これに限定されない
が、例えば約１２０［℃］の加熱ローラで熱圧着により
貼り付けられる（熱圧着ラミネートされる）。また、単
結晶珪素基板２ｏの素子搭載面は素子や段差がない平坦
な面を有しているので、前記積層体を貼り付ける際に下
地層としてアンダーコート膜を塗布する必要がない。
次に、前記積層体の上層の透光性保護フィルム１１１１
６を通して下層のドライフィルムレジスト膜１５を所定
のパターンに露光する。ネガ型のドライフィルムレジス
ト膜１５を使用する場合は、現像後に残存させる領域で
ある貫通孔２１の形成領域以外の部分に光照射を行う。
６を通して下層のドライフィルムレジスト膜１５を所定
のパターンに露光する。ネガ型のドライフィルムレジス
ト膜１５を使用する場合は、現像後に残存させる領域で
ある貫通孔２１の形成領域以外の部分に光照射を行う。
また、ポジ型のドライフィルムレジスト膜１５を使用す
る場合は、現像後に除去される領域である貫通孔２１の
形成領域部分に光照射を行う。
る場合は、現像後に除去される領域である貫通孔２１の
形成領域部分に光照射を行う。
次に、積層体の上層の光透性保護フィルム膜１６を剥離
除去する。そして、第５図に示すように、ドライフィル
ムレジスト膜１５に現像を施し、残存するドライフィル
ムレジスト膜１５でエツチングマスク１５Ｂを形成する
。エツチングマスク１５Ｂの貫通孔２１の形成領域には
開口１５Ａが設けられている。
除去する。そして、第５図に示すように、ドライフィル
ムレジスト膜１５に現像を施し、残存するドライフィル
ムレジスト膜１５でエツチングマスク１５Ｂを形成する
。エツチングマスク１５Ｂの貫通孔２１の形成領域には
開口１５Ａが設けられている。
次に、第６図に示すように、前記エツチングマスク１５
Ｂを用い、開口１５Ａから露出する素子搭載面から順次
エツチングを行い、単結晶珪素基板２０に貫通孔２１を
形成する６貫通孔２１は単結晶珪素基板２０の素子搭載
面から装置実装面に実質的に均一な開口径寸法で貫通す
るように形成される。前記貫通孔２１の形成には低温ド
ライエツチングが使用される。低温ドライエツチングは
、例えば単結晶珪素基板２０を−１００［”Ｃ］又はそ
れ以下の低温度に保持した状態において、異方性ドライ
エツチングを施す技術である。エツチングガスとしては
ＣＨＦ１．ＣＦ４．ＳＦ、等のフッ素系ガスを使用する
。低温ドライエツチングは、単結晶珪素基板２０を冷却
しているので、イオン照射を受けない単結晶珪素基板２
０の表面のエツチングが抑制される。
Ｂを用い、開口１５Ａから露出する素子搭載面から順次
エツチングを行い、単結晶珪素基板２０に貫通孔２１を
形成する６貫通孔２１は単結晶珪素基板２０の素子搭載
面から装置実装面に実質的に均一な開口径寸法で貫通す
るように形成される。前記貫通孔２１の形成には低温ド
ライエツチングが使用される。低温ドライエツチングは
、例えば単結晶珪素基板２０を−１００［”Ｃ］又はそ
れ以下の低温度に保持した状態において、異方性ドライ
エツチングを施す技術である。エツチングガスとしては
ＣＨＦ１．ＣＦ４．ＳＦ、等のフッ素系ガスを使用する
。低温ドライエツチングは、単結晶珪素基板２０を冷却
しているので、イオン照射を受けない単結晶珪素基板２
０の表面のエツチングが抑制される。
一方、低温ドライエツチングは、イオン照射を受ける単
結晶珪素基板２０の表面において、イオンアシスト反応
が律則するので、サイドエツチング量が少ない状態でエ
ツチングを行うことができる。
結晶珪素基板２０の表面において、イオンアシスト反応
が律則するので、サイドエツチング量が少ない状態でエ
ツチングを行うことができる。
また、低温ドライエツチングは、アッシングが抑制され
るので、単結晶珪素基板２０とエツチングマスク１５Ｂ
との間（Ｓｉ−レジスト間）のエツチング選択比を高め
ることができる。エツチング選択比は約２０又はそれ以
上に確保することができる。
るので、単結晶珪素基板２０とエツチングマスク１５Ｂ
との間（Ｓｉ−レジスト間）のエツチング選択比を高め
ることができる。エツチング選択比は約２０又はそれ以
上に確保することができる。
なお、本実施例の場合、エツチング選択比は約１０程度
あればよい。
あればよい。
このように、半導体装置１のマザーチップ２の製造方法
において、前記単結晶珪素基板２０の素子搭載面（又は
装置実装面）にドライフィルムレジスト膜１５を貼り付
ける工程と、このドライフィルムレジスト膜１５の所定
部分を除去し、残存するドライフィルムレジスト膜１５
でエツチングマスク１５Ｂを形成する工程と、このエツ
チングマスク１５Ｂを用いて前記単結晶珪素基板２０に
低温ドライエツチングを施し、この単結晶珪素基板２０
に素子搭載面から装置実装面に貫通する貫通孔２１を形
成する工程とを備える。この構成により、ドライフィル
ムレジスト膜１５（エツチングマスク１５Ｂ）は塗布型
レジスト膜に比べて膜厚が厚く、エツチングマスクとし
ての膜厚を充分に確保することができ（エツチング終了
まで存在させることができ）、低温ドライエツチングは
ドライエツチングに比べて単結晶珪素基板２０のサイド
エツチング量が少なく、エツチングの異方性を向上する
ことができると共に、低温ドライエツチングは単結晶珪
素基板２０とエツチングマスク１５Ｂとのエツチング選
択比を向上することができるので、厚い単結晶珪素基板
２０に実質的に開口径寸法が均一な貫通孔２１を形成す
ることができる。
において、前記単結晶珪素基板２０の素子搭載面（又は
装置実装面）にドライフィルムレジスト膜１５を貼り付
ける工程と、このドライフィルムレジスト膜１５の所定
部分を除去し、残存するドライフィルムレジスト膜１５
でエツチングマスク１５Ｂを形成する工程と、このエツ
チングマスク１５Ｂを用いて前記単結晶珪素基板２０に
低温ドライエツチングを施し、この単結晶珪素基板２０
に素子搭載面から装置実装面に貫通する貫通孔２１を形
成する工程とを備える。この構成により、ドライフィル
ムレジスト膜１５（エツチングマスク１５Ｂ）は塗布型
レジスト膜に比べて膜厚が厚く、エツチングマスクとし
ての膜厚を充分に確保することができ（エツチング終了
まで存在させることができ）、低温ドライエツチングは
ドライエツチングに比べて単結晶珪素基板２０のサイド
エツチング量が少なく、エツチングの異方性を向上する
ことができると共に、低温ドライエツチングは単結晶珪
素基板２０とエツチングマスク１５Ｂとのエツチング選
択比を向上することができるので、厚い単結晶珪素基板
２０に実質的に開口径寸法が均一な貫通孔２１を形成す
ることができる。
この結果、前記貫通孔２１を単結晶珪素基板２０の素子
搭載面（又は装置実装面）の一方からエツチングして形
成することができるので、アライメントずれがなくなり
、前記貫通孔２１の導通不良を防止し、半導体装置１の
電気的信頼性を向上することができる。
搭載面（又は装置実装面）の一方からエツチングして形
成することができるので、アライメントずれがなくなり
、前記貫通孔２１の導通不良を防止し、半導体装置１の
電気的信頼性を向上することができる。
また、前記低温ドライエツチングはサイドエツチング量
が少ないので、前記貫通孔２１の開口径寸法、隣接する
貫通孔２１の間隔の夫々を縮小し、半導体装置１の多端
子化或は高実装密度化を図ることができる。
が少ないので、前記貫通孔２１の開口径寸法、隣接する
貫通孔２１の間隔の夫々を縮小し、半導体装置１の多端
子化或は高実装密度化を図ることができる。
また、前記低温ドライエツチングは単結晶珪素基板２０
とエツチングマスク１５Ｂとの界面にエツチングガスが
浸入しずらいので、エツチングマスク１５Ｂの密着不良
を低減し、半導体装置工の製造上の歩留りを向上するこ
とができる。
とエツチングマスク１５Ｂとの界面にエツチングガスが
浸入しずらいので、エツチングマスク１５Ｂの密着不良
を低減し、半導体装置工の製造上の歩留りを向上するこ
とができる。
前記第６図に示す貫通孔２１を形成する工程の後に、エ
ツチングマスク１５Ｂを除去する。そして。
ツチングマスク１５Ｂを除去する。そして。
第７図に示すように、単結晶珪素基板２０の全表面上に
絶縁膜２２を形成する。つまり、絶縁膜２２は、単結晶
珪素基板２０の素子搭載面、装置実装面、貫通孔２１の
内壁の夫々の表面上に形成される。
絶縁膜２２を形成する。つまり、絶縁膜２２は、単結晶
珪素基板２０の素子搭載面、装置実装面、貫通孔２１の
内壁の夫々の表面上に形成される。
次に、第８図に示すように、単結晶珪素基板２０に形成
された貫通孔２１の内部に絶縁膜２２を介在させて貫通
孔配線２３を形成する。貫通孔配線２３は前述のように
例えばＷペーストを浸炭することによって形成する。
された貫通孔２１の内部に絶縁膜２２を介在させて貫通
孔配線２３を形成する。貫通孔配線２３は前述のように
例えばＷペーストを浸炭することによって形成する。
次に、第９図に示すように、単結晶珪素基板２０の素子
搭載面、装置実装面の夫々に多層配線層を構成する。こ
の多層配線層は半導体ウエーハプロセスを使用すること
により形成する。つまり、各配、ｔｌ？Ｉ２４Ａ〜２４
Ｄ、配ＮｌＡ２６Ａ、 ２６Ｂの夫々は１例えばスパッ
タ法でアルミニウム合金膜を堆積し、このアルミニウム
合金膜にフォトリソグラフィ技術で所定のパターンニン
グを施すことにより形成する。また１層間絶縁膜２５Ａ
〜２５Ｇ、２７Ａの夫々は例えばＣＶＤ法で堆積した酸
化珪素膜で形成する。
搭載面、装置実装面の夫々に多層配線層を構成する。こ
の多層配線層は半導体ウエーハプロセスを使用すること
により形成する。つまり、各配、ｔｌ？Ｉ２４Ａ〜２４
Ｄ、配ＮｌＡ２６Ａ、 ２６Ｂの夫々は１例えばスパッ
タ法でアルミニウム合金膜を堆積し、このアルミニウム
合金膜にフォトリソグラフィ技術で所定のパターンニン
グを施すことにより形成する。また１層間絶縁膜２５Ａ
〜２５Ｇ、２７Ａの夫々は例えばＣＶＤ法で堆積した酸
化珪素膜で形成する。
接続孔２５Ｄ、２７Ｂの夫々は例えばドライエツチング
で形成する。ファイナルパッシベーション膜２５Ｅ、２
７Ｃの夫々はプラズマＣＶＤ法で堆積する。
で形成する。ファイナルパッシベーション膜２５Ｅ、２
７Ｃの夫々はプラズマＣＶＤ法で堆積する。
バリアメタル膜２４Ｅ、２６Ｇの夫々はスパッタ法やメ
ツキ法を組合せて形成する。
ツキ法を組合せて形成する。
次に、前記第１図に示すように、必要に応じて外部端子
として使用される部分に突起電極５．突起電極６の夫々
を形成する。この突起電極５．６の夫々は例えば先に本
願出願人により出願された特願昭６３−１９８０４号に
記載されるようにリフトオフ技術を使用することにより
形成することができる。
として使用される部分に突起電極５．突起電極６の夫々
を形成する。この突起電極５．６の夫々は例えば先に本
願出願人により出願された特願昭６３−１９８０４号に
記載されるようにリフトオフ技術を使用することにより
形成することができる。
このように、単結晶珪素基板２０に素子搭載面及び装置
実装面を有し、この単結晶珪素基板２０の素子搭載面に
突起電極５を介在させて半導体チップ３Ａ、３Ｂの夫々
を搭載する半導体装置１において、前記単結晶珪素基板
２０に素子搭載面から装置実装面に実質的に均一な開口
径寸法で貫通する貫通孔２１を設け、この貫通孔２１の
内部に前記単結晶珪素基板２０と電気的に分離された貫
通孔配線２３を設ける。この構成により、前記単結晶珪
素基板２０に設けられた貫通孔２１の開口径寸法を縮小
し、隣接する貫通孔２１の間隔を縮小することができる
ので、突起電極（実装用外部端子）６の配列数を増加し
、半導体装！１の外部端子の多端子化を図ることができ
る。
実装面を有し、この単結晶珪素基板２０の素子搭載面に
突起電極５を介在させて半導体チップ３Ａ、３Ｂの夫々
を搭載する半導体装置１において、前記単結晶珪素基板
２０に素子搭載面から装置実装面に実質的に均一な開口
径寸法で貫通する貫通孔２１を設け、この貫通孔２１の
内部に前記単結晶珪素基板２０と電気的に分離された貫
通孔配線２３を設ける。この構成により、前記単結晶珪
素基板２０に設けられた貫通孔２１の開口径寸法を縮小
し、隣接する貫通孔２１の間隔を縮小することができる
ので、突起電極（実装用外部端子）６の配列数を増加し
、半導体装！１の外部端子の多端子化を図ることができ
る。
また、前記単結晶珪素基板２０の実装面線を縮小するこ
とができるので、半導体装置１の実装密度を向上するこ
とができる。
とができるので、半導体装置１の実装密度を向上するこ
とができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば１本発明は、前記半導体装置１のマザーチップ２
の装置実装面に形成される実装用外部端子を、突起電極
６に変えて、装置実装面から垂直方向に突出する金属ピ
ンで構成してもよい。つまり１本発明は半導体装置１を
ＰＧＡ（Ｐｉｎ ＧｒｉｄＡ ｒｒａｙ）化してもよい
。
の装置実装面に形成される実装用外部端子を、突起電極
６に変えて、装置実装面から垂直方向に突出する金属ピ
ンで構成してもよい。つまり１本発明は半導体装置１を
ＰＧＡ（Ｐｉｎ ＧｒｉｄＡ ｒｒａｙ）化してもよい
。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半導体装置の電気的信頼性を向上することができる。
また、半導体装置の多端子化を図ることができる。
また、半導体装置の実装密度を向上することができる。
また、半導体装置の製造上の歩留りを向上することがで
きる。
きる。
第１図は、本発明の一実施例である半導体装置のマザー
チップの要部断面図、 第２図は、前記半導体装置の概略部分断面図、第３図は
、前記マザーチップの斜視図。 第４図乃至第９図は、各製造工程毎に示す前記マザーチ
ップの要部断面図である。 図中、１・・・半導体装置、２・・・マザーチップ、２
０・・・単結晶珪素基板、２１・・・貫通孔、２２・・
・絶縁膜、２３・・・貫通孔配線、３Ａ、３Ｂ・・・半
導体チップ、５゜６・・・突起電極、１５・・・ドライ
フィルムレジスト膜、１５Ｂ・・・エツチングマスクで
ある。
チップの要部断面図、 第２図は、前記半導体装置の概略部分断面図、第３図は
、前記マザーチップの斜視図。 第４図乃至第９図は、各製造工程毎に示す前記マザーチ
ップの要部断面図である。 図中、１・・・半導体装置、２・・・マザーチップ、２
０・・・単結晶珪素基板、２１・・・貫通孔、２２・・
・絶縁膜、２３・・・貫通孔配線、３Ａ、３Ｂ・・・半
導体チップ、５゜６・・・突起電極、１５・・・ドライ
フィルムレジスト膜、１５Ｂ・・・エツチングマスクで
ある。
Claims (1)
- 【特許請求の範囲】 １、珪素基板に素子搭載面及びそれと対向する装置実装
面を有し、この珪素基板の素子搭載面に突起電極を介在
させて半導体チップを搭載する半導体装置において、前
記珪素基板に、素子搭載面から装置実装面に実質的に均
一な開口径寸法で貫通する貫通孔を設け、該貫通孔の内
部に、前記珪素基板と電気的に分離された貫通孔配線を
設けたことを特徴とする半導体装置。 ２、前記珪素基板の素子搭載面には複数個の半導体チッ
プが搭載されていることを特徴とする請求項１に記載の
半導体装置。 ３、前記半導体チップは前記珪素基板と同一珪素材料で
構成されていることを特徴とする請求項１又は請求項２
に記載の半導体装置。 ４、前記貫通孔配線は、前記珪素基板の素子搭載面に形
成される前記突起電極と前記珪素基板の装置実装面に形
成される実装用外部端子とを電気的に接続するように構
成されていることを特徴とする請求項１乃至請求項３に
記載の夫々の半導体装置。 ５、前記珪素基板の素子搭載面に形成される突起電極、
装置実装面に形成される実装用外部端子の夫々は半田で
形成されていることを特徴とする請求項４に記載の半導
体装置。 ６、珪素基板に素子搭載面及びそれと対向する装置実装
面を有し、この珪素基板の素子搭載面に突起電極を介在
させて半導体チップを搭載する半導体装置の製造方法に
おいて、前記珪素基板の素子搭載面又は装置実装面にフ
ィルムレジスト膜を貼り付ける工程と、該フィルムレジ
スト膜の所定部分を除去し、残存するフィルムレジスト
膜でエッチングマスクを形成する工程と、該エッチング
マスクを用いて前記珪素基板に低温ドライエッチングを
施し、該珪素基板に素子搭載面から装置実装面に貫通す
る貫通孔を形成する工程とを備えたことを特徴とする半
導体装置の製造方法。 ７、前記珪素基板に貫通孔を形成する工程の後には、前
記エッチングマスクとしてのフィルムレジスト膜を除去
する工程、前記珪素基板の素子搭載面、装置実装面及び
貫通孔の内壁表面の夫々に絶縁膜を形成する工程、この
絶縁膜を介在させ、前記貫通孔の内部に貫通孔配線を形
成する工程の夫々が順次行われることを特徴とする請求
項６に記載の半導体装置の製造方法。 ８、前記フィルムレジスト膜は前記珪素基板の厚さに対
して約１０分の１〜５分の１の膜厚で形成されているこ
とを特徴とする請求項６又は請求項７に記載の半導体装
置の製造方法。 ９、前記低温ドライエッチングを施す工程は、珪素基板
を約−１００［℃］又はそれ以下の低温度に保持した状
態において、フッ素系ガスを使用するドライエッチング
を施す工程であることを特徴とする請求項６乃至請求項
８に記載の夫々の半導体装置の製造方法。 １０、前記貫通孔配線を形成する工程はメタライズ配線
を形成する工程であることを特徴とする請求項７に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26103488A JPH02106956A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26103488A JPH02106956A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02106956A true JPH02106956A (ja) | 1990-04-19 |
Family
ID=17356135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26103488A Pending JPH02106956A (ja) | 1988-10-17 | 1988-10-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02106956A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717440A3 (en) * | 1994-12-15 | 1997-11-26 | Hitachi, Ltd. | Cooling device of multi-chip module |
| WO2000034545A1 (en) * | 1998-12-09 | 2000-06-15 | Union Steel Manufacturing Co., Ltd. | THE METHOD FOR MANUFACTURING STEEL PLATE COATED WITH Al-Si ALLOY AND ITS PRODUCTS |
| JP2005039161A (ja) * | 2003-07-18 | 2005-02-10 | System Fabrication Technologies Inc | 半導体集積回路チップの三次元高密度実装方式 |
| JP2008541460A (ja) * | 2005-05-13 | 2008-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン基板内のビアを封止する材料及び方法 |
| JP2011258654A (ja) * | 2010-06-07 | 2011-12-22 | Sony Corp | インターポーザ、モジュールおよびこれを備えた電子機器 |
-
1988
- 1988-10-17 JP JP26103488A patent/JPH02106956A/ja active Pending
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