JP3681690B2 - 半導体装置 - Google Patents

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Description

【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、特に、ＳｉＰ技術を用いるシステムＬＳＩのような多機能な半導体装置とその製造方法に関する。
【従来の技術】
近年では、半導体技術の進展により、ボード上で実現していたシステムを一つの半導体チップ上で実現するシステムＬＳＩが主流となってきている。
システムＬＳＩでは、チップ上にＤＲＡＭやＦｌａｓｈメモリなどを混載することが多い。しかしながら、この混載されるメモリは、ロジック部と比較して、微細化のスピードが遅く、また混載プロセスの開発が長期間でかつ非常に困難であるといった問題がでてきている。
こうした状況の中で、複数の半導体チップを一つのパッケージに封止することでシステムＬＳＩを実現するＳｉＰ(System in Package) 技術が注目されてきている。ＳｉＰ技術は、その形態により大きく２種類に分けることができる。一つ目は、ベースとなる半導体チップ（以下では、親チップと示す）の上に、貼り合わせられるチップ（以下では、子チップと示す。）の表面を向い合わせて、バンプを用いて実装する方法である。これは、子チップが下向きになるため、フェイスダウン法と呼ばれている。二つ目は、親チップの上に子チップの裏面を接着する方法である。この方法では、それぞれのチップの接続は、直接あるいはリードを介してボンディングワイヤにより行われる。これは、子チップが上向きになるため、フェイスアップ法と呼ばれている。
【発明が解決しようとする課題】
しかしながら、従来の半導体装置においては、以下のような不具合が生じていた。
まず、ＳｉＰ技術において、技術進歩によるプロセスルールの微細化により、ノイズや熱に対する耐性は低下してきている。一方、電源電圧の低電圧化と動作周波数の高速化が加速的に進んでいるため、放射ノイズの増大、チップの発熱量の増加と放熱効率の低下などの不具合が生じている。これらの不具合は、誤動作の原因となってしまう。
さらに、フェイスダウン方式をとる場合には、実装後に子チップの表面に形成されている接続パッドが隠れてしまうため、接続パッドを介して子チップ単体での検査ができなくなってしまう。また、ウエハ状態におけるチップ形成領域の面積効率が悪いという不具合もある。
また、フェイスアップ方式をとる場合には、電気的接続のためのボンディングワイヤが長くなり、隣接する端子とのクロストークによるノイズの影響が大きくなってしまう。また、チップの接着に使用するグルー剤による装置内の汚染が生じやすい。さらに、実装工程の自動化などに伴って、チップ同士の接続の際のチップ方向の認識ミスなどが生じるおそれがある。
本発明の目的は、上記のような不具合を解決する手段を講ずることにより、信頼性が高く、さらなる小型化が可能である半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
本願の半導体装置は、第１半導体チップと、上記第１半導体チップの上に搭載される複数の第２半導体チップと、上記複数の第２半導体チップの裏面上に形成され，電位安定用部材に接続されている接続部材と電気的に接続されている導電体膜とを備える半導体装置において、上記複数の第２半導体チップは、上記第１半導体チップの上に、主面を上向きにして搭載されており、上記導電体膜のうちの一部は、上記第１半導体チップの上面と上記複数の第２半導体チップの裏面との間に挟まれて形成されており、上記導電体膜のうちの他部は、上記第１半導体チップの上に露出しており、上記他部には、上記接続部材が接しており、上記導電体膜は、上記複数の第２半導体チップの上記裏面上に亘って形成されている。
これにより、高い熱伝導率と低い電気抵抗とを有する導電体膜が第２半導体チップの裏面上に接するので、放熱性能が向上し、第２半導体チップの電位の安定化が可能となり、さらに、第１半導体チップと第２半導体チップとから周囲にノイズが伝わるのを防止することができる。かつ、第１半導体チップから第２半導体チップへノイズが伝わるのを防止することができるのみならず、複数の第２半導体チップの裏面上に、一括して導電体膜を形成することができる。
【発明の実施の形態】
（第１の実施形態）
以下に、第１の実施形態について、図１（ａ）〜（ｅ）を参照しながら説明する。図１（ａ）〜（ｅ）は、従来の半導体装置の構造と、第１の実施形態の半導体装置の構造とを説明するための断面図である。
図１（ａ）は、従来のフェイスダウン方式をとる半導体装置の構造を示す断面図であり、図１（ｂ），（ｃ）は、本実施形態のフェイスダウン方式の半導体装置の構造を示す断面図である。図１（ａ）に示すように、従来の半導体装置は、ダイパッド２０１と、ダイパッド２０１上に形成されている親チップ２０２と、親チップの上に下向きに搭載されている子チップ２０３と、親チップ２０２と子チップ２０３とを接続するバンプ２０４と、半導体チップを外部と接続するためのリード２０５と、リード２０５と親チップ２０２とを電気的に接続するボンディングワイヤ２０６とから構成されている。
図１（ｂ）に示すように、本実施形態の第１のフェイスダウン方式の半導体装置では、図１（ａ）に示す半導体装置の子チップ２０３の裏面上に導電体膜が形成された構成をとる。つまり、図１（ｂ）に示す第１の半導体装置は、ダイパッド１と、厚さ５０〜２００μｍの親チップ２と、厚さ５０〜２００μｍの子チップ３と、子チップ３の裏面上に形成されている導電体膜７と、バンプ４と、リード５と、ボンディングワイヤ６とから構成されている。ここで、親チップ２と子チップ３とは、厚さが５０μｍ以下であってもよい。
導電体膜７は、子チップ３を主に構成するＳｉと比較して、高い熱伝導率と低い電気抵抗を有するので、この導電体膜７が形成されていることにより、放熱性能が向上し、親チップ，子チップからの放射ノイズの放出が抑制される。また、導電体膜７が、ボンディングワイヤ６，リード５を介して外部の部材と電気的に接続されていることにより、基板電位が安定化する。
本実施形態は、特に、半導体チップを縦方向に重ねて実装するためノイズの影響が大きく放熱効率の悪いＳｉＰ技術に適用することにより、高い効果を得ることができる。
図１（ｃ）に示すように、本実施形態の第２のフェイスダウン方式の半導体装置では、図１（ａ）に示す半導体装置の子チップ２０３が、導体膜で覆われた構成をとる。つまり、図１（ｃ）に示す第２の半導体装置は、ダイパッド１と、親チップ２と、子チップ３と、バンプ４と、リード５と、ボンディングワイヤ６と、子チップ３を覆う導電体膜８とから構成されている。この導電体膜８が形成されていることにより、図１（ｂ）に示す第１の半導体装置と同様の効果が得られる。さらに、複数の子チップを一括して導電体膜８で覆うことができるという利点がある。
図１（ｄ）は、従来のフェイスアップ方式の半導体装置の構造を示す断面図であり、図１（ｅ）は、本実施形態のフェイスアップ方式の半導体装置の構造を示す断面図である。図１（ｄ）に示すように、従来の半導体装置は、ダイパッド２１１と、ダイパッド上に形成されている親チップ２１２と、親チップ２１２の上に上向きに搭載されている子チップ２１３と、半導体チップを外部と接続するためのリード２１５と、リード２１５と親チップ２１２とを電気的に接続するボンディングワイヤ２１６とから構成されている。
図１（ｅ）に示すように、本実施形態のフェイスアップの半導体装置では、図１（ｄ）に示す親チップ２１２と子チップ２１３との間に、導電体膜を挟んだ構成をとる。つまり、図１（ｅ）に示す半導体装置は、ダイパッド１１と、親チップ１２と、子チップ１３と、親チップ１２と子チップ１３との間に挟まれて形成されている導電体膜１７と、リード１５と、ボンディングワイヤ１６とから構成されている。導電体膜１７が形成されていることにより、子チップ１３の基板電位が安定化され、放熱性能が向上する。さらに、導電体膜１７がノイズシールドとして機能することと、導電体膜１７とダイパッド１１とがコンデンサを形成することとにより、親チップ１２から放射されるノイズが子チップ１３に影響を与えることが防止される。また、１つの導電体膜１７の上に、複数の子チップ１３を一括して形成することもできる。
（第２の実施形態）
以下に、第２の実施形態について、図２（ａ），（ｂ）、図３（ａ），（ｂ）を参照しながら説明する。
図２（ａ），（ｂ）は、本実施形態の第１の半導体装置において、親チップと子チップとを接続する際の工程を示した平面図および II − II 断面における断面図である。本実施形態の第１の半導体装置は、フェイスダウン方式をとる，厚さ５０〜２００μｍの親チップ２１と、親チップ２１の上に搭載される，厚さ５０〜２００μｍの子チップ２２と、半導体チップを外部に接続するためのリード２３と、リード２３と親チップ２１の電位固定用パッド２０とを接続するボンディングワイヤ２４とから構成されている。ここで、親チップ２１と子チップ２２との厚さは、５０μｍ以下であってもよい。
親チップ２１の上面の一部には、導電体からなる接続用パッド２５が形成されており、親チップ２１の上面のうち接続用パッド２５が形成されている部分を囲む部分には、絶縁体により接続用パッド２５とは絶縁された状態で、導体パターン２６が形成されている。導体パターン２６は、電位固定用パッド２０，ボンディングワイヤ２４を通じてリード２３に接続されている。子チップ２２の表面の一部には、導電体からなる接続用パッド２７が形成されており、接続用パッド２７の上には、バンプ２８が形成されている。親チップ２１の接続用パッド２５と、子チップの接続用パッド２７とは、バンプ２８によって接続される。なお、図２（ａ）には示されていないが、親チップ２１の上面のうち、接続用パッド２５とバンプ２８との接続部分および電位固定用パッド２０が形成されている部分以外は、パッシベーション膜２９により覆われている。
本実施形態の第１の半導体装置においては、導体パターン２６がノイズシールドとして機能することにより、親チップ２１から子チップ２２の方に放射されるノイズを防止することができる。
図３（ａ），（ｂ）は、本実施形態の第２の半導体装置において、親チップと子チップとを接続する際の工程を示した平面図および III − III 断面における断面図である。本実施形態の第２の半導体装置では、図２（ａ），（ｂ）に示す第１の半導体装置においてリード２３とボンディングワイヤ２４が形成されているかわりに、親チップ２１の一部に、電位固定用パッド３０が形成されている。電位固定用パッド３０は、親チップ２１の電源ライン（ＶＤＤもしくはＶＳＳ）に接続されており、これにより、親チップ２１の電位が安定化される。図３（ａ），（ｂ）に示す半導体装置においても、図２（ａ），（ｂ）に示す半導体装置と同様の効果を得ることができる。
（第３の実施形態）
以下に、第３の実施形態について、図４（ａ）〜（ｃ）を参照しながら説明する。
図４（ａ），（ｂ）は、本実施形態のフェイスダウンの形態をとる半導体装置の構造を示した平面図である。図４（ａ），（ｂ）に示すように、本実施形態の半導体装置は、厚さ５０〜２００μｍの親チップ３１と、親チップ３１の上に搭載される子チップ３２と、厚さ５０〜２００μｍの子チップ３２と、子チップ３２の表面上に形成される接続用パッド３３と、親チップ３１の上に形成される検査用パッド３４と、接続用パッド３３と検査用パッド３４とを電気的に接続するパッド間配線３５と、親チップ３１を外部と接続するための外部接続用パッド３６から構成されている。ここで、親チップ３１と子チップ３２との厚さは、５０μｍ以下であってもよい。
この構成により、親チップ３１上に子チップ３２を搭載した後でも、検査用パッド３４を介することにより子チップ３２のテストを直接的に行なうことが可能になる。
図４（ｃ）は、本実施形態の半導体装置の構成を示す電子回路図である。図４（ｃ）に示すように、本実施形態の半導体装置において、親チップ３１には、入力信号用端子４１ａと、出力信号用端子４２ａと、出入力信号用端子４３ａと、親チップ制御信号用端子４４とがあり、子チップ３２には、入力信号用端子４１ｂと、出力信号用端子４２ｂと、出入力信号用端子４３ｂと、子チップ制御信号用端子４５とがある。
これにより、親チップ３１と子チップ３２との独立した制御が可能となる。例えば、親チップ３１のみをアクティブにする制御信号を送ることにより、親チップ３１の入力、出力、入出力信号をＨｉＺ状態にすると、子チップ３２単独での検査を行うことができる。また、子チップ３２のみをアクティブにする制御信号を送ることにより、子チップ３２の入力、出力、入出力信号をＨｉＺ状態にすると、親チップ３１単独での検査を行うことができる。
以上のことから、本実施形態の半導体装置においては、親チップ３１上に子チップ３２を搭載した後でも、検査用パッド３４を介することにより、子チップ３２のテストを直接的に行なうことが可能になる。つまり、子チップの検査において、複数形成されている検査用パッド３４のうちのいずれかにテストパターンを入力し、他の検査用パッド３４から出力させることができる。以上のことから、子チップ３２の検査時には、従来のように親チップからテストパターンを出入力する必要がなくなるので、テストパターンの簡略化を図ることができる。
なお、上記の検査の例としては、親チップ３１と子チップ３２との電気的接続を確認するテストや、子チップの性能テストなどが挙げられる。
例えば、親チップ３１が映像を処理する回路を搭載しており、子チップ３２が音声を処理する回路を搭載する場合には、検査用パッド３４を用いることにより、映像と音声の合成を行なって、同時に個別の検査をすることが可能となる。親チップ３１がロジック回路を搭載しており、子チップ３２がメモリを搭載している場合にも、同時に個別の検査を行なうことができる。
（第４の実施形態）
以下に、第４の実施形態のフェイスダウン方式をとる半導体装置について、図５（ａ）〜（ｃ）を参照しながら説明する。
図５（ａ）は、本実施形態におけるウエハ状態の子チップを示す平面図である。図５（ａ）に示すように、ウエハは、子チップ５１が形成されている領域と、子チップ５１が形成されていないスクライブレーン５２とに分けられる。そして、子チップ５１の上には接続用パッド５３が形成されており、スクライブレーン５２の上には検査用パッド５４が形成されている。接続用パッド５３と検査用パッド５４とは、パッド間配線５５により電気的に接続されている。
この構成をとることにより、ウエハ状態で、検査用パッド５４を用いて子チップ５１の検査を行ない、検査後には、子チップ５１をスクライブレーン５２と切り離すことができる。このことから、面積の小さな接続用パッド５３からスクライブレーン５２上の検査用パッド５４に電気的な接続をとることにより、面積の大きな検査用パッドを子チップ５１内に設ける必要がなくなるので、子チップ５１の面積を縮小することができる。
図５（ｂ）は、本実施形態におけるウエハ状態の親チップを示す平面図である。なお、この状態では、まだ、子チップは親チップの上に搭載されていない。図５（ｂ）に示すように、ウエハは、親チップ５６が形成されている領域と、親チップ５６が形成されていないスクライブレーン５７とに分けられる。そして、親チップ５６の上には接続用パッド５８が形成されており、スクライブレーン５７の上には、検査用パッド５９が形成されている。接続用パッド５８と検査用パッド５９とは、パッド間配線６０により電気的に接続されている。そして、親チップ５６には、外部接続用パッド６１が形成されている。
この構成をとることにより、ウエハ状態で、検査用パッド５９を用いて親チップ５６の検査を行ない、検査後には、親チップ５６をスクライブレーン５７と切り離すことができる。このことから、検査用パッドを親チップ５６内に設ける必要がなくなるので、親チップ５６の面積を縮小することができ、さらに、親チップ５６において、子チップを搭載することができる領域を拡大することができる。
ここで、図５（ｃ）は、図５（ｂ）に示すウエハに形成されている親チップ５６の上に、子チップ６２を搭載した状態を示す断面図である。図５（ｃ）に示す構成をとることにより、ウエハ状態で親チップ５６の上に子チップ６２を搭載して検査を行い、検査後には、親チップ５６をスクライブレーン５７と切り離すことができる。このことから、親チップ５６の面積を縮小することができる。さらに、子チップ６２の搭載後においても、検査用パッド５９を用いることにより、子チップ６２の直接的な検査と、全体の検査とが可能となる。
なお、図５（ｃ）では、図５（ａ）に示す子チップ５１を搭載してもよい。
（第５の実施形態）
以下に、第５の実施形態のフェイスダウン方式の半導体装置について、図６（ａ）〜（ｆ）を参照しながら説明する。図６（ａ）〜（ｆ）は、本実施形態の半導体装置の製造工程のうち、子チップを親チップ上に搭載する工程を示した平面図および斜視図である。
図６（ａ）は、本実施形態で用いる，導電体からなる検査用リード７０を有する検査用リードフレーム７１である。
図６（ｂ）に示す工程で、厚さ５０〜２００μｍの子チップ７２上に検査用リードフレーム７１を搭載する。ここで、検査用リード７０の先端付近の部分が、子チップ７２の上の子チップ側接続用バンプ７３に接するように、検査用リードフレーム７１を搭載する。
次に、図６（ｃ）に示す工程で、検査用リードフレーム７１から検査用リード７０を切断する。
ここで、図６（ｄ）は、本実施形態で用いる，厚さ５０〜２００μｍの親チップ７４を示しており、親チップ７４には、子チップ側接続用バンプ７３と接続するための親チップ側接続用バンプ７５が形成されている。
そして、図６（ｅ）に示す工程で、親チップ７４の上に子チップ７２を搭載する。このとき、図６（ｆ）に示すように、親チップ側接続用バンプ７５と子チップ側接続用バンプ７３との間に、検査用リード７０を挟むようにする。これにより、検査用リード７０は、子チップ７２の位置する部分より外側にはみ出した状態で固定される。
本実施形態においては、検査用リード７０を用いる検査により、第３の実施形態と同様の効果を得ることができる。つまり、子チップの検査時には、従来のように親チップからテストパターンを出入力する必要がなくなるので、テストパターンの簡略化を図ることができ、さらに、より実際の駆動時に近い状態で検査を行うことができる。
なお、本実施形態の半導体装置においては、第３の実施形態における回路と同様の回路が形成されていてもよい。
本実施形態で用いる親チップ７４と子チップ７２との厚さは、５０μｍ以下であってもよい。
（第６の実施形態）
以下に、第６の実施形態のフェイスダウン方式の半導体装置について、図７（ａ）〜（ｄ）を参照しながら説明する。図７（ａ）〜（ｄ）は、本実施形態の半導体装置の製造工程のうち、子チップを親チップに搭載する工程を示した平面図である。
図７（ａ）は、本実施形態で用いる，導電体からなる検査用リード８０を有する子チップ８１である。子チップ８１の表面上のうち縁部に近い部分には、子チップ側接続用パッド（図示せず）が形成されている。子チップ側接続用パッドの上には、図７（ｂ）に示すような検査用リード８０が形成されており、検査用リード８０の側面は絶縁膜８２により覆われている。
図７（ｂ）は、本実施形態で用いる親チップ８３を示しており、親チップ８３には、子チップ側接続用パッドと接続するための親チップ側接続用パッド８４が形成されている。
図７（ｃ）は、本実施形態の親チップ８３に、子チップ８１を搭載する工程を示している。子チップ８１を搭載した後、検査用リード８０を押しつぶすように圧力をかけることにより、子チップ側接続用パッドと親チップ側接続用パッド８４との間に、押しつぶされた検査用リード８０が挟まれることになる。ここで、絶縁膜８２は、検査用リード８０が押しつぶされるのと同様に広がり、検査用リード８０の側面を覆う。
本実施形態においては、検査用リード８０を用いることにより、複雑な工程を用いることなく、第５の実施形態と同様の効果を得ることができる。さらに、検査用リード８０の側面が絶縁膜８２により覆われていることにより、検査用リード８０同士の短絡を防止することができる。
なお、本実施形態の半導体装置においては、第３の実施形態における回路と同様の回路が形成されていてもよい。
（第７の実施形態）
以下に、第７の実施形態のフェイスアップ方式の半導体装置について、図８（ａ），（ｂ）および図９を参照しながら説明する。図８（ａ），（ｂ）および図９は、本実施形態の半導体装置の構造を示す平面図である。
図８（ａ）に示すように、本実施形態の第１の半導体装置においては、親チップ９１の上に子チップ９２が搭載されている。そして、子チップ９２上には、重要信号用パッド９３が形成されており、重要信号用パッド９３は、重要信号用配線９４によって、親チップ９１外部の重要配線用リード９５と接続されている。親チップ９１上には、重要信号用パッド９６が形成されており、重要信号用パッド９６は、重要信号用配線９７によって、親チップ９１外部の重要配線用リード９８と接続されている。
そして、子チップ９２の重要信号用パッド９３の両側には、シールドパッド９９ａ，９９ｂが形成されており、シールドパッド９９ａ，９９ｂは、ボンディングワイヤ１００ａ，１００ｂにより、親チップ９１外部のリード１０１ａ，１０１ｂに接続されている。なお、リードは、電源ライン（ＶＤＤもしくはＶＳＳ）につながっている。これにより、重要信号用配線９４は、ボンディングワイヤ１００ａ，１００ｂにより挟まれる。
親チップ９１の重要信号用パッド９６の両側には、シールドパッド１０２ａ，１０２ｂが形成されており、シールドパッド１０２ａ，１０２ｂは、ボンディングワイヤ１０３ａ，１０３ｂにより、親チップ９１外部のリード１０４ａ，１０４ｂに接続されている。これにより、重要信号用配線９７は、ボンディングワイヤ１０３ａ，１０３ｂにより挟まれる。
図８（ａ）に示す半導体装置においては、ボンディングワイヤが、重要信号用配線９４および重要信号用配線９７を挟むことにより、このボンディングワイヤがシールドとして機能するため、重要信号用配線９４および重要信号用配線９７が、周囲から受けるノイズの影響を低減させることができる。
図８（ｂ）に示すように、本実施形態の第２の半導体装置は、図８（ａ）に示す構造において、さらに電源リング１０５が形成された構造をとる。電源リング１０５は、ボンディングワイヤ１０６によって、電源供給リード１０７に接続されている。電源供給リード１０７は、電源ライン（ＶＤＤもしくはＶＳＳ）に接続されている。そして、図８（ａ）に示す構造では外部のリードに接続されているボンディングワイヤ１００ａ，１００ｂ，１０３ａ，１０３ｂが、電源リング１０５に接続されている。
これにより、図８（ａ）に示す構造と同様に、ボンディングワイヤがシールドとして機能するため、重要信号用配線９４および重要信号用配線９７が、周囲から受けるノイズの影響を低減させることができる。さらに、図８（ａ）に示す構造と比較して、リードの数を少なくすることができる。
図９に示すように、本実施形態の第３の半導体装置は、図８（ｂ）に示す構造において、さらに、親チップ９１と子チップ９２との間に導電体膜１０８が挟まれている構造をとる。ここで、導電体膜１０８は、図１（ｅ）に示す半導体装置における導電体膜１７と同様のものである。
導電体膜１０８は、子チップ９２の形成されている領域よりも外部に伸びて形成されていることにより、親チップ９１の上に露出している。導電体膜１０８は、ボンディングワイヤ１０９によって、電源供給リード１０７に接続されている。そして、図８（ｂ）に示す構造では、シールドパッドに接続されているボンディングワイヤ１００ａ，１００ｂ，１０３ａ，１０３ｂが、導電体膜１０８に接続されている。
これにより、図８（ｂ）に示す構造と同様に、ボンディングワイヤがシールドとして機能するため、重要信号用配線９４および重要信号用配線９７が、周囲から受けるノイズの影響を低減することができる。さらに、図８（ｂ）に示す構造と比較して、子チップ９２および親チップ９１の上に形成するシールドパッドの数を低減させることができる。さらに、図１（ｅ）に示す半導体装置と同様に、親チップ９１から放射されるノイズが子チップ９２に影響を与えることが防止される。
なお、上記では、フェイスアップ方式をとる場合について説明したが、本実施形態の発明は、フェイスダウン方式をとる場合の親チップと子チップとの電気的接続などにも適用することができる。
また、上記では、親チップとリードとを接続する重要信号用配線と、子チップとリードとを接続する重要信号用配線との両方について、シールドとして機能するボンディングワイヤを設けたが、本実施形態の発明においては、親チップとリードとを接続する重要信号用配線か、子チップとリードとを接続する重要信号用配線かのいずれかのみに、シールド用のボンディングワイヤを設けてもよい。
また、上記では、親チップの上に子チップが設けられている場合について述べたが、本実施形態の発明は、下地（基板など）の上に半導体チップが設けられている場合にも適用できる。
（第８の実施形態）
以下に、第８の実施形態のフェイスアップ方式の半導体装置について、図１０（ａ），（ｂ）を参照しながら説明する。図１０（ａ），（ｂ）は、本実施形態の半導体装置の構造を示す平面図および X − X 断面における断面図である。
図１０（ａ），（ｂ）に示すように、本実施形態の半導体装置においては、外部接続用パッド１１３を有する親チップ１１１の上に、フェイスアップ方式をとって子チップ１１２が搭載されている。親チップ１１１と子チップ１１２とは、グルー剤（接着剤）１１４によって接着されており、親チップ１１１の上には、グルー剤１１４の広がりを阻止するためのグルー剤止め１１５が形成されている。なお、図１０（ａ），（ｂ）には図示されていないが、子チップ１１２はボンディングワイヤ等により外部と電気的に接続されている。
本実施形態においては、グルー剤止め１１５が形成されていることにより、親チップ１１１と子チップ１１２とを接着するときに、グルー剤１１４の広がりがせきとめられる。これにより、グルー剤１１４によって、親チップ１１１上の外部接続用パッド１１３などが汚染されることを防ぐことができる。また、グルー剤止め１１５を設けることによって、子チップ１１２を外部接続用パッド１１３のより近くまで配置することができるので、親チップ１１１上における子チップの実装面積を大きくすることができる。
なお、グルー剤止め１１５は、子チップ１１２の接着後に除去してもよいし、そのまま残してもよい。
（第９の実施形態）
以下に、第９の実施形態のフェイスアップ方式の半導体装置について、図１１を参照しながら説明する。
図１１は、子チップが搭載される前の親チップを示す平面図である。図１１に示すように、親チップ１２１のうち子チップが搭載される子チップ搭載領域１２２の上には、子チップ接続用パッド１２３が形成されている。そして、親チップ１２１のうち子チップ搭載領域１２２以外の上には、外部接続用パッド１２４が形成されている。
子チップ接続用パッド１２３は、上からみて、一意的に方向が決定されるように配置されている。具体的には、図１１に示すように、子チップ搭載領域１２２の４つの角部のうちの１つの角部にパッドを形成しないことによって、方向を認識することができる。
これにより、子チップを搭載する時に、子チップの方向を誤って接続することを防止することができる。
【発明の効果】
本発明の半導体装置においては、放射ノイズの影響低減、放熱効率の向上および基板電位の安定化が可能となる。
さらに、フェイスダウン方式をとる半導体装置においては、子チップ単体でのより直接的なテストが可能となる。また、チップを作製するためのウエハにおける面積効率を向上させることができる。
フェイスアップ方式をとる半導体装置においては、重要な信号を送信するための配線へのノイズの影響を抑制することができる。また、グルー剤による汚染や、チップの方向の接着ミスを防ぐことができる。
【図面の簡単な説明】
【図１】 （ａ）〜（ｅ）は、従来の半導体装置の構造と、第１の実施形態の半導体装置の構造とを説明するための断面図である。
【図２】 （ａ），（ｂ）は、第２の実施形態の第１の半導体装置において、親チップと子チップとを接続する際の工程を示した平面図およびII−II断面における断面図である。
【図３】 （ａ），（ｂ）は、第２の実施形態の第２の半導体装置において、親チップと子チップとを接続する際の工程を示した平面図およびIII−III断面における断面図である。
【図４】 （ａ）〜（ｃ）は、第３実施形態のフェイスダウンの形態をとる半導体装置の構造を示した平面図および電子回路図である。
【図５】 （ａ）〜（ｃ）は、第４の実施形態におけるウエハ状態のチップを示す平面図である
【図６】 （ａ）〜（ｆ）は、第５の実施形態の半導体装置の製造工程のうち、子チップを親チップ上に搭載する工程を示した平面図および斜視図である。
【図７】 （ａ）〜（ｄ）は、第６の実施形態の半導体装置の製造工程のうち、子チップを親チップに搭載する工程を示した平面図である。
【図８】 （ａ），（ｂ）は、第７の実施形態の半導体装置の構造を示す平面図である。
【図９】 第７の実施形態の半導体装置の構造を示す平面図である。
【図１０】 （ａ），（ｂ）は、第８の実施形態の半導体装置の構造を示す平面図および X −X 断面における断面図である。
【図１１】 第９の実施形態において、子チップが搭載される前の親チップを示す平面図である。
【符号の説明】
１ ダイパッド
２ 親チップ
３ 子チップ
４ バンプ
５ リード
６ ボンディングワイヤ
７ 導電体膜
８ 導電体膜
１１ ダイパッド
１２ 親チップ
１３ 子チップ
１５ リード
１６ ボンディングワイヤ
１７ 導電体膜
２０ 電源固定用パッド
２１ 親チップ
２２ 子チップ
２３ リード
２４ ワイヤ
２５ 接続用パッド
２６ 導体パターン
２７ 接続用パッド
２８ バンプ
２９ パッシベーション膜
３０ 電位固定用パッド
３１ 親チップ
３２ 子チップ
３３ 接続用パッド
３４ 検査用パッド
３５ パッド間配線
３６ 外部接続用パッド
４１ａ 入力信号用端子
４１ｂ 入力信号用端子
４２ａ 出力信号用端子
４２ｂ 出力信号用端子
４３ａ 出入力用端子
４３ｂ 出入力用端子
４４ 親チップ制御信号用端子
４５ 子チップ制御信号用端子
５１ 子チップ
５２ スクライブレーン
５３ 接続用パッド
５４ 検査用パッド
５５ パッド間配線
５６ 親チップ
５７ スクライブレーン
５８ 接続用パッド
５９ 検査用パッド
６０ パッド間配線
６１ 外部接続用パッド
６２ 子チップ
７０ 検査用リード
７１ 検査用リードフレーム
７２ 子チップ
７３ 子チップ側接続用バンプ
７４ 親チップ
７５ 親チップ側接続バンプ
８０ 検査用リード
８１ 子チップ
８２ 絶縁膜
８３ 親チップ
８４ 親チップ側接続用パッド
９１ 親チップ
９２ 子チップ
９３ 親チップ
９４ 重要信号用配線
９５ 重要配線用リード
９６ 重要信号用パッド
９７ 重要信号用配線
９８ 重要配線用リード
９９ａ シールドパッド
９９ｂ シールドパッド
１００ａ ボンディングワイヤ
１００ｂ ボンディングワイヤ
１０１ａ リード
１０１ｂ リード
１０２ａ シールドパッド
１０２ｂ シールドパッド
１０３ａ ボンディングワイヤ
１０３ｂ ボンディングワイヤ
１０４ａ リード
１０４ｂ リード
１０５ 電源リング
１０６ ボンディングワイヤ
１０７ 電源供給リード
１０８ 導電体膜
１０９ ボンディングワイヤ
１１１ 親チップ
１１２ 子チップ
１１３ 外部接続用パッド
１１４ グルー材
１１５ グルー材止め
１２１ 親チップ
１２２ 子チップ搭載領域
１２３ 子チップ接続用パッド
１２４ 外部接続用パッド

Claims (1)

  1. 第１半導体チップと、
    上記第１半導体チップの上に搭載される複数の第２半導体チップと、
    上記複数の第２半導体チップの裏面上に形成され，電位安定用部材に接続されている接続部材と電気的に接続されている導電体膜とを備える半導体装置において、
    上記複数の第２半導体チップは、上記第１半導体チップの上に、主面を上向きにして搭載されており、
    上記導電体膜のうちの一部は、上記第１半導体チップの上面と上記複数の第２半導体チップの裏面との間に挟まれて形成されており、
    上記導電体膜のうちの他部は、上記第１半導体チップの上に露出しており、上記他部には、上記接続部材が接しており、
    上記導電体膜は、上記複数の第２半導体チップの上記裏面上に亘って形成されていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569922B2 (en) 2006-02-09 2009-08-04 Seiko Epson Corporation Semiconductor device having a bonding wire and method for manufacturing the same
US8749041B2 (en) 2006-02-21 2014-06-10 Seiko Epson Corporation Thee-dimensional integrated semiconductor device and method for manufacturing same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
JP4707548B2 (ja) * 2005-12-08 2011-06-22 富士通セミコンダクター株式会社 半導体装置、及び半導体装置の製造方法
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
JP5017955B2 (ja) * 2006-07-31 2012-09-05 日本電気株式会社 半導体装置
JP4405524B2 (ja) 2007-03-27 2010-01-27 株式会社東芝 半導体装置
US7872356B2 (en) 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
WO2010106732A1 (ja) * 2009-03-17 2010-09-23 パナソニック株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569922B2 (en) 2006-02-09 2009-08-04 Seiko Epson Corporation Semiconductor device having a bonding wire and method for manufacturing the same
US8749041B2 (en) 2006-02-21 2014-06-10 Seiko Epson Corporation Thee-dimensional integrated semiconductor device and method for manufacturing same

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