JP2003229533A - 半導体装置とその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 信頼性が高い半導体装置とその製造方法を提
供する。 【解決手段】 本発明の第１の半導体装置は、図１
（ｂ）に示すように、ダイパッド１と、親チップ２と、
子チップ３と、子チップ３の裏面上に形成されている導
電体膜７と、バンプ４と、リード５と、ボンディングワ
イヤ６とから構成されている。導電体膜７は、ボンディ
ングワイヤ６，リード５を介して外部の部材と接続され
ている。これにより、基板電位が安定化する。また、導
電体膜７は、高い熱伝導率と低い電気抵抗とを有するの
で、半導体装置における放熱性能が向上し、また、放射
ノイズの放出が抑制される。
供する。 【解決手段】 本発明の第１の半導体装置は、図１
（ｂ）に示すように、ダイパッド１と、親チップ２と、
子チップ３と、子チップ３の裏面上に形成されている導
電体膜７と、バンプ４と、リード５と、ボンディングワ
イヤ６とから構成されている。導電体膜７は、ボンディ
ングワイヤ６，リード５を介して外部の部材と接続され
ている。これにより、基板電位が安定化する。また、導
電体膜７は、高い熱伝導率と低い電気抵抗とを有するの
で、半導体装置における放熱性能が向上し、また、放射
ノイズの放出が抑制される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、ＳｉＰ技術を用いるシステムＬ
ＳＩのような多機能な半導体装置とその製造方法に関す
る。
製造方法に関し、特に、ＳｉＰ技術を用いるシステムＬ
ＳＩのような多機能な半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】近年では、半導体技術の進展により、ボ
ード上で実現していたシステムを一つの半導体チップ上
で実現するシステムＬＳＩが主流となってきている。
ード上で実現していたシステムを一つの半導体チップ上
で実現するシステムＬＳＩが主流となってきている。
【０００３】システムＬＳＩでは、チップ上にＤＲＡＭ
やＦｌａｓｈメモリなどを混載することが多い。しかし
ながら、この混載されるメモリは、ロジック部と比較し
て、微細化のスピードが遅く、また混載プロセスの開発
が長期間でかつ非常に困難であるといった問題がでてき
ている。
やＦｌａｓｈメモリなどを混載することが多い。しかし
ながら、この混載されるメモリは、ロジック部と比較し
て、微細化のスピードが遅く、また混載プロセスの開発
が長期間でかつ非常に困難であるといった問題がでてき
ている。
【０００４】こうした状況の中で、複数の半導体チップ
を一つのパッケージに封止することでシステムＬＳＩを
実現するＳｉＰ(System in Package) 技術が注目されて
きている。ＳｉＰ技術は、その形態により大きく２種類
に分けることができる。一つ目は、ベースとなる半導体
チップ（以下では、親チップと示す）の上に、貼り合わ
せられるチップ（以下では、子チップと示す。）の表面
を向い合わせて、バンプを用いて実装する方法である。
これは、子チップが下向きになるため、フェイスダウン
法と呼ばれている。二つ目は、親チップの上に子チップ
の裏面を接着する方法である。この方法では、それぞれ
のチップの接続は、直接あるいはリードを介してボンデ
ィングワイヤにより行われる。これは、子チップが上向
きになるため、フェイスアップ法と呼ばれている。
を一つのパッケージに封止することでシステムＬＳＩを
実現するＳｉＰ(System in Package) 技術が注目されて
きている。ＳｉＰ技術は、その形態により大きく２種類
に分けることができる。一つ目は、ベースとなる半導体
チップ（以下では、親チップと示す）の上に、貼り合わ
せられるチップ（以下では、子チップと示す。）の表面
を向い合わせて、バンプを用いて実装する方法である。
これは、子チップが下向きになるため、フェイスダウン
法と呼ばれている。二つ目は、親チップの上に子チップ
の裏面を接着する方法である。この方法では、それぞれ
のチップの接続は、直接あるいはリードを介してボンデ
ィングワイヤにより行われる。これは、子チップが上向
きになるため、フェイスアップ法と呼ばれている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、以下のような不具合が生じてい
た。
半導体装置においては、以下のような不具合が生じてい
た。
【０００６】まず、ＳｉＰ技術において、技術進歩によ
るプロセスルールの微細化により、ノイズや熱に対する
耐性は低下してきている。一方、電源電圧の低電圧化と
動作周波数の高速化が加速的に進んでいるため、放射ノ
イズの増大、チップの発熱量の増加と放熱効率の低下な
どの不具合が生じている。これらの不具合は、誤動作の
原因となってしまう。
るプロセスルールの微細化により、ノイズや熱に対する
耐性は低下してきている。一方、電源電圧の低電圧化と
動作周波数の高速化が加速的に進んでいるため、放射ノ
イズの増大、チップの発熱量の増加と放熱効率の低下な
どの不具合が生じている。これらの不具合は、誤動作の
原因となってしまう。
【０００７】さらに、フェイスダウン方式をとる場合に
は、実装後に子チップの表面に形成されている接続パッ
ドが隠れてしまうため、接続パッドを介して子チップ単
体での検査ができなくなってしまう。また、ウエハ状態
におけるチップ形成領域の面積効率が悪いという不具合
もある。
は、実装後に子チップの表面に形成されている接続パッ
ドが隠れてしまうため、接続パッドを介して子チップ単
体での検査ができなくなってしまう。また、ウエハ状態
におけるチップ形成領域の面積効率が悪いという不具合
もある。
【０００８】また、フェイスアップ方式をとる場合に
は、電気的接続のためのボンディングワイヤが長くな
り、隣接する端子とのクロストークによるノイズの影響
が大きくなってしまう。また、チップの接着に使用する
グルー剤による装置内の汚染が生じやすい。さらに、実
装工程の自動化などに伴って、チップ同士の接続の際の
チップ方向の認識ミスなどが生じるおそれがある。
は、電気的接続のためのボンディングワイヤが長くな
り、隣接する端子とのクロストークによるノイズの影響
が大きくなってしまう。また、チップの接着に使用する
グルー剤による装置内の汚染が生じやすい。さらに、実
装工程の自動化などに伴って、チップ同士の接続の際の
チップ方向の認識ミスなどが生じるおそれがある。
【０００９】本発明の目的は、上記のような不具合を解
決する手段を講ずることにより、信頼性が高く、さらな
る小型化が可能である半導体装置とその製造方法を提供
することにある。
決する手段を講ずることにより、信頼性が高く、さらな
る小型化が可能である半導体装置とその製造方法を提供
することにある。
【００１０】
【課題を解決するための手段】本発明の第１の半導体装
置は、第１半導体チップと、上記第１半導体チップの上
に搭載される少なくとも１つの第２半導体チップと、上
記第２半導体チップの裏面上に形成され，電位安定用部
材に接続されている接続部材と電気的に接続されている
導電体膜とを備える。
置は、第１半導体チップと、上記第１半導体チップの上
に搭載される少なくとも１つの第２半導体チップと、上
記第２半導体チップの裏面上に形成され，電位安定用部
材に接続されている接続部材と電気的に接続されている
導電体膜とを備える。
【００１１】これにより、高い熱伝導率と低い電気抵抗
とを有する導電体膜が第２半導体チップの裏面上に接す
るので、放熱性能が向上し、第２半導体チップの電位の
安定化が可能となり、さらに、第１半導体チップと第２
半導体チップとから周囲にノイズが伝わるのを防止する
ことができる。
とを有する導電体膜が第２半導体チップの裏面上に接す
るので、放熱性能が向上し、第２半導体チップの電位の
安定化が可能となり、さらに、第１半導体チップと第２
半導体チップとから周囲にノイズが伝わるのを防止する
ことができる。
【００１２】上記第２半導体チップは、上記第１半導体
チップの上に、主面を下向きにして搭載されていてもよ
い。
チップの上に、主面を下向きにして搭載されていてもよ
い。
【００１３】上記導電体膜は、上記第２半導体チップの
上記裏面上から、上記第１半導体チップの上の一部に伸
びて形成されていてもよい。
上記裏面上から、上記第１半導体チップの上の一部に伸
びて形成されていてもよい。
【００１４】上記第２半導体チップは、上記第１半導体
チップの上に、主面を上向きにして搭載されており、上
記導電体膜のうちの一部は、上記第１半導体チップと上
記第２半導体チップとの間に挟まれて形成されており、
上記導電体膜のうちの他部は、上記第１半導体チップの
上に露出しており、上記他部には、上記接続部材が接し
ていることにより、第１半導体チップから第２半導体チ
ップへノイズが伝わるのを防止することができる。
チップの上に、主面を上向きにして搭載されており、上
記導電体膜のうちの一部は、上記第１半導体チップと上
記第２半導体チップとの間に挟まれて形成されており、
上記導電体膜のうちの他部は、上記第１半導体チップの
上に露出しており、上記他部には、上記接続部材が接し
ていることにより、第１半導体チップから第２半導体チ
ップへノイズが伝わるのを防止することができる。
【００１５】上記第２半導体チップが、上記第１半導体
チップ上に複数形成されており、上記導電体膜は、複数
の上記第２半導体チップの上記裏面上に亘って形成され
ていることにより、。複数の第２半導体チップの裏面上
に、一括して導電体膜を形成することができる。
チップ上に複数形成されており、上記導電体膜は、複数
の上記第２半導体チップの上記裏面上に亘って形成され
ていることにより、。複数の第２半導体チップの裏面上
に、一括して導電体膜を形成することができる。
【００１６】本発明の第２の半導体装置は、電位安定用
部材と電気的に接続されている導電体パターンと、上記
導体パターンとは絶縁されている第１チップ側接続パッ
ドとを有する第１半導体チップと、上記第１チップ側接
続パッドと電気的に接続される第２チップ側接続パッド
を有し、主面を下向きにして搭載される第２半導体チッ
プとを有し、上記導電体パターンと上記第１チップ側接
続パッドとは、共通の膜からパターニングされている。
部材と電気的に接続されている導電体パターンと、上記
導体パターンとは絶縁されている第１チップ側接続パッ
ドとを有する第１半導体チップと、上記第１チップ側接
続パッドと電気的に接続される第２チップ側接続パッド
を有し、主面を下向きにして搭載される第２半導体チッ
プとを有し、上記導電体パターンと上記第１チップ側接
続パッドとは、共通の膜からパターニングされている。
【００１７】これにより、高い熱伝導率と低い電気抵抗
とを有する導体パターンが第２半導体チップの下に位置
することになるので、基板電位の安定化を図ることがで
き、さらに、導電パターンがノイズシールドとして機能
するため、第１半導体チップから第２半導体チップへノ
イズが伝わるのを防止することができる。
とを有する導体パターンが第２半導体チップの下に位置
することになるので、基板電位の安定化を図ることがで
き、さらに、導電パターンがノイズシールドとして機能
するため、第１半導体チップから第２半導体チップへノ
イズが伝わるのを防止することができる。
【００１８】上記電位安定用部材は、上記第１半導体チ
ップの電源ラインであってもよい。
ップの電源ラインであってもよい。
【００１９】本発明の第３の半導体装置は、第１半導体
チップと、上記第１半導体チップの上に、主面を下向き
にして搭載され、第２チップ側接続部材を有する第２半
導体チップと、上記第２チップ側接続部材と電気的に接
続され、平面的に見て、少なくとも一部が上記第２半導
体チップの外部に位置する検査用部材とを備える。
チップと、上記第１半導体チップの上に、主面を下向き
にして搭載され、第２チップ側接続部材を有する第２半
導体チップと、上記第２チップ側接続部材と電気的に接
続され、平面的に見て、少なくとも一部が上記第２半導
体チップの外部に位置する検査用部材とを備える。
【００２０】これにより、第２半導体チップを搭載した
後においても、検査用部材を用いることより、第２半導
体チップまたは第１半導体チップにおいて独立した検査
を行うことができる。
後においても、検査用部材を用いることより、第２半導
体チップまたは第１半導体チップにおいて独立した検査
を行うことができる。
【００２１】上記検査用部材の上記一部は、平面的に見
て、上記第２半導体チップの外周部に位置し、上記第２
半導体チップは、上記検査用部材により外部機器とアク
セスが可能であってもよい。
て、上記第２半導体チップの外周部に位置し、上記第２
半導体チップは、上記検査用部材により外部機器とアク
セスが可能であってもよい。
【００２２】上記第１半導体チップの上に、上記検査用
部材が形成されており、上記検査用部材と上記第２チッ
プ側接続部材とが、配線により接続されることにより、
あらかじめ検査用部材が形成されている第１半導体チッ
プの上に第２半導体チップを搭載してから、第１半導体
チップと第２半導体チップとの検査を、同じ検査用部材
を用いることによって行なうことができる。
部材が形成されており、上記検査用部材と上記第２チッ
プ側接続部材とが、配線により接続されることにより、
あらかじめ検査用部材が形成されている第１半導体チッ
プの上に第２半導体チップを搭載してから、第１半導体
チップと第２半導体チップとの検査を、同じ検査用部材
を用いることによって行なうことができる。
【００２３】上記第１半導体チップは第１チップ側接続
部材を有しており、上記検査用部材の上記一部は、上記
第２半導体チップが形成されている領域よりも外部まで
伸びており、上記検査用部材の他部は、上記第１チップ
側接続部材と上記第２チップ側接続部材との間に挟まれ
ていることにより、第１半導体チップの上に第２半導体
チップを搭載するときに検査用部材を挟むことによっ
て、第１半導体チップと第２半導体チップとの検査を、
同じ検査用部材を用いることによって行なうことができ
る。
部材を有しており、上記検査用部材の上記一部は、上記
第２半導体チップが形成されている領域よりも外部まで
伸びており、上記検査用部材の他部は、上記第１チップ
側接続部材と上記第２チップ側接続部材との間に挟まれ
ていることにより、第１半導体チップの上に第２半導体
チップを搭載するときに検査用部材を挟むことによっ
て、第１半導体チップと第２半導体チップとの検査を、
同じ検査用部材を用いることによって行なうことができ
る。
【００２４】上記検査用部材の一部は、絶縁体膜により
覆われていることにより、検査用部材同士の短絡を防止
することができる。
覆われていることにより、検査用部材同士の短絡を防止
することができる。
【００２５】上記半導体装置は、上記検査用部材への印
加信号に応じて、上記第１半導体チップと上記第２半導
体チップとを個別にアクティブにするための回路をさら
に備えていることにより、第１半導体チップと第２半導
体チップとの独立した制御を行うことができる。
加信号に応じて、上記第１半導体チップと上記第２半導
体チップとを個別にアクティブにするための回路をさら
に備えていることにより、第１半導体チップと第２半導
体チップとの独立した制御を行うことができる。
【００２６】本発明の第４の半導体装置は、第１半導体
チップと、上記第１半導体チップの上に、主面を下向き
にして搭載され、第２チップ側接続部材を有する第２半
導体チップと、上記第２チップ側接続部材に接続されて
おり、ウエハ状態でスクライブレーン上に存在していた
検査用部材と接続されていた配線とを備える。
チップと、上記第１半導体チップの上に、主面を下向き
にして搭載され、第２チップ側接続部材を有する第２半
導体チップと、上記第２チップ側接続部材に接続されて
おり、ウエハ状態でスクライブレーン上に存在していた
検査用部材と接続されていた配線とを備える。
【００２７】これにより、ウエハ状態で、スクライブレ
ーン上に搭載されている検査用部材を用いて第２半導体
チップの検査を行ない、検査後には、第２半導体チップ
から検査用部材を切り離すことができるので、第２半導
体チップの面積を縮小することができる。
ーン上に搭載されている検査用部材を用いて第２半導体
チップの検査を行ない、検査後には、第２半導体チップ
から検査用部材を切り離すことができるので、第２半導
体チップの面積を縮小することができる。
【００２８】本発明の第５の半導体装置は、第１チップ
側接続部材を有する第１半導体チップと、上記第１半導
体チップの上に、主面を下向きにして搭載される第２半
導体チップと、上記第１チップ側接続部材に接続されて
おり、ウエハ状態ではスクライブレーン上に形成される
検査用部材と接続されていた配線とを備える。
側接続部材を有する第１半導体チップと、上記第１半導
体チップの上に、主面を下向きにして搭載される第２半
導体チップと、上記第１チップ側接続部材に接続されて
おり、ウエハ状態ではスクライブレーン上に形成される
検査用部材と接続されていた配線とを備える。
【００２９】これにより、ウエハ状態で、スクライブレ
ーン上に搭載されている検査用部材を用いて第１半導体
チップの検査を行ない、検査後には、第１半導体チップ
から検査用部材を切り離すことができるので、第１半導
体チップの面積を縮小することができる。
ーン上に搭載されている検査用部材を用いて第１半導体
チップの検査を行ない、検査後には、第１半導体チップ
から検査用部材を切り離すことができるので、第１半導
体チップの面積を縮小することができる。
【００３０】本発明の第６の半導体装置は、下地上に搭
載された半導体チップと、一端が上記半導体チップの第
１端子に接続され、他端が第１外部端子と接続される信
号伝達用配線と、上記信号伝達用配線の側方に位置し、
一端が上記半導体チップの第２端子に接続され、他端が
第２外部端子と接続され、上記信号伝達用配線の雑音を
除去するためのシールド用配線とを備える。
載された半導体チップと、一端が上記半導体チップの第
１端子に接続され、他端が第１外部端子と接続される信
号伝達用配線と、上記信号伝達用配線の側方に位置し、
一端が上記半導体チップの第２端子に接続され、他端が
第２外部端子と接続され、上記信号伝達用配線の雑音を
除去するためのシールド用配線とを備える。
【００３１】これにより、信号伝達用配線の周囲に位置
するシールド用配線がシールドとして機能するため、信
号伝達用配線が周囲から受けるノイズの影響を低減する
ことができる。
するシールド用配線がシールドとして機能するため、信
号伝達用配線が周囲から受けるノイズの影響を低減する
ことができる。
【００３２】上記信号伝達用配線は、上記シールド用配
線によって挟まれていることにより、より確実に、信号
伝達用配線へのノイズの影響を低減することができる。
線によって挟まれていることにより、より確実に、信号
伝達用配線へのノイズの影響を低減することができる。
【００３３】上記下地は第２半導体チップであり、上記
第２半導体チップの第３端子には、一端が第３外部端子
と接続される第２信号伝達用配線が接続されており、上
記第２信号伝達用配線の周囲に位置し、一端が上記第２
半導体チップの第４端子に接続され、他端が第４外部端
子と接続され、上記第２信号伝達用配線を保護する第２
シールド用配線をさらに備えることにより、特に、Ｓｉ
Ｐ方式の場合には、信号伝達用配線が長くなるために大
きくなりやすいノイズの影響を、効果的に抑制すること
ができる。
第２半導体チップの第３端子には、一端が第３外部端子
と接続される第２信号伝達用配線が接続されており、上
記第２信号伝達用配線の周囲に位置し、一端が上記第２
半導体チップの第４端子に接続され、他端が第４外部端
子と接続され、上記第２信号伝達用配線を保護する第２
シールド用配線をさらに備えることにより、特に、Ｓｉ
Ｐ方式の場合には、信号伝達用配線が長くなるために大
きくなりやすいノイズの影響を、効果的に抑制すること
ができる。
【００３４】上記第２外部端子と上記第４外部端子と
は、電源ラインに接続される共通の電源リングであるこ
とにより、形成する外部端子の数を少なくすることがで
きる。
は、電源ラインに接続される共通の電源リングであるこ
とにより、形成する外部端子の数を少なくすることがで
きる。
【００３５】上記第２端子と上記第４端子とは、上記半
導体チップと上記第２半導体チップとの間に介在する共
通の導電体膜であることにより、形成する第２端子と第
４端子との数を少なくすることができる。
導体チップと上記第２半導体チップとの間に介在する共
通の導電体膜であることにより、形成する第２端子と第
４端子との数を少なくすることができる。
【００３６】本発明の第７の半導体装置は、第１半導体
チップと、上記第１半導体チップの上に搭載される第２
半導体チップと、上記第１半導体チップと上記第２半導
体チップとを接着するための接着剤と、上記第１半導体
チップ上に形成され，上記接着剤の広がりをせき止める
ための接着剤止めとを備える。
チップと、上記第１半導体チップの上に搭載される第２
半導体チップと、上記第１半導体チップと上記第２半導
体チップとを接着するための接着剤と、上記第１半導体
チップ上に形成され，上記接着剤の広がりをせき止める
ための接着剤止めとを備える。
【００３７】これにより、接着剤による第１半導体チッ
プ等の汚染を防ぐことができる。
プ等の汚染を防ぐことができる。
【００３８】本発明の第８の半導体装置は、第１半導体
チップと、上記第１半導体チップの上に搭載される第２
半導体チップと、上記第１半導体チップの上に形成さ
れ、上方第１半導体チップにおける平面的な配置の方向
を特定するための接続用部材とを有する。
チップと、上記第１半導体チップの上に搭載される第２
半導体チップと、上記第１半導体チップの上に形成さ
れ、上方第１半導体チップにおける平面的な配置の方向
を特定するための接続用部材とを有する。
【００３９】これにより、第１半導体チップの上に第２
半導体チップを搭載するときに、第２半導体チップの方
向の誤りを防止することができる。
半導体チップを搭載するときに、第２半導体チップの方
向の誤りを防止することができる。
【００４０】本発明の半導体装置の製造方法は、第１半
導体チップの上に第２半導体チップが搭載されている半
導体装置の製造方法であって、上記第１半導体チップの
一部の上に、第１チップ側接続部材を形成する工程
（ａ）と、上記第２半導体チップの一部の上に、第２チ
ップ側接続部材を形成する工程（ｂ）と、上記第１チッ
プ側接続部材と上記第２チップ側接続部材との間に検査
用部材の一部を挟んで、上記第１半導体チップ上に上記
第２半導体チップを搭載する工程（ｃ）とを備える。
導体チップの上に第２半導体チップが搭載されている半
導体装置の製造方法であって、上記第１半導体チップの
一部の上に、第１チップ側接続部材を形成する工程
（ａ）と、上記第２半導体チップの一部の上に、第２チ
ップ側接続部材を形成する工程（ｂ）と、上記第１チッ
プ側接続部材と上記第２チップ側接続部材との間に検査
用部材の一部を挟んで、上記第１半導体チップ上に上記
第２半導体チップを搭載する工程（ｃ）とを備える。
【００４１】これにより、上記工程（ｃ）の後にも、検
査用部材を用いることによって、第１半導体チップと第
２半導体チップとの独立した検査を行うことができる。
査用部材を用いることによって、第１半導体チップと第
２半導体チップとの独立した検査を行うことができる。
【００４２】上記検査用部材の側面の少なくとも一部
は、絶縁体膜により覆われており、上記工程（ｃ）で
は、圧力を加えて上記第１半導体チップ上に上記第２半
導体チップを搭載することにより、検査用部材同士の短
絡を防止することができる。
は、絶縁体膜により覆われており、上記工程（ｃ）で
は、圧力を加えて上記第１半導体チップ上に上記第２半
導体チップを搭載することにより、検査用部材同士の短
絡を防止することができる。
【００４３】
【発明の実施の形態】（第１の実施形態）以下に、第１
の実施形態について、図１（ａ）〜（ｅ）を参照しなが
ら説明する。図１（ａ）〜（ｅ）は、従来の半導体装置
の構造と、第１の実施形態の半導体装置の構造とを説明
するための断面図である。
の実施形態について、図１（ａ）〜（ｅ）を参照しなが
ら説明する。図１（ａ）〜（ｅ）は、従来の半導体装置
の構造と、第１の実施形態の半導体装置の構造とを説明
するための断面図である。
【００４４】図１（ａ）は、従来のフェイスダウン方式
をとる半導体装置の構造を示す断面図であり、図１
（ｂ），（ｃ）は、本実施形態のフェイスダウン方式の
半導体装置の構造を示す断面図である。図１（ａ）に示
すように、従来の半導体装置は、ダイパッド２０１と、
ダイパッド２０１上に形成されている親チップ２０２
と、親チップの上に下向きに搭載されている子チップ２
０３と、親チップ２０２と子チップ２０３とを接続する
バンプ２０４と、半導体チップを外部と接続するための
リード２０５と、リード２０５と親チップ２０２とを電
気的に接続するボンディングワイヤ２０６とから構成さ
れている。
をとる半導体装置の構造を示す断面図であり、図１
（ｂ），（ｃ）は、本実施形態のフェイスダウン方式の
半導体装置の構造を示す断面図である。図１（ａ）に示
すように、従来の半導体装置は、ダイパッド２０１と、
ダイパッド２０１上に形成されている親チップ２０２
と、親チップの上に下向きに搭載されている子チップ２
０３と、親チップ２０２と子チップ２０３とを接続する
バンプ２０４と、半導体チップを外部と接続するための
リード２０５と、リード２０５と親チップ２０２とを電
気的に接続するボンディングワイヤ２０６とから構成さ
れている。
【００４５】図１（ｂ）に示すように、本実施形態の第
１のフェイスダウン方式の半導体装置では、図１（ａ）
に示す半導体装置の子チップ２０３の裏面上に導電体膜
が形成された構成をとる。つまり、図１（ｂ）に示す第
１の半導体装置は、ダイパッド１と、厚さ５０〜２００
μｍの親チップ２と、厚さ５０〜２００μｍの子チップ
３と、子チップ３の裏面上に形成されている導電体膜７
と、バンプ４と、リード５と、ボンディングワイヤ６と
から構成されている。ここで、親チップ２と子チップ３
とは、厚さが５０μｍ以下であってもよい。
１のフェイスダウン方式の半導体装置では、図１（ａ）
に示す半導体装置の子チップ２０３の裏面上に導電体膜
が形成された構成をとる。つまり、図１（ｂ）に示す第
１の半導体装置は、ダイパッド１と、厚さ５０〜２００
μｍの親チップ２と、厚さ５０〜２００μｍの子チップ
３と、子チップ３の裏面上に形成されている導電体膜７
と、バンプ４と、リード５と、ボンディングワイヤ６と
から構成されている。ここで、親チップ２と子チップ３
とは、厚さが５０μｍ以下であってもよい。
【００４６】導電体膜７は、子チップ３を主に構成する
Ｓｉと比較して、高い熱伝導率と低い電気抵抗を有する
ので、この導電体膜７が形成されていることにより、放
熱性能が向上し、親チップ，子チップからの放射ノイズ
の放出が抑制される。また、導電体膜７が、ボンディン
グワイヤ６，リード５を介して外部の部材と電気的に接
続されていることにより、基板電位が安定化する。
Ｓｉと比較して、高い熱伝導率と低い電気抵抗を有する
ので、この導電体膜７が形成されていることにより、放
熱性能が向上し、親チップ，子チップからの放射ノイズ
の放出が抑制される。また、導電体膜７が、ボンディン
グワイヤ６，リード５を介して外部の部材と電気的に接
続されていることにより、基板電位が安定化する。
【００４７】本実施形態は、特に、半導体チップを縦方
向に重ねて実装するためノイズの影響が大きく放熱効率
の悪いＳｉＰ技術に適用することにより、高い効果を得
ることができる。
向に重ねて実装するためノイズの影響が大きく放熱効率
の悪いＳｉＰ技術に適用することにより、高い効果を得
ることができる。
【００４８】図１（ｃ）に示すように、本実施形態の第
２のフェイスダウン方式の半導体装置では、図１（ａ）
に示す半導体装置の子チップ２０３が、導体膜で覆われ
た構成をとる。つまり、図１（ｃ）に示す第２の半導体
装置は、ダイパッド１と、親チップ２と、子チップ３
と、バンプ４と、リード５と、ボンディングワイヤ６
と、子チップ３を覆う導電体膜８とから構成されてい
る。この導電体膜８が形成されていることにより、図１
（ｂ）に示す第１の半導体装置と同様の効果が得られ
る。さらに、複数の子チップを一括して導電体膜８で覆
うことができるという利点がある。
２のフェイスダウン方式の半導体装置では、図１（ａ）
に示す半導体装置の子チップ２０３が、導体膜で覆われ
た構成をとる。つまり、図１（ｃ）に示す第２の半導体
装置は、ダイパッド１と、親チップ２と、子チップ３
と、バンプ４と、リード５と、ボンディングワイヤ６
と、子チップ３を覆う導電体膜８とから構成されてい
る。この導電体膜８が形成されていることにより、図１
（ｂ）に示す第１の半導体装置と同様の効果が得られ
る。さらに、複数の子チップを一括して導電体膜８で覆
うことができるという利点がある。
【００４９】図１（ｄ）は、従来のフェイスアップ方式
の半導体装置の構造を示す断面図であり、図１（ｅ）
は、本実施形態のフェイスアップ方式の半導体装置の構
造を示す断面図である。図１（ｄ）に示すように、従来
の半導体装置は、ダイパッド２１１と、ダイパッド上に
形成されている親チップ２１２と、親チップ２１２の上
に上向きに搭載されている子チップ２１３と、半導体チ
ップを外部と接続するためのリード２１５と、リード２
１５と親チップ２１２とを電気的に接続するボンディン
グワイヤ２１６とから構成されている。
の半導体装置の構造を示す断面図であり、図１（ｅ）
は、本実施形態のフェイスアップ方式の半導体装置の構
造を示す断面図である。図１（ｄ）に示すように、従来
の半導体装置は、ダイパッド２１１と、ダイパッド上に
形成されている親チップ２１２と、親チップ２１２の上
に上向きに搭載されている子チップ２１３と、半導体チ
ップを外部と接続するためのリード２１５と、リード２
１５と親チップ２１２とを電気的に接続するボンディン
グワイヤ２１６とから構成されている。
【００５０】図１（ｅ）に示すように、本実施形態のフ
ェイスアップの半導体装置では、図１（ｄ）に示す親チ
ップ２１２と子チップ２１３との間に、導電体膜を挟ん
だ構成をとる。つまり、図１（ｅ）に示す半導体装置
は、ダイパッド１１と、親チップ１２と、子チップ１３
と、親チップ１２と子チップ１３との間に挟まれて形成
されている導電体膜１７と、リード１５と、ボンディン
グワイヤ１６とから構成されている。導電体膜１７が形
成されていることにより、子チップ１３の基板電位が安
定化され、放熱性能が向上する。さらに、導電体膜１７
がノイズシールドとして機能することと、導電体膜１７
とダイパッド１１とがコンデンサを形成することとによ
り、親チップ１２から放射されるノイズが子チップ１３
に影響を与えることが防止される。また、１つの導電体
膜１７の上に、複数の子チップ１３を一括して形成する
こともできる。
ェイスアップの半導体装置では、図１（ｄ）に示す親チ
ップ２１２と子チップ２１３との間に、導電体膜を挟ん
だ構成をとる。つまり、図１（ｅ）に示す半導体装置
は、ダイパッド１１と、親チップ１２と、子チップ１３
と、親チップ１２と子チップ１３との間に挟まれて形成
されている導電体膜１７と、リード１５と、ボンディン
グワイヤ１６とから構成されている。導電体膜１７が形
成されていることにより、子チップ１３の基板電位が安
定化され、放熱性能が向上する。さらに、導電体膜１７
がノイズシールドとして機能することと、導電体膜１７
とダイパッド１１とがコンデンサを形成することとによ
り、親チップ１２から放射されるノイズが子チップ１３
に影響を与えることが防止される。また、１つの導電体
膜１７の上に、複数の子チップ１３を一括して形成する
こともできる。
【００５１】（第２の実施形態）以下に、第２の実施形
態について、図２（ａ），（ｂ）、図３（ａ），（ｂ）
を参照しながら説明する。
態について、図２（ａ），（ｂ）、図３（ａ），（ｂ）
を参照しながら説明する。
【００５２】図２（ａ），（ｂ）は、本実施形態の第１
の半導体装置において、親チップと子チップとを接続す
る際の工程を示した平面図および II − II 断面におけ
る断面図である。本実施形態の第１の半導体装置は、フ
ェイスダウン方式をとる，厚さ５０〜２００μｍの親チ
ップ２１と、親チップ２１の上に搭載される，厚さ５０
〜２００μｍの子チップ２２と、半導体チップを外部に
接続するためのリード２３と、リード２３と親チップ２
１の電位固定用パッド２０とを接続するボンディングワ
イヤ２４とから構成されている。ここで、親チップ２１
と子チップ２２との厚さは、５０μｍ以下であってもよ
い。
の半導体装置において、親チップと子チップとを接続す
る際の工程を示した平面図および II − II 断面におけ
る断面図である。本実施形態の第１の半導体装置は、フ
ェイスダウン方式をとる，厚さ５０〜２００μｍの親チ
ップ２１と、親チップ２１の上に搭載される，厚さ５０
〜２００μｍの子チップ２２と、半導体チップを外部に
接続するためのリード２３と、リード２３と親チップ２
１の電位固定用パッド２０とを接続するボンディングワ
イヤ２４とから構成されている。ここで、親チップ２１
と子チップ２２との厚さは、５０μｍ以下であってもよ
い。
【００５３】親チップ２１の上面の一部には、導電体か
らなる接続用パッド２５が形成されており、親チップ２
１の上面のうち接続用パッド２５が形成されている部分
を囲む部分には、絶縁体により接続用パッド２５とは絶
縁された状態で、導体パターン２６が形成されている。
導体パターン２６は、電位固定用パッド２０，ボンディ
ングワイヤ２４を通じてリード２３に接続されている。
子チップ２２の表面の一部には、導電体からなる接続用
パッド２７が形成されており、接続用パッド２７の上に
は、バンプ２８が形成されている。親チップ２１の接続
用パッド２５と、子チップの接続用パッド２７とは、バ
ンプ２８によって接続される。なお、図２（ａ）には示
されていないが、親チップ２１の上面のうち、接続用パ
ッド２５とバンプ２８との接続部分および電位固定用パ
ッド２０が形成されている部分以外は、パッシベーショ
ン膜２９により覆われている。
らなる接続用パッド２５が形成されており、親チップ２
１の上面のうち接続用パッド２５が形成されている部分
を囲む部分には、絶縁体により接続用パッド２５とは絶
縁された状態で、導体パターン２６が形成されている。
導体パターン２６は、電位固定用パッド２０，ボンディ
ングワイヤ２４を通じてリード２３に接続されている。
子チップ２２の表面の一部には、導電体からなる接続用
パッド２７が形成されており、接続用パッド２７の上に
は、バンプ２８が形成されている。親チップ２１の接続
用パッド２５と、子チップの接続用パッド２７とは、バ
ンプ２８によって接続される。なお、図２（ａ）には示
されていないが、親チップ２１の上面のうち、接続用パ
ッド２５とバンプ２８との接続部分および電位固定用パ
ッド２０が形成されている部分以外は、パッシベーショ
ン膜２９により覆われている。
【００５４】本実施形態の第１の半導体装置において
は、導体パターン２６がノイズシールドとして機能する
ことにより、親チップ２１から子チップ２２の方に放射
されるノイズを防止することができる。
は、導体パターン２６がノイズシールドとして機能する
ことにより、親チップ２１から子チップ２２の方に放射
されるノイズを防止することができる。
【００５５】図３（ａ），（ｂ）は、本実施形態の第２
の半導体装置において、親チップと子チップとを接続す
る際の工程を示した平面図および III − III 断面にお
ける断面図である。本実施形態の第２の半導体装置で
は、図２（ａ），（ｂ）に示す第１の半導体装置におい
てリード２３とボンディングワイヤ２４が形成されてい
るかわりに、親チップ２１の一部に、電位固定用パッド
３０が形成されている。電位固定用パッド３０は、親チ
ップ２１の電源ライン（ＶＤＤもしくはＶＳＳ）に接続
されており、これにより、親チップ２１の電位が安定化
される。図３（ａ），（ｂ）に示す半導体装置において
も、図２（ａ），（ｂ）に示す半導体装置と同様の効果
を得ることができる。
の半導体装置において、親チップと子チップとを接続す
る際の工程を示した平面図および III − III 断面にお
ける断面図である。本実施形態の第２の半導体装置で
は、図２（ａ），（ｂ）に示す第１の半導体装置におい
てリード２３とボンディングワイヤ２４が形成されてい
るかわりに、親チップ２１の一部に、電位固定用パッド
３０が形成されている。電位固定用パッド３０は、親チ
ップ２１の電源ライン（ＶＤＤもしくはＶＳＳ）に接続
されており、これにより、親チップ２１の電位が安定化
される。図３（ａ），（ｂ）に示す半導体装置において
も、図２（ａ），（ｂ）に示す半導体装置と同様の効果
を得ることができる。
【００５６】（第３の実施形態）以下に、第３の実施形
態について、図４（ａ）〜（ｃ）を参照しながら説明す
る。
態について、図４（ａ）〜（ｃ）を参照しながら説明す
る。
【００５７】図４（ａ），（ｂ）は、本実施形態のフェ
イスダウンの形態をとる半導体装置の構造を示した平面
図である。図４（ａ），（ｂ）に示すように、本実施形
態の半導体装置は、厚さ５０〜２００μｍの親チップ３
１と、親チップ３１の上に搭載される子チップ３２と、
厚さ５０〜２００μｍの子チップ３２と、子チップ３２
の表面上に形成される接続用パッド３３と、親チップ３
１の上に形成される検査用パッド３４と、接続用パッド
３３と検査用パッド３４とを電気的に接続するパッド間
配線３５と、親チップ３１を外部と接続するための外部
接続用パッド３６から構成されている。ここで、親チッ
プ３１と子チップ３２との厚さは、５０μｍ以下であっ
てもよい。
イスダウンの形態をとる半導体装置の構造を示した平面
図である。図４（ａ），（ｂ）に示すように、本実施形
態の半導体装置は、厚さ５０〜２００μｍの親チップ３
１と、親チップ３１の上に搭載される子チップ３２と、
厚さ５０〜２００μｍの子チップ３２と、子チップ３２
の表面上に形成される接続用パッド３３と、親チップ３
１の上に形成される検査用パッド３４と、接続用パッド
３３と検査用パッド３４とを電気的に接続するパッド間
配線３５と、親チップ３１を外部と接続するための外部
接続用パッド３６から構成されている。ここで、親チッ
プ３１と子チップ３２との厚さは、５０μｍ以下であっ
てもよい。
【００５８】この構成により、親チップ３１上に子チッ
プ３２を搭載した後でも、検査用パッド３４を介するこ
とにより子チップ３２のテストを直接的に行なうことが
可能になる。
プ３２を搭載した後でも、検査用パッド３４を介するこ
とにより子チップ３２のテストを直接的に行なうことが
可能になる。
【００５９】図４（ｃ）は、本実施形態の半導体装置の
構成を示す電子回路図である。図４（ｃ）に示すよう
に、本実施形態の半導体装置において、親チップ３１に
は、入力信号用端子４１ａと、出力信号用端子４２ａ
と、出入力信号用端子４３ａと、親チップ制御信号用端
子４４とがあり、子チップ３２には、入力信号用端子４
１ｂと、出力信号用端子４２ｂと、出入力信号用端子４
３ｂと、子チップ制御信号用端子４５とがある。
構成を示す電子回路図である。図４（ｃ）に示すよう
に、本実施形態の半導体装置において、親チップ３１に
は、入力信号用端子４１ａと、出力信号用端子４２ａ
と、出入力信号用端子４３ａと、親チップ制御信号用端
子４４とがあり、子チップ３２には、入力信号用端子４
１ｂと、出力信号用端子４２ｂと、出入力信号用端子４
３ｂと、子チップ制御信号用端子４５とがある。
【００６０】これにより、親チップ３１と子チップ３２
との独立した制御が可能となる。例えば、親チップ３１
のみをアクティブにする制御信号を送ることにより、親
チップ３１の入力、出力、入出力信号をＨｉＺ状態にす
ると、子チップ３２単独での検査を行うことができる。
また、子チップ３２のみをアクティブにする制御信号を
送ることにより、子チップ３２の入力、出力、入出力信
号をＨｉＺ状態にすると、親チップ３１単独での検査を
行うことができる。
との独立した制御が可能となる。例えば、親チップ３１
のみをアクティブにする制御信号を送ることにより、親
チップ３１の入力、出力、入出力信号をＨｉＺ状態にす
ると、子チップ３２単独での検査を行うことができる。
また、子チップ３２のみをアクティブにする制御信号を
送ることにより、子チップ３２の入力、出力、入出力信
号をＨｉＺ状態にすると、親チップ３１単独での検査を
行うことができる。
【００６１】以上のことから、本実施形態の半導体装置
においては、親チップ３１上に子チップ３２を搭載した
後でも、検査用パッド３４を介することにより、子チッ
プ３２のテストを直接的に行なうことが可能になる。つ
まり、子チップの検査において、複数形成されている検
査用パッド３４のうちのいずれかにテストパターンを入
力し、他の検査用パッド３４から出力させることができ
る。以上のことから、子チップ３２の検査時には、従来
のように親チップからテストパターンを出入力する必要
がなくなるので、テストパターンの簡略化を図ることが
できる。
においては、親チップ３１上に子チップ３２を搭載した
後でも、検査用パッド３４を介することにより、子チッ
プ３２のテストを直接的に行なうことが可能になる。つ
まり、子チップの検査において、複数形成されている検
査用パッド３４のうちのいずれかにテストパターンを入
力し、他の検査用パッド３４から出力させることができ
る。以上のことから、子チップ３２の検査時には、従来
のように親チップからテストパターンを出入力する必要
がなくなるので、テストパターンの簡略化を図ることが
できる。
【００６２】なお、上記の検査の例としては、親チップ
３１と子チップ３２との電気的接続を確認するテスト
や、子チップの性能テストなどが挙げられる。
３１と子チップ３２との電気的接続を確認するテスト
や、子チップの性能テストなどが挙げられる。
【００６３】例えば、親チップ３１が映像を処理する回
路を搭載しており、子チップ３２が音声を処理する回路
を搭載する場合には、検査用パッド３４を用いることに
より、映像と音声の合成を行なって、同時に個別の検査
をすることが可能となる。親チップ３１がロジック回路
を搭載しており、子チップ３２がメモリを搭載している
場合にも、同時に個別の検査を行なうことができる。
路を搭載しており、子チップ３２が音声を処理する回路
を搭載する場合には、検査用パッド３４を用いることに
より、映像と音声の合成を行なって、同時に個別の検査
をすることが可能となる。親チップ３１がロジック回路
を搭載しており、子チップ３２がメモリを搭載している
場合にも、同時に個別の検査を行なうことができる。
【００６４】（第４の実施形態）以下に、第４の実施形
態のフェイスダウン方式をとる半導体装置について、図
５（ａ）〜（ｃ）を参照しながら説明する。
態のフェイスダウン方式をとる半導体装置について、図
５（ａ）〜（ｃ）を参照しながら説明する。
【００６５】図５（ａ）は、本実施形態におけるウエハ
状態の子チップを示す平面図である。図５（ａ）に示す
ように、ウエハは、子チップ５１が形成されている領域
と、子チップ５１が形成されていないスクライブレーン
５２とに分けられる。そして、子チップ５１の上には接
続用パッド５３が形成されており、スクライブレーン５
２の上には検査用パッド５４が形成されている。接続用
パッド５３と検査用パッド５４とは、パッド間配線５５
により電気的に接続されている。
状態の子チップを示す平面図である。図５（ａ）に示す
ように、ウエハは、子チップ５１が形成されている領域
と、子チップ５１が形成されていないスクライブレーン
５２とに分けられる。そして、子チップ５１の上には接
続用パッド５３が形成されており、スクライブレーン５
２の上には検査用パッド５４が形成されている。接続用
パッド５３と検査用パッド５４とは、パッド間配線５５
により電気的に接続されている。
【００６６】この構成をとることにより、ウエハ状態
で、検査用パッド５４を用いて子チップ５１の検査を行
ない、検査後には、子チップ５１をスクライブレーン５
２と切り離すことができる。このことから、面積の小さ
な接続用パッド５３からスクライブレーン５２上の検査
用パッド５４に電気的な接続をとることにより、面積の
大きな検査用パッドを子チップ５１内に設ける必要がな
くなるので、子チップ５１の面積を縮小することができ
る。
で、検査用パッド５４を用いて子チップ５１の検査を行
ない、検査後には、子チップ５１をスクライブレーン５
２と切り離すことができる。このことから、面積の小さ
な接続用パッド５３からスクライブレーン５２上の検査
用パッド５４に電気的な接続をとることにより、面積の
大きな検査用パッドを子チップ５１内に設ける必要がな
くなるので、子チップ５１の面積を縮小することができ
る。
【００６７】図５（ｂ）は、本実施形態におけるウエハ
状態の親チップを示す平面図である。なお、この状態で
は、まだ、子チップは親チップの上に搭載されていな
い。図５（ｂ）に示すように、ウエハは、親チップ５６
が形成されている領域と、親チップ５６が形成されてい
ないスクライブレーン５７とに分けられる。そして、親
チップ５６の上には接続用パッド５８が形成されてお
り、スクライブレーン５７の上には、検査用パッド５９
が形成されている。接続用パッド５８と検査用パッド５
９とは、パッド間配線６０により電気的に接続されてい
る。そして、親チップ５６には、外部接続用パッド６１
が形成されている。
状態の親チップを示す平面図である。なお、この状態で
は、まだ、子チップは親チップの上に搭載されていな
い。図５（ｂ）に示すように、ウエハは、親チップ５６
が形成されている領域と、親チップ５６が形成されてい
ないスクライブレーン５７とに分けられる。そして、親
チップ５６の上には接続用パッド５８が形成されてお
り、スクライブレーン５７の上には、検査用パッド５９
が形成されている。接続用パッド５８と検査用パッド５
９とは、パッド間配線６０により電気的に接続されてい
る。そして、親チップ５６には、外部接続用パッド６１
が形成されている。
【００６８】この構成をとることにより、ウエハ状態
で、検査用パッド５９を用いて親チップ５６の検査を行
ない、検査後には、親チップ５６をスクライブレーン５
７と切り離すことができる。このことから、検査用パッ
ドを親チップ５６内に設ける必要がなくなるので、親チ
ップ５６の面積を縮小することができ、さらに、親チッ
プ５６において、子チップを搭載することができる領域
を拡大することができる。
で、検査用パッド５９を用いて親チップ５６の検査を行
ない、検査後には、親チップ５６をスクライブレーン５
７と切り離すことができる。このことから、検査用パッ
ドを親チップ５６内に設ける必要がなくなるので、親チ
ップ５６の面積を縮小することができ、さらに、親チッ
プ５６において、子チップを搭載することができる領域
を拡大することができる。
【００６９】ここで、図５（ｃ）は、図５（ｂ）に示す
ウエハに形成されている親チップ５６の上に、子チップ
６２を搭載した状態を示す断面図である。図５（ｃ）に
示す構成をとることにより、ウエハ状態で親チップ５６
の上に子チップ６２を搭載して検査を行い、検査後に
は、親チップ５６をスクライブレーン５７と切り離すこ
とができる。このことから、親チップ５６の面積を縮小
することができる。さらに、子チップ６２の搭載後にお
いても、検査用パッド５９を用いることにより、子チッ
プ６２の直接的な検査と、全体の検査とが可能となる。
ウエハに形成されている親チップ５６の上に、子チップ
６２を搭載した状態を示す断面図である。図５（ｃ）に
示す構成をとることにより、ウエハ状態で親チップ５６
の上に子チップ６２を搭載して検査を行い、検査後に
は、親チップ５６をスクライブレーン５７と切り離すこ
とができる。このことから、親チップ５６の面積を縮小
することができる。さらに、子チップ６２の搭載後にお
いても、検査用パッド５９を用いることにより、子チッ
プ６２の直接的な検査と、全体の検査とが可能となる。
【００７０】なお、図５（ｃ）では、図５（ａ）に示す
子チップ５１を搭載してもよい。
子チップ５１を搭載してもよい。
【００７１】（第５の実施形態）以下に、第５の実施形
態のフェイスダウン方式の半導体装置について、図６
（ａ）〜（ｆ）を参照しながら説明する。図６（ａ）〜
（ｆ）は、本実施形態の半導体装置の製造工程のうち、
子チップを親チップ上に搭載する工程を示した平面図お
よび斜視図である。
態のフェイスダウン方式の半導体装置について、図６
（ａ）〜（ｆ）を参照しながら説明する。図６（ａ）〜
（ｆ）は、本実施形態の半導体装置の製造工程のうち、
子チップを親チップ上に搭載する工程を示した平面図お
よび斜視図である。
【００７２】図６（ａ）は、本実施形態で用いる，導電
体からなる検査用リード７０を有する検査用リードフレ
ーム７１である。
体からなる検査用リード７０を有する検査用リードフレ
ーム７１である。
【００７３】図６（ｂ）に示す工程で、厚さ５０〜２０
０μｍの子チップ７２上に検査用リードフレーム７１を
搭載する。ここで、検査用リード７０の先端付近の部分
が、子チップ７２の上の子チップ側接続用バンプ７３に
接するように、検査用リードフレーム７１を搭載する。
０μｍの子チップ７２上に検査用リードフレーム７１を
搭載する。ここで、検査用リード７０の先端付近の部分
が、子チップ７２の上の子チップ側接続用バンプ７３に
接するように、検査用リードフレーム７１を搭載する。
【００７４】次に、図６（ｃ）に示す工程で、検査用リ
ードフレーム７１から検査用リード７０を切断する。
ードフレーム７１から検査用リード７０を切断する。
【００７５】ここで、図６（ｄ）は、本実施形態で用い
る，厚さ５０〜２００μｍの親チップ７４を示してお
り、親チップ７４には、子チップ側接続用バンプ７３と
接続するための親チップ側接続用バンプ７５が形成され
ている。
る，厚さ５０〜２００μｍの親チップ７４を示してお
り、親チップ７４には、子チップ側接続用バンプ７３と
接続するための親チップ側接続用バンプ７５が形成され
ている。
【００７６】そして、図６（ｅ）に示す工程で、親チッ
プ７４の上に子チップ７２を搭載する。このとき、図６
（ｆ）に示すように、親チップ側接続用バンプ７５と子
チップ側接続用バンプ７３との間に、検査用リード７０
を挟むようにする。これにより、検査用リード７０は、
子チップ７２の位置する部分より外側にはみ出した状態
で固定される。
プ７４の上に子チップ７２を搭載する。このとき、図６
（ｆ）に示すように、親チップ側接続用バンプ７５と子
チップ側接続用バンプ７３との間に、検査用リード７０
を挟むようにする。これにより、検査用リード７０は、
子チップ７２の位置する部分より外側にはみ出した状態
で固定される。
【００７７】本実施形態においては、検査用リード７０
を用いる検査により、第３の実施形態と同様の効果を得
ることができる。つまり、子チップの検査時には、従来
のように親チップからテストパターンを出入力する必要
がなくなるので、テストパターンの簡略化を図ることが
でき、さらに、より実際の駆動時に近い状態で検査を行
うことができる。
を用いる検査により、第３の実施形態と同様の効果を得
ることができる。つまり、子チップの検査時には、従来
のように親チップからテストパターンを出入力する必要
がなくなるので、テストパターンの簡略化を図ることが
でき、さらに、より実際の駆動時に近い状態で検査を行
うことができる。
【００７８】なお、本実施形態の半導体装置において
は、第３の実施形態における回路と同様の回路が形成さ
れていてもよい。
は、第３の実施形態における回路と同様の回路が形成さ
れていてもよい。
【００７９】本実施形態で用いる親チップ７４と子チッ
プ７２との厚さは、５０μｍ以下であってもよい。
プ７２との厚さは、５０μｍ以下であってもよい。
【００８０】（第６の実施形態）以下に、第６の実施形
態のフェイスダウン方式の半導体装置について、図７
（ａ）〜（ｄ）を参照しながら説明する。図７（ａ）〜
（ｄ）は、本実施形態の半導体装置の製造工程のうち、
子チップを親チップに搭載する工程を示した平面図であ
る。
態のフェイスダウン方式の半導体装置について、図７
（ａ）〜（ｄ）を参照しながら説明する。図７（ａ）〜
（ｄ）は、本実施形態の半導体装置の製造工程のうち、
子チップを親チップに搭載する工程を示した平面図であ
る。
【００８１】図７（ａ）は、本実施形態で用いる，導電
体からなる検査用リード８０を有する子チップ８１であ
る。子チップ８１の表面上のうち縁部に近い部分には、
子チップ側接続用パッド（図示せず）が形成されてい
る。子チップ側接続用パッドの上には、図７（ｂ）に示
すような検査用リード８０が形成されており、検査用リ
ード８０の側面は絶縁膜８２により覆われている。
体からなる検査用リード８０を有する子チップ８１であ
る。子チップ８１の表面上のうち縁部に近い部分には、
子チップ側接続用パッド（図示せず）が形成されてい
る。子チップ側接続用パッドの上には、図７（ｂ）に示
すような検査用リード８０が形成されており、検査用リ
ード８０の側面は絶縁膜８２により覆われている。
【００８２】図７（ｂ）は、本実施形態で用いる親チッ
プ８３を示しており、親チップ８３には、子チップ側接
続用パッドと接続するための親チップ側接続用パッド８
４が形成されている。
プ８３を示しており、親チップ８３には、子チップ側接
続用パッドと接続するための親チップ側接続用パッド８
４が形成されている。
【００８３】図７（ｃ）は、本実施形態の親チップ８３
に、子チップ８１を搭載する工程を示している。子チッ
プ８１を搭載した後、検査用リード８０を押しつぶすよ
うに圧力をかけることにより、子チップ側接続用パッド
と親チップ側接続用パッド８４との間に、押しつぶされ
た検査用リード８０が挟まれることになる。ここで、絶
縁膜８２は、検査用リード８０が押しつぶされるのと同
様に広がり、検査用リード８０の側面を覆う。
に、子チップ８１を搭載する工程を示している。子チッ
プ８１を搭載した後、検査用リード８０を押しつぶすよ
うに圧力をかけることにより、子チップ側接続用パッド
と親チップ側接続用パッド８４との間に、押しつぶされ
た検査用リード８０が挟まれることになる。ここで、絶
縁膜８２は、検査用リード８０が押しつぶされるのと同
様に広がり、検査用リード８０の側面を覆う。
【００８４】本実施形態においては、検査用リード８０
を用いることにより、複雑な工程を用いることなく、第
５の実施形態と同様の効果を得ることができる。さら
に、検査用リード８０の側面が絶縁膜８２により覆われ
ていることにより、検査用リード８０同士の短絡を防止
することができる。
を用いることにより、複雑な工程を用いることなく、第
５の実施形態と同様の効果を得ることができる。さら
に、検査用リード８０の側面が絶縁膜８２により覆われ
ていることにより、検査用リード８０同士の短絡を防止
することができる。
【００８５】なお、本実施形態の半導体装置において
は、第３の実施形態における回路と同様の回路が形成さ
れていてもよい。
は、第３の実施形態における回路と同様の回路が形成さ
れていてもよい。
【００８６】（第７の実施形態）以下に、第７の実施形
態のフェイスアップ方式の半導体装置について、図８
（ａ），（ｂ）および図９を参照しながら説明する。図
８（ａ），（ｂ）および図９は、本実施形態の半導体装
置の構造を示す平面図である。
態のフェイスアップ方式の半導体装置について、図８
（ａ），（ｂ）および図９を参照しながら説明する。図
８（ａ），（ｂ）および図９は、本実施形態の半導体装
置の構造を示す平面図である。
【００８７】図８（ａ）に示すように、本実施形態の第
１の半導体装置においては、親チップ９１の上に子チッ
プ９２が搭載されている。そして、子チップ９２上に
は、重要信号用パッド９３が形成されており、重要信号
用パッド９３は、重要信号用配線９４によって、親チッ
プ９１外部の重要配線用リード９５と接続されている。
親チップ９１上には、重要信号用パッド９６が形成され
ており、重要信号用パッド９６は、重要信号用配線９７
によって、親チップ９１外部の重要配線用リード９８と
接続されている。
１の半導体装置においては、親チップ９１の上に子チッ
プ９２が搭載されている。そして、子チップ９２上に
は、重要信号用パッド９３が形成されており、重要信号
用パッド９３は、重要信号用配線９４によって、親チッ
プ９１外部の重要配線用リード９５と接続されている。
親チップ９１上には、重要信号用パッド９６が形成され
ており、重要信号用パッド９６は、重要信号用配線９７
によって、親チップ９１外部の重要配線用リード９８と
接続されている。
【００８８】そして、子チップ９２の重要信号用パッド
９３の両側には、シールドパッド９９ａ，９９ｂが形成
されており、シールドパッド９９ａ，９９ｂは、ボンデ
ィングワイヤ１００ａ，１００ｂにより、親チップ９１
外部のリード１０１ａ，１０１ｂに接続されている。な
お、リードは、電源ライン（ＶＤＤもしくはＶＳＳ）に
つながっている。これにより、重要信号用配線９４は、
ボンディングワイヤ１００ａ，１００ｂにより挟まれ
る。
９３の両側には、シールドパッド９９ａ，９９ｂが形成
されており、シールドパッド９９ａ，９９ｂは、ボンデ
ィングワイヤ１００ａ，１００ｂにより、親チップ９１
外部のリード１０１ａ，１０１ｂに接続されている。な
お、リードは、電源ライン（ＶＤＤもしくはＶＳＳ）に
つながっている。これにより、重要信号用配線９４は、
ボンディングワイヤ１００ａ，１００ｂにより挟まれ
る。
【００８９】親チップ９１の重要信号用パッド９６の両
側には、シールドパッド１０２ａ，１０２ｂが形成され
ており、シールドパッド１０２ａ，１０２ｂは、ボンデ
ィングワイヤ１０３ａ，１０３ｂにより、親チップ９１
外部のリード１０４ａ，１０４ｂに接続されている。こ
れにより、重要信号用配線９７は、ボンディングワイヤ
１０３ａ，１０３ｂにより挟まれる。
側には、シールドパッド１０２ａ，１０２ｂが形成され
ており、シールドパッド１０２ａ，１０２ｂは、ボンデ
ィングワイヤ１０３ａ，１０３ｂにより、親チップ９１
外部のリード１０４ａ，１０４ｂに接続されている。こ
れにより、重要信号用配線９７は、ボンディングワイヤ
１０３ａ，１０３ｂにより挟まれる。
【００９０】図８（ａ）に示す半導体装置においては、
ボンディングワイヤが、重要信号用配線９４および重要
信号用配線９７を挟むことにより、このボンディングワ
イヤがシールドとして機能するため、重要信号用配線９
４および重要信号用配線９７が、周囲から受けるノイズ
の影響を低減させることができる。
ボンディングワイヤが、重要信号用配線９４および重要
信号用配線９７を挟むことにより、このボンディングワ
イヤがシールドとして機能するため、重要信号用配線９
４および重要信号用配線９７が、周囲から受けるノイズ
の影響を低減させることができる。
【００９１】図８（ｂ）に示すように、本実施形態の第
２の半導体装置は、図８（ａ）に示す構造において、さ
らに電源リング１０５が形成された構造をとる。電源リ
ング１０５は、ボンディングワイヤ１０６によって、電
源供給リード１０７に接続されている。電源供給リード
１０７は、電源ライン（ＶＤＤもしくはＶＳＳ）に接続
されている。そして、図８（ａ）に示す構造では外部の
リードに接続されているボンディングワイヤ１００ａ，
１００ｂ，１０３ａ，１０３ｂが、電源リング１０５に
接続されている。
２の半導体装置は、図８（ａ）に示す構造において、さ
らに電源リング１０５が形成された構造をとる。電源リ
ング１０５は、ボンディングワイヤ１０６によって、電
源供給リード１０７に接続されている。電源供給リード
１０７は、電源ライン（ＶＤＤもしくはＶＳＳ）に接続
されている。そして、図８（ａ）に示す構造では外部の
リードに接続されているボンディングワイヤ１００ａ，
１００ｂ，１０３ａ，１０３ｂが、電源リング１０５に
接続されている。
【００９２】これにより、図８（ａ）に示す構造と同様
に、ボンディングワイヤがシールドとして機能するた
め、重要信号用配線９４および重要信号用配線９７が、
周囲から受けるノイズの影響を低減させることができ
る。さらに、図８（ａ）に示す構造と比較して、リード
の数を少なくすることができる。
に、ボンディングワイヤがシールドとして機能するた
め、重要信号用配線９４および重要信号用配線９７が、
周囲から受けるノイズの影響を低減させることができ
る。さらに、図８（ａ）に示す構造と比較して、リード
の数を少なくすることができる。
【００９３】図９に示すように、本実施形態の第３の半
導体装置は、図８（ｂ）に示す構造において、さらに、
親チップ９１と子チップ９２との間に導電体膜１０８が
挟まれている構造をとる。ここで、導電体膜１０８は、
図１（ｅ）に示す半導体装置における導電体膜１７と同
様のものである。
導体装置は、図８（ｂ）に示す構造において、さらに、
親チップ９１と子チップ９２との間に導電体膜１０８が
挟まれている構造をとる。ここで、導電体膜１０８は、
図１（ｅ）に示す半導体装置における導電体膜１７と同
様のものである。
【００９４】導電体膜１０８は、子チップ９２の形成さ
れている領域よりも外部に伸びて形成されていることに
より、親チップ９１の上に露出している。導電体膜１０
８は、ボンディングワイヤ１０９によって、電源供給リ
ード１０７に接続されている。そして、図８（ｂ）に示
す構造では、シールドパッドに接続されているボンディ
ングワイヤ１００ａ，１００ｂ，１０３ａ，１０３ｂ
が、導電体膜１０８に接続されている。
れている領域よりも外部に伸びて形成されていることに
より、親チップ９１の上に露出している。導電体膜１０
８は、ボンディングワイヤ１０９によって、電源供給リ
ード１０７に接続されている。そして、図８（ｂ）に示
す構造では、シールドパッドに接続されているボンディ
ングワイヤ１００ａ，１００ｂ，１０３ａ，１０３ｂ
が、導電体膜１０８に接続されている。
【００９５】これにより、図８（ｂ）に示す構造と同様
に、ボンディングワイヤがシールドとして機能するた
め、重要信号用配線９４および重要信号用配線９７が、
周囲から受けるノイズの影響を低減することができる。
さらに、図８（ｂ）に示す構造と比較して、子チップ９
２および親チップ９１の上に形成するシールドパッドの
数を低減させることができる。さらに、図１（ｅ）に示
す半導体装置と同様に、親チップ９１から放射されるノ
イズが子チップ９２に影響を与えることが防止される。
に、ボンディングワイヤがシールドとして機能するた
め、重要信号用配線９４および重要信号用配線９７が、
周囲から受けるノイズの影響を低減することができる。
さらに、図８（ｂ）に示す構造と比較して、子チップ９
２および親チップ９１の上に形成するシールドパッドの
数を低減させることができる。さらに、図１（ｅ）に示
す半導体装置と同様に、親チップ９１から放射されるノ
イズが子チップ９２に影響を与えることが防止される。
【００９６】なお、上記では、フェイスアップ方式をと
る場合について説明したが、本実施形態の発明は、フェ
イスダウン方式をとる場合の親チップと子チップとの電
気的接続などにも適用することができる。
る場合について説明したが、本実施形態の発明は、フェ
イスダウン方式をとる場合の親チップと子チップとの電
気的接続などにも適用することができる。
【００９７】また、上記では、親チップとリードとを接
続する重要信号用配線と、子チップとリードとを接続す
る重要信号用配線との両方について、シールドとして機
能するボンディングワイヤを設けたが、本実施形態の発
明においては、親チップとリードとを接続する重要信号
用配線か、子チップとリードとを接続する重要信号用配
線かのいずれかのみに、シールド用のボンディングワイ
ヤを設けてもよい。
続する重要信号用配線と、子チップとリードとを接続す
る重要信号用配線との両方について、シールドとして機
能するボンディングワイヤを設けたが、本実施形態の発
明においては、親チップとリードとを接続する重要信号
用配線か、子チップとリードとを接続する重要信号用配
線かのいずれかのみに、シールド用のボンディングワイ
ヤを設けてもよい。
【００９８】また、上記では、親チップの上に子チップ
が設けられている場合について述べたが、本実施形態の
発明は、下地（基板など）の上に半導体チップが設けら
れている場合にも適用できる。
が設けられている場合について述べたが、本実施形態の
発明は、下地（基板など）の上に半導体チップが設けら
れている場合にも適用できる。
【００９９】（第８の実施形態）以下に、第８の実施形
態のフェイスアップ方式の半導体装置について、図１０
（ａ），（ｂ）を参照しながら説明する。図１０
（ａ），（ｂ）は、本実施形態の半導体装置の構造を示
す平面図および X − X 断面における断面図である。
態のフェイスアップ方式の半導体装置について、図１０
（ａ），（ｂ）を参照しながら説明する。図１０
（ａ），（ｂ）は、本実施形態の半導体装置の構造を示
す平面図および X − X 断面における断面図である。
【０１００】図１０（ａ），（ｂ）に示すように、本実
施形態の半導体装置においては、外部接続用パッド１１
３を有する親チップ１１１の上に、フェイスアップ方式
をとって子チップ１１２が搭載されている。親チップ１
１１と子チップ１１２とは、グルー剤（接着剤）１１４
によって接着されており、親チップ１１１の上には、グ
ルー剤１１４の広がりを阻止するためのグルー剤止め１
１５が形成されている。なお、図１０（ａ），（ｂ）に
は図示されていないが、子チップ１１２はボンディング
ワイヤ等により外部と電気的に接続されている。
施形態の半導体装置においては、外部接続用パッド１１
３を有する親チップ１１１の上に、フェイスアップ方式
をとって子チップ１１２が搭載されている。親チップ１
１１と子チップ１１２とは、グルー剤（接着剤）１１４
によって接着されており、親チップ１１１の上には、グ
ルー剤１１４の広がりを阻止するためのグルー剤止め１
１５が形成されている。なお、図１０（ａ），（ｂ）に
は図示されていないが、子チップ１１２はボンディング
ワイヤ等により外部と電気的に接続されている。
【０１０１】本実施形態においては、グルー剤止め１１
５が形成されていることにより、親チップ１１１と子チ
ップ１１２とを接着するときに、グルー剤１１４の広が
りがせきとめられる。これにより、グルー剤１１４によ
って、親チップ１１１上の外部接続用パッド１１３など
が汚染されることを防ぐことができる。また、グルー剤
止め１１５を設けることによって、子チップ１１２を外
部接続用パッド１１３のより近くまで配置することがで
きるので、親チップ１１１上における子チップの実装面
積を大きくすることができる。
５が形成されていることにより、親チップ１１１と子チ
ップ１１２とを接着するときに、グルー剤１１４の広が
りがせきとめられる。これにより、グルー剤１１４によ
って、親チップ１１１上の外部接続用パッド１１３など
が汚染されることを防ぐことができる。また、グルー剤
止め１１５を設けることによって、子チップ１１２を外
部接続用パッド１１３のより近くまで配置することがで
きるので、親チップ１１１上における子チップの実装面
積を大きくすることができる。
【０１０２】なお、グルー剤止め１１５は、子チップ１
１２の接着後に除去してもよいし、そのまま残してもよ
い。
１２の接着後に除去してもよいし、そのまま残してもよ
い。
【０１０３】（第９の実施形態）以下に、第９の実施形
態のフェイスアップ方式の半導体装置について、図１１
を参照しながら説明する。
態のフェイスアップ方式の半導体装置について、図１１
を参照しながら説明する。
【０１０４】図１１は、子チップが搭載される前の親チ
ップを示す平面図である。図１１に示すように、親チッ
プ１２１のうち子チップが搭載される子チップ搭載領域
１２２の上には、子チップ接続用パッド１２３が形成さ
れている。そして、親チップ１２１のうち子チップ搭載
領域１２２以外の上には、外部接続用パッド１２４が形
成されている。
ップを示す平面図である。図１１に示すように、親チッ
プ１２１のうち子チップが搭載される子チップ搭載領域
１２２の上には、子チップ接続用パッド１２３が形成さ
れている。そして、親チップ１２１のうち子チップ搭載
領域１２２以外の上には、外部接続用パッド１２４が形
成されている。
【０１０５】子チップ接続用パッド１２３は、上からみ
て、一意的に方向が決定されるように配置されている。
具体的には、図１１に示すように、子チップ搭載領域１
２２の４つの角部のうちの１つの角部にパッドを形成し
ないことによって、方向を認識することができる。
て、一意的に方向が決定されるように配置されている。
具体的には、図１１に示すように、子チップ搭載領域１
２２の４つの角部のうちの１つの角部にパッドを形成し
ないことによって、方向を認識することができる。
【０１０６】これにより、子チップを搭載する時に、子
チップの方向を誤って接続することを防止することがで
きる。
チップの方向を誤って接続することを防止することがで
きる。
【０１０７】
【発明の効果】本発明の半導体装置においては、放射ノ
イズの影響低減、放熱効率の向上および基板電位の安定
化が可能となる。
イズの影響低減、放熱効率の向上および基板電位の安定
化が可能となる。
【０１０８】さらに、フェイスダウン方式をとる半導体
装置においては、子チップ単体でのより直接的なテスト
が可能となる。また、チップを作製するためのウエハに
おける面積効率を向上させることができる。
装置においては、子チップ単体でのより直接的なテスト
が可能となる。また、チップを作製するためのウエハに
おける面積効率を向上させることができる。
【０１０９】フェイスアップ方式をとる半導体装置にお
いては、重要な信号を送信するための配線へのノイズの
影響を抑制することができる。また、グルー剤による汚
染や、チップの方向の接着ミスを防ぐことができる。
いては、重要な信号を送信するための配線へのノイズの
影響を抑制することができる。また、グルー剤による汚
染や、チップの方向の接着ミスを防ぐことができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、従来の半導体装置の構造
と、第１の実施形態の半導体装置の構造とを説明するた
めの断面図である。
と、第１の実施形態の半導体装置の構造とを説明するた
めの断面図である。
【図２】（ａ），（ｂ）は、第２の実施形態の第１の半
導体装置において、親チップと子チップとを接続する際
の工程を示した平面図およびII−II断面における断面図
である。
導体装置において、親チップと子チップとを接続する際
の工程を示した平面図およびII−II断面における断面図
である。
【図３】（ａ），（ｂ）は、第２の実施形態の第２の半
導体装置において、親チップと子チップとを接続する際
の工程を示した平面図およびIII−III断面における断面
図である。
導体装置において、親チップと子チップとを接続する際
の工程を示した平面図およびIII−III断面における断面
図である。
【図４】（ａ）〜（ｃ）は、第３実施形態のフェイスダ
ウンの形態をとる半導体装置の構造を示した平面図およ
び電子回路図である。
ウンの形態をとる半導体装置の構造を示した平面図およ
び電子回路図である。
【図５】（ａ）〜（ｃ）は、第４の実施形態におけるウ
エハ状態のチップを示す平面図である
エハ状態のチップを示す平面図である
【図６】（ａ）〜（ｆ）は、第５の実施形態の半導体装
置の製造工程のうち、子チップを親チップ上に搭載する
工程を示した平面図および斜視図である。
置の製造工程のうち、子チップを親チップ上に搭載する
工程を示した平面図および斜視図である。
【図７】（ａ）〜（ｄ）は、第６の実施形態の半導体装
置の製造工程のうち、子チップを親チップに搭載する工
程を示した平面図である。
置の製造工程のうち、子チップを親チップに搭載する工
程を示した平面図である。
【図８】（ａ），（ｂ）は、第７の実施形態の半導体装
置の構造を示す平面図である。
置の構造を示す平面図である。
【図９】第７の実施形態の半導体装置の構造を示す平面
図である。
図である。
【図１０】（ａ），（ｂ）は、第８の実施形態の半導体
装置の構造を示す平面図および X−X 断面における断面
図である。
装置の構造を示す平面図および X−X 断面における断面
図である。
【図１１】第９の実施形態において、子チップが搭載さ
れる前の親チップを示す平面図である。
れる前の親チップを示す平面図である。
１ ダイパッド
２ 親チップ
３ 子チップ
４ バンプ
５ リード
６ ボンディングワイヤ
７ 導電体膜
８ 導電体膜
１１ ダイパッド
１２ 親チップ
１３ 子チップ
１５ リード
１６ ボンディングワイヤ
１７ 導電体膜
２０ 電源固定用パッド
２１ 親チップ
２２ 子チップ
２３ リード
２４ ワイヤ
２５ 接続用パッド
２６ 導体パターン
２７ 接続用パッド
２８ バンプ
２９ パッシベーション膜
３０ 電位固定用パッド
３１ 親チップ
３２ 子チップ
３３ 接続用パッド
３４ 検査用パッド
３５ パッド間配線
３６ 外部接続用パッド
４１ａ 入力信号用端子
４１ｂ 入力信号用端子
４２ａ 出力信号用端子
４２ｂ 出力信号用端子
４３ａ 出入力用端子
４３ｂ 出入力用端子
４４ 親チップ制御信号用端子
４５ 子チップ制御信号用端子
５１ 子チップ
５２ スクライブレーン
５３ 接続用パッド
５４ 検査用パッド
５５ パッド間配線
５６ 親チップ
５７ スクライブレーン
５８ 接続用パッド
５９ 検査用パッド
６０ パッド間配線
６１ 外部接続用パッド
６２ 子チップ
７０ 検査用リード
７１ 検査用リードフレーム
７２ 子チップ
７３ 子チップ側接続用バンプ
７４ 親チップ
７５ 親チップ側接続バンプ
８０ 検査用リード
８１ 子チップ
８２ 絶縁膜
８３ 親チップ
８４ 親チップ側接続用パッド
９１ 親チップ
９２ 子チップ
９３ 親チップ
９４ 重要信号用配線
９５ 重要配線用リード
９６ 重要信号用パッド
９７ 重要信号用配線
９８ 重要配線用リード
９９ａ シールドパッド
９９ｂ シールドパッド
１００ａ ボンディングワイヤ
１００ｂ ボンディングワイヤ
１０１ａ リード
１０１ｂ リード
１０２ａ シールドパッド
１０２ｂ シールドパッド
１０３ａ ボンディングワイヤ
１０３ｂ ボンディングワイヤ
１０４ａ リード
１０４ｂ リード
１０５ 電源リング
１０６ ボンディングワイヤ
１０７ 電源供給リード
１０８ 導電体膜
１０９ ボンディングワイヤ
１１１ 親チップ
１１２ 子チップ
１１３ 外部接続用パッド
１１４ グルー材
１１５ グルー材止め
１２１ 親チップ
１２２ 子チップ搭載領域
１２３ 子チップ接続用パッド
１２４ 外部接続用パッド
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 25/08 Ｚ
Ｇ０１Ｒ 31/28 Ｖ
(72)発明者 石山 裕浩
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2G132 AA00 AK07 AK22
5F038 BE07 BH10 BH19 CA13 CD02
CD03 DF05 DF11 DT04 DT15
EZ20
Claims (24)
- 【請求項１】 第１半導体チップと、 上記第１半導体チップの上に搭載される少なくとも１つ
の第２半導体チップと、 上記第２半導体チップの裏面上に形成され，電位安定用
部材に接続されている接続部材と電気的に接続されてい
る導電体膜とを備える半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記第２半導体チップは、上記第１半導体チップの上
に、主面を下向きにして搭載されていることを特徴とす
る半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 上記導電体膜は、上記第２半導体チップの上記裏面上か
ら、上記第１半導体チップの上の一部に伸びて形成され
ていることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 上記第２半導体チップは、上記第１半導体チップの上
に、主面を上向きにして搭載されており、 上記導電体膜のうちの一部は、上記第１半導体チップと
上記第２半導体チップとの間に挟まれて形成されてお
り、 上記導電体膜のうちの他部は、上記第１半導体チップの
上に露出しており、上記他部には、上記接続部材が接し
ていることを特徴とする半導体装置。 - 【請求項５】 請求項３または４に記載の半導体装置に
おいて上記第２半導体チップが、上記第１半導体チップ
上に複数形成されており、 上記導電体膜は、複数の上記第２半導体チップの上記裏
面上に亘って形成されていることを特徴とする半導体装
置。 - 【請求項６】 電位安定用部材と電気的に接続されてい
る導電体パターンと、 上記導体パターンとは絶縁されている第１チップ側接続
パッドとを有する第１半導体チップと、 上記第１チップ側接続パッドと電気的に接続される第２
チップ側接続パッドを有し、主面を下向きにして搭載さ
れる第２半導体チップとを有し、 上記導電体パターンと上記第１チップ側接続パッドと
は、共通の膜からパターニングされていることを特徴と
する半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 上記電位安定用部材は、上記第１半導体チップの電源ラ
インであることを特徴とする半導体装置。 - 【請求項８】 第１半導体チップと、 上記第１半導体チップの上に、主面を下向きにして搭載
され、第２チップ側接続部材を有する第２半導体チップ
と、 上記第２チップ側接続部材と電気的に接続され、平面的
に見て、少なくとも一部が上記第２半導体チップの外部
に位置する検査用部材とを備える半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、 上記検査用部材の上記一部は、平面的に見て、上記第２
半導体チップの外周部に位置し、 上記第２半導体チップは、上記検査用部材により外部機
器とアクセスが可能であることを特徴とする半導体装
置。 - 【請求項１０】 請求項８または９に記載の半導体装置
において、 上記第１半導体チップの上に、上記検査用部材が形成さ
れており、 上記検査用部材と上記第２チップ側接続部材とが、配線
により接続されることを特徴とする半導体装置。 - 【請求項１１】 請求項８または９に記載の半導体装置
において、 上記第１半導体チップは第１チップ側接続部材を有して
おり、 上記検査用部材の上記一部は、上記第２半導体チップが
形成されている領域よりも外部まで伸びており、上記検
査用部材の他部は、上記第１チップ側接続部材と上記第
２チップ側接続部材との間に挟まれていることを特徴と
する半導体装置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、 上記検査用部材の一部は、絶縁体膜により覆われている
ことを特徴とする半導体装置。 - 【請求項１３】 請求項８〜１２のうちいずれか１つに
記載の半導体装置において、 上記半導体装置は、上記検査用部材への印加信号に応じ
て、上記第１半導体チップと上記第２半導体チップとを
個別にアクティブにするための回路をさらに備えている
ことを特徴とする半導体装置。 - 【請求項１４】 第１半導体チップと、 上記第１半導体チップの上に、主面を下向きにして搭載
され、第２チップ側接続部材を有する第２半導体チップ
と、 上記第２チップ側接続部材に接続されており、ウエハ状
態でスクライブレーン上に存在していた検査用部材と接
続されていた配線とを備える半導体装置。 - 【請求項１５】 第１チップ側接続部材を有する第１半
導体チップと、 上記第１半導体チップの上に、主面を下向きにして搭載
される第２半導体チップと、 上記第１チップ側接続部材に接続されており、ウエハ状
態ではスクライブレーン上に形成される検査用部材と接
続されていた配線とを備える半導体装置。 - 【請求項１６】 下地上に搭載された半導体チップと、 一端が上記半導体チップの第１端子に接続され、他端が
第１外部端子と接続される信号伝達用配線と、 上記信号伝達用配線の側方に位置し、一端が上記半導体
チップの第２端子に接続され、他端が第２外部端子と接
続され、上記信号伝達用配線の雑音を除去するためのシ
ールド用配線とを備える半導体装置。 - 【請求項１７】 請求項１６に記載の半導体装置におい
て、 上記信号伝達用配線は、上記シールド用配線によって挟
まれていることを特徴とする半導体装置。 - 【請求項１８】 請求項１６または１７に記載の半導体
装置において、 上記下地は第２半導体チップであり、 上記第２半導体チップの第３端子には、一端が第３外部
端子と接続される第２信号伝達用配線が接続されてお
り、 上記第２信号伝達用配線の周囲に位置し、一端が上記第
２半導体チップの第４端子に接続され、他端が第４外部
端子と接続され、上記第２信号伝達用配線を保護するた
めの第２シールド用配線をさらに備えることを特徴とす
る半導体装置。 - 【請求項１９】 請求項１８に記載の半導体装置におい
て、 上記第２外部端子と上記第４外部端子とは、電源ライン
に接続される共通の電源リングであることを特徴とする
半導体装置。 - 【請求項２０】 請求光１８または１９に記載の半導体
装置において、 上記第２端子と上記第４端子とは、上記半導体チップと
上記第２半導体チップとの間に介在する共通の導電体膜
であることを特徴とする半導体装置。 - 【請求項２１】 第１半導体チップと、 上記第１半導体チップの上に搭載される第２半導体チッ
プと、 上記第１半導体チップと上記第２半導体チップとを接着
するための接着剤と、 上記第１半導体チップ上に形成され，上記接着剤の広が
りをせき止めるための接着剤止めとを備える半導体装
置。 - 【請求項２２】 第１半導体チップと、 上記第１半導体チップの上に搭載される第２半導体チッ
プと、 上記第１半導体チップの上に形成され、上方第１半導体
チップにおける平面的な配置の方向を特定するための接
続用部材とを備えることを特徴とする半導体装置。 - 【請求項２３】 第１半導体チップの上に第２半導体チ
ップが搭載されている半導体装置の製造方法であって、 上記第１半導体チップの一部の上に、第１チップ側接続
部材を形成する工程（ａ）と、 上記第２半導体チップの一部の上に、第２チップ側接続
部材を形成する工程（ｂ）と、 上記第１チップ側接続部材と上記第２チップ側接続部材
との間に検査用部材の一部を挟んで、上記第１半導体チ
ップ上に上記第２半導体チップを搭載する工程（ｃ）
と、を備えることを特徴とする半導体装置の製造方法。 - 【請求項２４】 請求項２３に記載の半導体装置の製造
方法であって、 上記検査用部材の側面の少なくとも一部は、絶縁体膜に
より覆われており、 上記工程（ｃ）では、圧力を加えて上記第１半導体チッ
プ上に上記第２半導体チップを搭載することを特徴とす
る半導体装置の製造方法。
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|---|---|---|---|
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|---|---|---|---|
| JP2005008231A Division JP2005184023A (ja) | 2005-01-14 | 2005-01-14 | 半導体装置とその製造方法 |
| JP2005008215A Division JP2005167272A (ja) | 2005-01-14 | 2005-01-14 | 半導体装置とその製造方法 |
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Cited By (8)
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| JP2007158244A (ja) * | 2005-12-08 | 2007-06-21 | Fujitsu Ltd | 半導体装置に配設される中継部材、半導体装置、及び半導体装置の製造方法 |
| JP2007214316A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
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| JP2008507134A (ja) * | 2004-07-13 | 2008-03-06 | チップパック，インク． | ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール |
| WO2010106732A1 (ja) * | 2009-03-17 | 2010-09-23 | パナソニック株式会社 | 半導体装置 |
| JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
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|---|---|---|---|---|
| JP2008507134A (ja) * | 2004-07-13 | 2008-03-06 | チップパック，インク． | ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール |
| JP4707548B2 (ja) * | 2005-12-08 | 2011-06-22 | 富士通セミコンダクター株式会社 | 半導体装置、及び半導体装置の製造方法 |
| JP2007158244A (ja) * | 2005-12-08 | 2007-06-21 | Fujitsu Ltd | 半導体装置に配設される中継部材、半導体装置、及び半導体装置の製造方法 |
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| JP2007214316A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2008010759A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
| JP2008034752A (ja) * | 2006-07-31 | 2008-02-14 | Nec Corp | 半導体装置 |
| US7960823B2 (en) | 2007-03-27 | 2011-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device with different sized ESD protection elements |
| JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
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