JP2017079332A - ダイ積層システムおよび方法 - Google Patents

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conductive
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ヘンリー・サンチェズ
sanchez Henry
ラクスミナラヤン・シャーマ
Sharma Raksminarayan
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Abstract

【課題】組立処理ステップの簡略化するとともにパッケージコストを低減し、かつ熱放散性を改善したダイ積層システムおよび方法を提供する。【解決手段】ダイ積層システム１００は、第一のダイ１０２と、第一のダイ１０２に積層された第二のダイ１１２を含む。第一のダイ１０２は、パッシベーション領域１０４と、少なくとも一つの伝導性ボンドパッド領域１０６と、第二のダイ１１２を受容するサイズの伝導性積層ダイ受容領域１０８とを含んだ表面を有する。【選択図】図１

Description

本発明は、一般的に、ダイ積層に関する。
技術における進歩は、より小型で強力なコンピュータデバイスをもたらした。例えば、最近では、小型、軽量でユーザーが簡単に携行できる携帯無線電話、PDA、ページングデバイス等の無線コンピュータデバイスを含む様々な携帯個人コンピュータデバイスがある。特に、セルラー電話やIP電話のような携帯無線電話により音声やデータパケットを無線ネットワークを介して通信することが出来る。さらに、これらの無線電話の多くには、そこに組み込まれた他のタイプのデバイスが含まれる。例えば、無線電話にはデジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、オーディオファイルプレイヤも含まれる。また無線電話は、例えば、ウェブブラウザ用等のソフトウェアを含み、実行可能な指令を処理することが出来、インターネットへのアクセスに用いることが出来る。かくのごとく、これらの無線電話は重要なコンピューティング能力を含むことが出来る。
典型的には、これらデバイスのコンピューティング能力は、各々に特定化回路を保有するダイを含んだ、複数の半導体デバイスによってもたらされる。二つあるいは、それ以上のダイ、例えば、モデム回路を有するダイと通信回路を有するダイとがパッケージ中の基板上に積層される。一つの典型的ダイ積層方法では、ホストのダイと積層ダイの間に伝導性のスペーサ層が用いられる。この伝導性スペーサ層は積層ダイ底部に電気的に接続されるが、ホストのダイの表面にある保護パッシベーション層により、ホストのダイ上部には電気的には接続されない。積層ダイ、伝導性スペーサ層およびホストのダイと、パッケージ基板上の伝導性パッドとの接続にはワイアボンドが用いられる。しかし、この積層方法は組立処理ステップの増加とパッケージコストにより、複雑かつ高価となってしまう。加えて、典型的スペーサ材料、例えばシリコンスペーサ上の伝導性アルミニウム表面層は、ダイ接着材料やモールド化合物等のパッケージ材料とは十分には固着されない。
特別な実施形態において、半導体デバイスが開示されている。半導体デバイスには、パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、広い伝導性領域とを含む表面を有する第一のダイが含まれている。例えば、この広い伝導性領域は少なくとも１０，０００スクエアミクロンであろう。
他の実施形態において、パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、伝導性積層ダイ受容領域とを含む表面を有する第一のダイが含まれたダイ積層システムが開示されている。伝導性積層ダイ受容領域は、少なくとも第二のダイを受容できるサイズとされている。
他の実施形態において、デバイスには第一のダイが含まれる。第一のダイは、パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、伝導性積層ダイ受容領域とを含む表面を有し、この受容領域は第二のダイに結合される、少なくとも一つの伝導性結合エレメントを受容できるサイズとされている。
他の実施形態において、複数の半導体デバイスを含むパッケージが開示されている。このパッケージは、パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、少なくとも１０，０００スクエアミクロンの第一の広い伝導性領域と、少なくとも１０，０００スクエアミクロンの第二の広い伝導性領域とを含む表面を有する第一のダイが含まれている。パッケージには、少なくとも第一の広い伝導性領域と接する第二のダイも含まれる。このパッケージは、さらに第二の広い伝導性領域の少なくとも一部と接する第三のダイを含む。
他の実施形態において、第二のダイに結合された第一のダイを含むフリップチップ搭載デバイスを含んだシステムが開示されている。このシステムは、第二のダイに結合された第三のダイも含む。この第三のダイは、パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、少なくとも第四のダイを受容できるサイズの伝導性積層ダイ受容領域とを含む表面を有する。
これらの開示された実施形態によりもたらされる一つの特別な利点として、ダイ積層において、スペーサ層を除去することにより、パッケージのサイズと製造コストが削減される。その他の利点は、積層ダイ間の熱伝導率により改良された熱放散によってもたらされる。他の利点は、積層ダイ間の電気的結合がワイアボンディングを必要とせず行えることによりもたらされる。
本開示の他の面、利点、特徴は、以下のセクション：図面の簡単な説明、詳細な説明、特許請求の範囲を含む出願全体のレビュー後、明白となろう。
図１は、ダイ積層システムの第一の例示的実施形態の上面図である。 図２は、図１のダイ積層システムの線２−２に沿った断面図である。 図３は、ダイ積層システムの第二の例示的実施形態の上面図である。 図４は、図３のダイ積層システムの線４−４に沿った断面図である。 図５は、ダイ積層システムの第三の例示的実施形態の上面図である。 図６は、図５のダイ積層システムの線５−５に沿った断面図である。 図７は、積層ダイを含む通信デバイスのブロック図である。
詳細な説明
上面図である図１を参照すると、ダイ積層システムの第一の例示的実施形態が描かれ、一般的に、１００で示されている。このシステム１００は、例えば代表的ワイアボンド１２０等のワイアボンド群を介して、第一のダイ１０２に結合される半導体デバイスパッケージ基板１０１を含んでいる。この第一のダイ１０２は、パッシベーション領域１０４と、代表的ボンドパッド領域１０６のような伝導性ボンドバッド領域と、第一の積層ダイ受容領域１０８と、第二の伝導性積層ダイ受容領域１１０と、を含む表面を有する。
この第一の伝導性積層ダイ受容領域１０８は、少なくとも第二のダイ１１２を受容できるサイズとされている。この第二の伝導性積層ダイ受容領域１１０は、少なくとも第三のダイ１１４を受容できるサイズとされている。特別な実施形態において、各伝導性積層ダイ受容領域１０８および１１０は、ボンドパッド領域１０６のような従来のボンドパッド領域より広く、少なくとも１０，０００スクエアミクロンの伝導性領域を有する。一つの例示的例として、一つあるいはそれ以上の伝導性積層ダイ受容領域１０８および１１０は実質的に四角形状で両幅がほぼ１００ミクロン長であろう。ここに使用した通り、１ミクロン＝１マイクロメータ＝１μｍ＝０．０００００１メータである。
特定の実施形態において、パッシベーション領域１０４は第一のダイ１０２の上表面を保護する役目を果たし、その表面を電気的に不活性化する。例えば、パッシベーション領域１０４は酸化物あるいはＳｉＮ層を含む。ボンドパッド領域１０６のような伝導性ボンドパッドと、伝導性積層ダイ受容領域１０８および１１０には、第一のダイ１０２の表面に結合される伝導性物質が含まれ、パッシベーション領域１０４にある開口を介してアクセス可能となっている。
特定の実施形態において、第一のダイ１０２は、第二のダイ１１２、第三のダイ１１４、あるいはその両方のダイに対するホストのダイとして機能する。第二のダイ１１２は、少なくとも第一の伝導性積層ダイ受容領域１０８の一部分内に配置され、これと接することにより、第一のダイ１０２と電気的に結合される。第二のダイ１１２は、半導体パッケージ基板１０１および第一のダイ１０２にも、それぞれ例えば代表的ワイアボンド１２２および１２４を介して結合されうる。例えば、第二のダイ１１２は、第一の伝導性積層ダイ受容領域１０８に電気的に結合されている下部伝導体を介してシステムのアースに結合されうる。第二のダイ１１２は、また例えば代表的ワイアボンド１２２および１２４を介してシステムの電源やコントロール信号を受けることが出来る。
第三のダイ１１４は第二の伝導性積層ダイ受容領域１１０の少なくとも一部分内に配置され、これと接することにより、第一のダイ１０２と電気的に結合される。第三のダイ１１４は、半導体パッケージ基板１０１および第一のダイ１０２にも、それぞれ例えば代表的ワイアボンド１３２および１３４を介して結合されうる。例えば、第三のダイ１１４は、第二の伝導性積層ダイ受容領域１１０に電気的に結合されている下部伝導体を介してシステムのアースに結合されうる。第三のダイ１１４は、また例えば代表的ワイアボンド１３２および１３４を介してシステムの電源やコントロール信号を受けることが出来る。
特定の実施形態において、各ダイ１０２，１１２および１１４は別々の機能を果たすように適合され、それらの機能の相互動作により用途特定のパッケージがもたらされる。例えば、データ処理半導体パッケージにおいては、第一のダイ１０２には電力管理回路、第二のダイ１１２にはデータ処理回路を含みうる。移動体環境におけるデータ処理の為には、第三のダイ１１４は通信回路あるいはモデム回路を含みうる。他の例として、第一のダイは電力管理回路、第二のダイ１１２はデバイス表示の動作を行う表示回路が含まれうる。
特定の例として、第一のダイ１０２は、電力管理ＩＣ（ＰＭＩＣ）を含みうる。第二および第三のダイ１１２および１１４は、コントローラ、あるいは他のプロセッサ、アナログ、デジタル変換器（Ａ／Ｄ）、表示コントローラ、あるいはそれらのいかなる組み合わせ、を含みうる。他の例として、システム１００は移動体通信を志向し、ＰＭＩＣ、ラジオ周波数（ＲＦ）回路、および通信プロセッサを含みうる。
積層ダイ１１２および１１４を、パッシベーション領域１０４の開口を介して、第一ダイ１０２の伝導性ダイ受容領域１０８および１１０に結合することにより、ダイ間をスペーサ層を用いて積層する技術と比べて、パッケージ高が減少される。パッケージの高さの減少については、第二のダイ１１２に結合された第四のダイ（表示せず）を含む代替的実施形態のような複数積層ダイを有する実施形態において、さらに断言出来る。複数積層ダイを含む実施形態は、図５ないし図６に例示される。
ダイ積層システム１００の線２−２に沿った断面図２００は、図２に描かれている。特定の実施形態において、第二のダイ１１２は、電気的伝導性ダイ取り付け材料２４０を介して、第一の伝導性積層ダイ受容領域１０８において、第一のダイ１０２と固着されうる。第三のダイ１１４も電気的伝導性ダイ取り付け材料２４２を介して、第二の伝導性積層ダイ受容領域１１０において、第一のダイ１０２と固着されうる。ダイ取り付け材料２４０、２４２は積層ダイ１１２および１１４において発生した熱の放散のために熱伝導性でもありうる。
図３を参照すると、ダイ積層システムの第二の例示的実施形態の上面図が描かれ、一般的に、３００で示されている。このシステム３００は第一のダイ３０２に結合されたパッケージ基板３０１を含む。第二のダイ３０４は複数伝導性結合エレメント３０６を介して第一のダイ３０２に結合される。ダイ積層システム３００の線４−４に沿った断面図４００が図４に描かれている。
第一のダイ３０２上表面は、パッシベーション領域３０８と、少なくとも一つのボンドバッド領域３１０と、第二のダイ３０４の一つあるいはそれ以上の伝導性結合エレメント３０６を受容するサイズの伝導性ダイ受容領域４１０とを含む。特定の実施形態において、パッシベーション領域３０８は第一のダイ３０２の上表面を被覆する。そして開口を形成して、例えば伝導性ボンドパッド領域３１０のごときボンドパッド領域群を露出する。特定の実施形態において、伝導性ダイ受容領域４１０は少なくとも１０，０００スクエアミクロンの広さを有し、一方、伝導性ボンドパッド領域３１０のような各ボンドパッド領域は、１０，０００スクエアミクロンより小さく、例えば、５００スクエアミクロンから４０００スクエアミクロンの広さである。他の実施形態においては、第一のダイ３０２には、各領域が少なくとも１０，０００スクエアミクロンの広さの、複数の伝導性ダイ受容領域群が含まれる。
伝導性結合エレメント３０６は第二のダイ３０４に取り付けられ、伝導性積層ダイ受容領域４０１において第一のダイ３０２と電気的に結合される。伝導性結合エレメント３０６は導電性配線、パッド、半田球、ピン、スタッド、その他の構造を含みうる。それにより、導電性接続あるいはそれらのいかなる組み合わせも実現される。特定の実施形態において、この伝導性結合エレメント３０６はフリップチップバンプである。
特定の実施形態において、第一のダイ３０２は、伝導性ダイ受容領域４１０に複数の電気的接触エレメント４１２を有する。電気的接触エレメント４１２は、第二のダイ３０４が第一のダイ３０２にフリップチップ積層ダイ構造で結合される場合、第二のダイ３０４の伝導性結合エレメント３０６と接触するように位置決めされる。第一のダイ３０２と第二のダイ３０４の間で独立した並行電気経路を可能とするために、電気的接触エレメント４１２は電気的にお互いに分離されうる。例えば、一つないしはそれ以上の電力供給と複数の電気的信号は、各電気的接触エレメント４１２が夫々対応する伝導性結合エレメント３０６の一つと接触する場合、第一のダイ３０２および第二のダイ３０４の間で並行して交信しうる。
特定の実施形態において、第一のダイ３０２および第二のダイ３０４は異なる歩留まり率を有しうる、例えば、第一のダイ３０２と第二のダイ３０４とが異なる製造技術を用いて製造されるような場合、例えば、第一のダイ３０２は相補型メタルオンシリコン（ＣＭＯＳ）デバイス、絶縁物上シリコン（ＳＯＩ）デバイス、バルクの半導体デバイス、シリコンゲルマニウム（ＳｉＧｅ）デバイス、あるいはガリウム砒素（ＧａＡｓ）デバイスでありうる。また、第二のダイ３０４はこの第一のダイ３０２とは異なるタイプのデバイスでありうる。特定の例として、第一のダイ３０２はＣＭＯＳタイプのデバイスであり、第二のダイ３０４は非ＣＭＯＳタイプのデバイス、例えば、ＳＯＩデバイス、ＳｉＧｅデバイス、ＧａＡｓデバイス、あるいは微小電気機械システム（ＭＥＭＳ）デバイスのようなバルクのデバイスで有りうる。特定の実施形態において、パッケージにおけるダイ３０２および３０４の積層の順番は、ダイ３０２と３０４の歩留まり率に依存して決定される。例えば、全体のパッケージ歩留まり、コスト、製造時間、あるいはそれらの組み合わせを改善するために、高歩留まり率のダイは、低歩留まり率のダイの下側に積層される。
図５を参照すると、ダイ積層システムの第三の例示的実施形態が描かれ、一般的に、５００で示されている。フリップチップ搭載デバイス５０３は、第二のダイ５０４に結合された第一のダイ５０８を含む。このシステム５００はまた、第二のダイ５０４に結合され、基板５０１に搭載されている第三のダイ５０２を含む。第四のダイ５１０は第三のダイ５０２に結合されている。このシステム５００の線６−６に沿った断面図６００が図６である。
第三のダイ５０２は、フリップチップ搭載デバイス５０３および第四のダイ５１０に対するホストのダイとして働く。第三のダイ５０２の上表面はパッシベーション領域５１４を有し、ダイ表面での望ましくない作用を軽減する。パッシベーション領域５１４は開口を有し、少なくとも一つの伝導性ボンドパッド領域５１６および伝導性積層ダイ受容領域５１２へのアクセスがもたらされる。この伝導性積層ダイ受容領域５１２は少なくとも第四のダイ５１０を受容できるサイズとされる。特定の実施形態において伝導性積層ダイ受容領域５１２は複数のダイを受容できるサイズとされる。例えば、伝導性積層ダイ受容領域５１２は、電源あるいはシステム接地に結合された、大きな電気的かつ熱的伝導性表面を含み、複数のダイの設置に十分な大きさでありうる。
第二のダイ５０４は、パッシベーション層５１４の開口を介して第二のダイ５０４にアクセスできる第二の伝導性積層ダイ受容領域６２４において、フリップチップバンプのような複数伝導性エレメント５０６を介して第三のダイ５０２に結合されている。この第二の伝導性積層ダイ受容領域６２４は、伝導性結合エレメント５０６に結合するように配置された複数のコンタクト６２６を含む。特定の実施形態において、第二のダイ５０４の下表面は、少なくとも第二の伝導性積層ダイ受容領域６２４の一部とスペーサ層を用いることなく直接接触している。第二のダイ５０４はワイアボンドを介しては第三のダイ５０２と結合していない。代替的実施形態において、複数の伝導性結合エレメント５０６に加えて、一つあるいはそれ以上のワイアボンドを介して、第二のダイ５０４はホストのダイと結合されうる。
第一のダイ５０８は、ダイ取り付け材料６２２を介して、第二のダイ５０４に結合されている。特定の実施形態において、ダイ取り付け材料６２２は熱伝導性の接着材料である。例えば、それぞれワイアボンド５２０および５２２であるワイアボンドは、第一のダイ５０８を第三のダイ５０２のボンドパッドおよび基板５０１のボンドパッドに結合する。加えて、第一のダイ５０８は第二のダイ５０４にダイ取り付け材料６２２を介して電気的に結合されうる。例えば、ダイ取り付け材料６２２は、第二のダイ５０４の上表面にある伝導性領域と、第一のダイ５０８の下表面にある伝導性領域との電気的接触をもたらしうる。ダイ取り付け材料の例には、ポリマー接着剤およびダイ取り付け合金が含まれる。
第四のダイ５１０は、伝導性ダイ取り付け材料６２０を介して、電気的および機械的に伝導性積層ダイ受容領域５１２と結合されている。第四のダイ５１０は、また伝導性パッド領域５１６のような、第三のダイ５０２のワイアボンドパッドに、代表的ワイアボンド５３０のようなワイアボンドを介して結合されている。加えて、第四のダイ５１０は、また基板５０１のワイアボンドパッドに、代表的ワイアボンド５３２のようなワイアボンドを介して結合されている。
図７を参照すると、積層ダイを含む通信デバイスのブロック図が描かれ、一般的に、７００で示されている。通信デバイス７００はチップセット７２０を含み、例えば電力管理ＩＣ（ＰＭＩＣ）７２２を含むダイのような、第一のダイを含んでいる。このチップセット７２０はまた、第一のダイに積層されたデジタル信号プロセッサ（ＤＳＰ）を含むダイのような第二のダイを少なくとも含んでいる。特定の実施形態において、図１ないし図６に関連して記載されているように、このＤＳＰ７１０はＰＭＩＣ７２２の伝導性ダイ受容領域に結合されている。
表示装置コントローラ７２６は、デジタル信号プロセッサ７１０および表示装置７２８に結合することが出来る。加えて、メモリ７３２は、デジタル信号プロセッサ７１０に結合されている。また符号器／復号器（ＣＯＤＥＣ）７３４も、デジタル信号プロセッサ７１０に結合されている。スピーカー７３６およびマイクロホン７３８はＣＯＤＥＣ７３４に結合することが出来る。さらに、無線コントローラ７４０は、デジタル信号プロセッサおよび無線アンテナ７４２に結合することが出来る。モデム７６０もまたＤＳＰ７１０に結合することが出来る。
特定の実施形態において、このＤＳＰ７１０、表示装置コントローラ７２６、メモリ７３２、ＣＯＤＥＣ７３４、無線コントローラ７４０、モデム７６０、あるいはそれらのいかなる組み合わせも、積層ダイあるいは図１ないし図６に関連して記載されたようなＰＭＩＣに結合されたフリップチップを含みうる。加えて、通信デバイス７００は、一つあるいはそれ以上の複数ダイの積層を含みうる。例えば、ＤＳＰ７１０はＰＭＩＣ７２２の上に積層しうるし、モデム７６０はＤＳＰ７１０の上に積層しうる。
特定の実施形態において、電源７４４および入力デバイス７３０はＰＭＩＣに結合されている。さらに、図７に例示される特定の実施形態において、表示装置７２８、入力デバイス７３０、スピーカー７３６、マイクロホン７３８、無線アンテナ７４２および電源７４４は、チップセット７２０の一つの部品に結合されている。
ここに開示された実施形態と関連して記載された、様々な例示的ロジック図、構成、モジュール、回路およびアルゴリズム工程は、電子的ハードウェア、コンピュータソフトウェア、あるいは両方の組み合わせとして実行されうる、ということを、当業者はさらに理解するであろう。ハードウェアとソフトウェアの互換性を明確に例示するために、上記の様々な例示的部品、ブロック、構成、モジュール、回路、および工程が、一般的にそれらの機能によって記載されている。それらの機能がハードウェアで実行されるか、ソフトウェアで実行されるかは、全体のシステムに課せられた特定の用途および設計制約に依存する。熟練者は、記載された機能を各特定の用途に対し、方法を変えて実行することが出来うる。しかし、そのような実行決定は本開示の範囲から逸脱するようになると解釈してはならない。
ここに開示された実施形態との関係で記載された方法の工程あるいはアルゴリズムは、直接的にハードウェア、プロセッサにより実行されるソフトウェアモジュール、あるいは両者の組み合わせによって実現されうる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、着脱可ディスク、ＣＤ−ＲＯＭ、あるいは当分野において知られている他の形の記憶媒体の中に存在しうる。例示的記憶媒体はプロセッサに結合され、プロセッサは記憶媒体からの情報読み出しや、情報媒体への情報書き込みが出来る。代わりに、記憶媒体はプロセッサに集積化することも出来る。プロセッサおよび記憶媒体はＡＳＩＣの中に存在しうる。ＡＳＩＣは、コンピュータデバイスあるいはユーザー端末に存在しうる。代替的に、プロセッサおよび記憶媒体は、コンピュータデバイスあるいはユーザー端末の中で、個別の部品で存在しうる。実施形態にて開示されたこれまでの記述は、本技術分野の当業者が開示された実施形態を作りあるいは使用することが出来るように提供されている。これらの実施形態に対する様々な修正は、それらの当業者にとっては容易に明白であろう。また、ここで規定されている一般的原原理は本開示の精神あるいは範囲から逸脱することなく、他の実施形態に適用しうる。従って、本開示は、ここに示された実施形態に限定されることを意図せず、以下の特許請求の範囲によって規定される原理および新規な特徴と矛盾しない最も広い範囲に一致させるべきである。
ここに開示された実施形態との関係で記載された方法の工程あるいはアルゴリズムは、直接的にハードウェア、プロセッサにより実行されるソフトウェアモジュール、あるいは両者の組み合わせによって実現されうる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、着脱可ディスク、ＣＤ−ＲＯＭ、あるいは当分野において知られている他の形の記憶媒体の中に存在しうる。例示的記憶媒体はプロセッサに結合され、プロセッサは記憶媒体からの情報読み出しや、情報媒体への情報書き込みが出来る。代わりに、記憶媒体はプロセッサに集積化することも出来る。プロセッサおよび記憶媒体はＡＳＩＣの中に存在しうる。ＡＳＩＣは、コンピュータデバイスあるいはユーザー端末に存在しうる。代替的に、プロセッサおよび記憶媒体は、コンピュータデバイスあるいはユーザー端末の中で、個別の部品で存在しうる。実施形態にて開示されたこれまでの記述は、本技術分野の当業者が開示された実施形態を作りあるいは使用することが出来るように提供されている。これらの実施形態に対する様々な修正は、それらの当業者にとっては容易に明白であろう。また、ここで規定されている一般的原原理は本開示の精神あるいは範囲から逸脱することなく、他の実施形態に適用しうる。従って、本開示は、ここに示された実施形態に限定されることを意図せず、以下の特許請求の範囲によって規定される原理および新規な特徴と矛盾しない最も広い範囲に一致させるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、少なくとも第二のダイを受容するサイズの広い伝導性領域とを含む表面を有する第一のダイを具備する半導体デバイス。
［Ｃ２］
前記広い伝導性領域は、少なくとも１０，０００スクエアミクロンであるＣ１記載のデバイス。
［Ｃ３］
さらに、少なくとも１０，０００スクエアミクロンの、第二の広い伝導性領域を具備するＣ１記載のデバイス。
［Ｃ４］
さらに、前記広い伝導性領域の少なくとも一部分と接触する第二のダイと、
前記第二の広い伝導性領域の少なくとも一部分と接触する第三のダイと
を具備するＣ３記載のデバイス。
［Ｃ５］
パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、少なくとも第二のダイを受容するサイズの伝導性積層ダイ受容領域とを含む表面を有する第一のダイを具備するシステム。
［Ｃ６］
さらに、前記伝導性積層ダイ受容領域内に配置された第二のダイを具備するＣ５記載のシステム。
［Ｃ７］
さらに、前記第二のダイが電気的に前記第一のダイに結合されているＣ６記載のシステム。
［Ｃ８］
前記第二のダイが、前記伝導性積層ダイ受容領域を介して電気的に前記第一のダイに結合されている複数の導電性エレメントを含む、Ｃ５記載のシステム。
［Ｃ９］
前記複数の導電性エレメントが、パッド、半田球、ピン、あるいはそれらのいかなる組み合わせを含む、Ｃ８記載のシステム。
［Ｃ１０］
パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、第二のダイに結合される少なくとも一つの伝導性結合エレメントを受容するサイズの伝導性ダイ受容領域とを含む表面を有する第一のダイを具備するデバイス。
［Ｃ１１］
前記少なくとも一つの伝導性結合エレメントが、導電性リード、導電性パッド、あるいは導電性半田球を含む、Ｃ１０記載のデバイス。
［Ｃ１２］
前記伝導性ダイ受容領域が、前記第二のダイに結合される複数の伝導性結合エレメントを受容するように適合されており、前記複数の伝導性結合エレメントはフリップチップバンプを含むＣ１０記載のデバイス。
［Ｃ１３］
さらに、各領域が少なくとも１０，０００スクエアミクロンの面積を有する、複数の伝導性ダイ受容領域を具備するＣ１０記載のデバイス。
［Ｃ１４］
前記少なくとも一つの伝導性ボンドパッド領域が１０，０００スクエアミクロンより小さいＣ１０記載のデバイス。
［Ｃ１５］
さらに前記第二のダイに結合された第三のダイを具備し、前記第二のダイが、前記少なくとも一つの伝導性結合エレメントを介して前記第一のダイに結合されている、Ｃ１０記載のデバイス。
［Ｃ１６］
前記第一のダイが、ＣＭＯＳデバイス、絶縁物上シリコン（ＳＯＩ）デバイス、バルク半導体デバイス、シリコンゲルマニウムデバイス、およびガリウム砒素デバイスの内の一つであり、前記第二のダイは前記第一のダイとは異なるタイプのデバイスである、Ｃ１０記載のデバイス。
［Ｃ１７］
前記第一のダイがＣＭＯＳであり、前記第二のダイが非ＣＭＯＳタイプのデバイスである、Ｃ１６記載のデバイス。
［Ｃ１８］
前記第一のダイが第一の歩留まり率を有し、前記第二のダイが第二の歩留まり率を有する、Ｃ１０記載のデバイス。
［Ｃ１９］
複数の半導体デバイスを含むパッケージであり、パッシベーション領域、少なくとも一つの伝導性ボンドパッド領域、少なくとも１０，０００スクエアミクロンの第一の広い伝導性領域、および、少なくとも１０，０００スクエアミクロンの第二の広い伝導性領域を含む表面を有する第一のダイと、
前記第一の広い伝導性領域の少なくとも一部分と接触する第二のダイと、
前記第二の広い伝導性領域の少なくとも一部分と接触する第三のダイと
を具備するパッケージ。
［Ｃ２０］
前記第一のダイが電力管理回路を含み、前記第二のダイがデータ処理回路を含む、Ｃ１９記載のパッケージ。
［Ｃ２１］
前記第三のダイが通信回路を含む、Ｃ１９記載のパッケージ。
［Ｃ２２］
さらに、前記第二のダイに結合された第四のダイを具備するＣ１９記載のパッケージ。
［Ｃ２３］
前記第一のダイが電力管理回路を含み、前記第二のダイが表示回路を含む、Ｃ１９記載のパッケージ。
［Ｃ２４］
第二のダイに結合された第一のダイを含むフリップチップ搭載デバイスと、
前記第二のダイに結合され、パッシベーション領域、少なくとも一つの伝導性ボンドパッド領域、および少なくとも第四のダイを受容するサイズの伝導性積層ダイ受容領域を含む表面を有する第三のダイと
を具備するシステム。
［Ｃ２５］
前記第二のダイが、スペーサ層を用いることなく、前記伝導性積層ダイ受容領域の少なくとも一部分に直接接触する表面を有する、Ｃ２４記載のデバイス。

Claims (25)

  1. パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、少なくとも第二のダイを受容するサイズの広い伝導性領域とを含む表面を有する第一のダイを具備する半導体デバイス。
  2. 前記広い伝導性領域は、少なくとも１０，０００スクエアミクロンである請求項１記載のデバイス。
  3. さらに、少なくとも１０，０００スクエアミクロンの、第二の広い伝導性領域を具備する請求項１記載のデバイス。
  4. さらに、前記広い伝導性領域の少なくとも一部分と接触する第二のダイと、
    前記第二の広い伝導性領域の少なくとも一部分と接触する第三のダイと
    を具備する請求項３記載のデバイス。
  5. パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、少なくとも第二のダイを受容するサイズの伝導性積層ダイ受容領域とを含む表面を有する第一のダイを具備するシステム。
  6. さらに、前記伝導性積層ダイ受容領域内に配置された第二のダイを具備する請求項５記載のシステム。
  7. さらに、前記第二のダイが電気的に前記第一のダイに結合されている請求項６記載のシステム。
  8. 前記第二のダイが、前記伝導性積層ダイ受容領域を介して電気的に前記第一のダイに結合されている複数の導電性エレメントを含む、請求項５記載のシステム。
  9. 前記複数の導電性エレメントが、パッド、半田球、ピン、あるいはそれらのいかなる組み合わせを含む、請求項８記載のシステム。
  10. パッシベーション領域と、少なくとも一つの伝導性ボンドパッド領域と、第二のダイに結合される少なくとも一つの伝導性結合エレメントを受容するサイズの伝導性ダイ受容領域とを含む表面を有する第一のダイを具備するデバイス。
  11. 前記少なくとも一つの伝導性結合エレメントが、導電性リード、導電性パッド、あるいは導電性半田球を含む、請求項１０記載のデバイス。
  12. 前記伝導性ダイ受容領域が、前記第二のダイに結合される複数の伝導性結合エレメントを受容するように適合されており、前記複数の伝導性結合エレメントはフリップチップバンプを含む請求項１０記載のデバイス。
  13. さらに、各領域が少なくとも１０，０００スクエアミクロンの面積を有する、複数の伝導性ダイ受容領域を具備する請求項１０記載のデバイス。
  14. 前記少なくとも一つの伝導性ボンドパッド領域が１０，０００スクエアミクロンより小さい請求項１０記載のデバイス。
  15. さらに前記第二のダイに結合された第三のダイを具備し、前記第二のダイが、前記少なくとも一つの伝導性結合エレメントを介して前記第一のダイに結合されている、請求項１０記載のデバイス。
  16. 前記第一のダイが、ＣＭＯＳデバイス、絶縁物上シリコン（ＳＯＩ）デバイス、バルク半導体デバイス、シリコンゲルマニウムデバイス、およびガリウム砒素デバイスの内の一つであり、前記第二のダイは前記第一のダイとは異なるタイプのデバイスである、請求項１０記載のデバイス。
  17. 前記第一のダイがＣＭＯＳであり、前記第二のダイが非ＣＭＯＳタイプのデバイスである、請求項１６記載のデバイス。
  18. 前記第一のダイが第一の歩留まり率を有し、前記第二のダイが第二の歩留まり率を有する、請求項１０記載のデバイス。
  19. 複数の半導体デバイスを含むパッケージであり、パッシベーション領域、少なくとも一つの伝導性ボンドパッド領域、少なくとも１０，０００スクエアミクロンの第一の広い伝導性領域、および、少なくとも１０，０００スクエアミクロンの第二の広い伝導性領域を含む表面を有する第一のダイと、
    前記第一の広い伝導性領域の少なくとも一部分と接触する第二のダイと、
    前記第二の広い伝導性領域の少なくとも一部分と接触する第三のダイと
    を具備するパッケージ。
  20. 前記第一のダイが電力管理回路を含み、前記第二のダイがデータ処理回路を含む、請求項１９記載のパッケージ。
  21. 前記第三のダイが通信回路を含む、請求項１９記載のパッケージ。
  22. さらに、前記第二のダイに結合された第四のダイを具備する請求項１９記載のパッケージ。
  23. 前記第一のダイが電力管理回路を含み、前記第二のダイが表示回路を含む、請求項１９記載のパッケージ。
  24. 第二のダイに結合された第一のダイを含むフリップチップ搭載デバイスと、
    前記第二のダイに結合され、パッシベーション領域、少なくとも一つの伝導性ボンドパッド領域、および少なくとも第四のダイを受容するサイズの伝導性積層ダイ受容領域を含む表面を有する第三のダイと
    を具備するシステム。
  25. 前記第二のダイが、スペーサ層を用いることなく、前記伝導性積層ダイ受容領域の少なくとも一部分に直接接触する表面を有する、請求項２４記載のデバイス。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7872356B2 (en) * 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
US7884444B2 (en) * 2008-07-22 2011-02-08 Infineon Technologies Ag Semiconductor device including a transformer on chip
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US20110050334A1 (en) * 2009-09-02 2011-03-03 Qualcomm Incorporated Integrated Voltage Regulator with Embedded Passive Device(s)
CN102157512B (zh) * 2009-11-30 2015-07-22 精材科技股份有限公司 芯片封装体及其形成方法
US8574960B2 (en) * 2010-02-03 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material
TW202315049A (zh) * 2010-02-16 2023-04-01 凡 歐貝克 製造３ｄ半導體晶圓的方法
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
CN102315196B (zh) * 2010-07-08 2014-08-06 南茂科技股份有限公司 多晶粒堆栈封装结构
US9215519B2 (en) 2010-07-30 2015-12-15 Invensense, Inc. Reduced footprint microphone system with spacer member having through-hole
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
JP5514134B2 (ja) * 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
JP5959097B2 (ja) * 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
ITTO20120623A1 (it) * 2012-07-13 2014-01-14 St Microelectronics Srl Assemblaggio impilato di un dispositivo integrato mems avente un ridotto spessore
US8841738B2 (en) 2012-10-01 2014-09-23 Invensense, Inc. MEMS microphone system for harsh environments
US20140210019A1 (en) * 2013-01-30 2014-07-31 Invensense, Inc. Low-cost package for integrated mems sensors
WO2014156921A1 (ja) * 2013-03-26 2014-10-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR102286012B1 (ko) * 2015-02-17 2021-08-05 에스케이하이닉스 시스템아이씨 주식회사 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템
KR101728628B1 (ko) * 2016-01-28 2017-04-19 숭실대학교산학협력단 차동 증폭기를 위한 고주파 변압기
US10665579B2 (en) 2016-02-16 2020-05-26 Xilinx, Inc. Chip package assembly with power management integrated circuit and integrated circuit die
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10090282B1 (en) * 2017-06-13 2018-10-02 Micron Technology, Inc. Semiconductor device assemblies with lids including circuit elements
TWI750467B (zh) 2018-05-15 2021-12-21 南韓商三星電子股份有限公司 半導體封裝
US11302611B2 (en) 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC
TWI711131B (zh) * 2019-12-31 2020-11-21 力成科技股份有限公司 晶片封裝結構
US20230223312A1 (en) * 2022-01-11 2023-07-13 Infineon Technologies Ag Semiconductor package having a thermally and electrically conductive spacer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340081A (ja) * 1995-06-14 1996-12-24 Matsushita Electron Corp 半導体装置とその製造方法
JP2003017653A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 電源回路装置
JP2003229533A (ja) * 2002-02-01 2003-08-15 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
WO2005034238A1 (en) * 2003-10-01 2005-04-14 Koninklijke Philips Electronics, N.V. Electrical shielding in stacked dies by using conductive die attach adhesive
JP2005217222A (ja) * 2004-01-30 2005-08-11 Sony Corp 集積回路装置
WO2007007445A1 (ja) * 2005-07-07 2007-01-18 Sanken Electric Co., Ltd. 半導体装置及びその製法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5075252A (en) * 1990-05-14 1991-12-24 Richard Schendelman Interdigitated trans-die lead method of construction for maximizing population density of chip-on-board construction
JPH05343609A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体集積回路装置
DE19635582C1 (de) * 1996-09-02 1998-02-19 Siemens Ag Leistungs-Halbleiterbauelement für Brückenschaltungen mit High- bzw. Low-Side-Schaltern
KR100467946B1 (ko) * 1997-01-24 2005-01-24 로무 가부시키가이샤 반도체 칩의 제조방법
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
JPH11265975A (ja) 1998-03-17 1999-09-28 Mitsubishi Electric Corp 多層化集積回路装置
US7038310B1 (en) * 1999-06-09 2006-05-02 Matsushita Electric Industrial Co., Ltd. Power module with improved heat dissipation
JP3520976B2 (ja) * 2000-01-18 2004-04-19 カシオマイクロニクス株式会社 半導体装置の接合構造
US6593622B2 (en) * 2001-05-02 2003-07-15 International Rectifier Corporation Power mosfet with integrated drivers in a common package
JP2003133509A (ja) * 2001-10-24 2003-05-09 Seiko Epson Corp 半導体パッケージ及びその製造方法
US6867501B2 (en) * 2001-11-01 2005-03-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing same
US7034388B2 (en) 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
JP2004031563A (ja) * 2002-06-25 2004-01-29 Renesas Technology Corp 半導体装置およびその製造方法
JP4731809B2 (ja) 2002-12-17 2011-07-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4408042B2 (ja) * 2002-12-27 2010-02-03 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4248338B2 (ja) * 2003-08-05 2009-04-02 パナソニック株式会社 半導体装置
JP4412947B2 (ja) * 2003-09-08 2010-02-10 株式会社ルネサステクノロジ メモリカード
US7095105B2 (en) * 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
JP2005277356A (ja) 2004-03-26 2005-10-06 Sanyo Electric Co Ltd 回路装置
US7459772B2 (en) 2004-09-29 2008-12-02 Actel Corporation Face-to-face bonded I/O circuit die and functional logic circuit die system
TWM266543U (en) 2004-10-28 2005-06-01 Advanced Semiconductor Eng Multi-chip stack package
WO2006052923A1 (en) * 2004-11-09 2006-05-18 Rourke Gerald S Wave powered electrical generator
JP2006147781A (ja) * 2004-11-18 2006-06-08 Kumamoto Univ 半導体チップ並びに半導体装置およびその製造方法
JP4509052B2 (ja) * 2005-03-29 2010-07-21 三洋電機株式会社 回路装置
JP2009500820A (ja) * 2005-06-29 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ アセンブリを製造する方法及びアセンブリ
JP4093259B2 (ja) * 2005-09-15 2008-06-04 沖電気工業株式会社 半導体装置
JP4707548B2 (ja) 2005-12-08 2011-06-22 富士通セミコンダクター株式会社 半導体装置、及び半導体装置の製造方法
US7279795B2 (en) * 2005-12-29 2007-10-09 Intel Corporation Stacked die semiconductor package
US7872356B2 (en) 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08340081A (ja) * 1995-06-14 1996-12-24 Matsushita Electron Corp 半導体装置とその製造方法
JP2003017653A (ja) * 2001-06-28 2003-01-17 Sanyo Electric Co Ltd 電源回路装置
JP2003229533A (ja) * 2002-02-01 2003-08-15 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
WO2005034238A1 (en) * 2003-10-01 2005-04-14 Koninklijke Philips Electronics, N.V. Electrical shielding in stacked dies by using conductive die attach adhesive
JP2005217222A (ja) * 2004-01-30 2005-08-11 Sony Corp 集積回路装置
WO2007007445A1 (ja) * 2005-07-07 2007-01-18 Sanken Electric Co., Ltd. 半導体装置及びその製法

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US20110079905A1 (en) 2011-04-07
KR101101499B1 (ko) 2012-01-03
JP2015159293A (ja) 2015-09-03
KR20100020966A (ko) 2010-02-23

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