JP2004031563A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】多様化を図る。
【解決手段】相互の主面1b,7bが対向配置されるとともに同じ信号のパッド1a,7a同士が対向して配置され、かつ積層された第1のミラーチップ1および第2のミラーチップ7と、対向するそれぞれのパッド1a,7a間に配置された複数の突起電極と、第1のミラーチップ1と第2のミラーチップ7が搭載されたパッケージ基板2と、第1のミラーチップ1および第2のミラーチップ7と積層された第3の半導体チップ8と、複数の前記突起電極とパッケージ基板2の複数の接続端子2cとを接続する複数のワイヤ4と、各チップと複数のワイヤ4とを樹脂封止する封止部6とからなり、同サイズ・同チップによる積層構造を実現できるため、ロジック系とメモリ系のチップの組み合わせなども可能となり、CSP9の多様化を図ることができる。
【選択図】 図2
【解決手段】相互の主面1b,7bが対向配置されるとともに同じ信号のパッド1a,7a同士が対向して配置され、かつ積層された第1のミラーチップ1および第2のミラーチップ7と、対向するそれぞれのパッド1a,7a間に配置された複数の突起電極と、第1のミラーチップ1と第2のミラーチップ7が搭載されたパッケージ基板2と、第1のミラーチップ1および第2のミラーチップ7と積層された第3の半導体チップ8と、複数の前記突起電極とパッケージ基板2の複数の接続端子2cとを接続する複数のワイヤ4と、各チップと複数のワイヤ4とを樹脂封止する封止部6とからなり、同サイズ・同チップによる積層構造を実現できるため、ロジック系とメモリ系のチップの組み合わせなども可能となり、CSP9の多様化を図ることができる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、チップ積層型の半導体装置の多様化に適用して有効な技術に関する。
【0002】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【0003】
配線基板を有し、かつその一方の面を樹脂封止する片面封止構造の半導体装置において、半導体チップを積層させるチップ積層型(チップスタック型ともいう)のものでは、配線基板上に主面を上方にして第1の半導体チップを搭載し、その上に第1の半導体チップより小さい第2の半導体チップを搭載している。
【0004】
すなわち、第2の半導体チップを第1の半導体チップより十分に小さいものとし、これによって第1の半導体チップの主面の表面電極を第2の半導体チップの外側で露出させ、この表面電極に対してワイヤボンディングを行っている。
【0005】
このようにチップ積層型で、かつワイヤボンディングを行うタイプの半導体装置の構造については、例えば、特開平11−204720号公報にその記載がある。
【0006】
【発明が解決しようとする課題】
ところが、前記した技術においては、ワイヤボンディングを行うために、第1の半導体チップの主面の表面電極(ボンディングパッド)は、露出していなければならない。
【0007】
したがって、第1の半導体チップの上に積層する第2の半導体チップは、第1の半導体チップより小さくしなければならず、上段の半導体チップにはそのチップサイズに制約が付くことになる。
【0008】
その結果、上段の半導体チップに対してはチップ機能にも制約が付き、したがって、半導体装置の多様化が図れないことが問題となる。
【0009】
本発明の目的は、多様化を図ることが可能な半導体装置およびその製造方法を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0012】
すなわち、本発明は、相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向して配置され、かつ積層された1組の半導体チップと、前記1組の半導体チップの対向するそれぞれの表面電極間に配置された複数の突起電極と、前記1組の半導体チップが搭載された配線基板と、前記1組の半導体チップと積層されるとともに、前記配線基板の接続端子と表面電極が接続された少なくとも1つの他の半導体チップと、前記複数の突起電極と前記配線基板の複数の接続端子とをそれぞれに接続する複数のワイヤとを有するものである。
【0013】
また、本発明は、配線基板を準備する工程と、相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向するように1組の半導体チップを突起電極を介して前記配線基板上に積層配置する工程と、前記1組の半導体チップと少なくとも1つの他の半導体チップとを前記配線基板上に積層配置する工程と、前記1組の半導体チップ間の前記突起電極と前記配線基板の接続端子とをワイヤで接続する工程と、前記他の半導体チップの表面電極と前記配線基板の接続端子とを接続する工程と、前記1組の半導体チップ、前記他の半導体チップおよび前記ワイヤを樹脂封止する工程とを有するものである。
【0014】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0016】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0017】
図1は本発明の実施の形態の半導体装置の一例であるチップ積層型のCSPの構造を示す斜視図、図2は図1に示すCSPの構造の一例を示す断面図、図3は図1に示すCSPにおけるワイヤボンディング構造の一例を一部破断して示す拡大部分斜視図、図4は図3に示すワイヤと突起電極の接続部の構造の一例を示す拡大部分断面図、図5は図1に示すCSPに組み込まれるミラーチップである第1の半導体チップの構造の一例を示す平面図、図6は図1に示すCSPに組み込まれるミラーチップである第2の半導体チップの構造の一例を示す平面図、図7および図8は本発明の実施の形態の変形例の半導体装置(CSP)の構造を示す断面図である。
【0018】
図1、図2に示す本実施の形態の半導体装置は、チップ積層型のものであり、スタックドパッケージなどと呼ばれる半導体パッケージである。
【0019】
なお、本実施の形態では、チップ積層型の半導体装置のうち、CSP9と呼ばれる小型の半導体パッケージを取り上げて説明するが、本実施の形態のCSP9は、その外部端子である複数の半田バンプ(バンプ電極)3が、配線基板であるパッケージ基板2の裏面2bに複数行/複数列でアレイ状に配列されているものである。
【0020】
さらに、本実施の形態では、半導体チップを3段に積層したCSP9を一例として説明する。
【0021】
また、CSP9は、複数のデバイス領域(半導体装置の領域)がマトリクス配列で形成された多数個取り基板を用いて組み立てられたものであり、前記複数のデバイス領域をモールド金型の1つのキャビティで一括して覆った状態で樹脂モールドし(以降、これを一括モールドという)、これによって形成された一括モールド部と前記多数個取り基板とをモールド後にダイシングして個片化したものである。
【0022】
CSP9の構造について説明すると、相互の主面1b,7bが対向配置されるとともに同じ信号のパッド1a,7a同士が対向して配置され、かつ積層された1組の半導体チップである第1のミラーチップ1および第2のミラーチップ7と、第1のミラーチップ1および第2のミラーチップ7の対向するそれぞれのパッド1a,7a間に配置された複数の突起電極である第1金バンプ10および第2金バンプ11と、積層された第1のミラーチップ1と第2のミラーチップ7が搭載された配線基板であるパッケージ基板2と、第1のミラーチップ1および第2のミラーチップ7と積層されるとともに、パッケージ基板2の接続端子2cとパッド(表面電極)8aが接続された第3の半導体チップ(他の半導体チップ)8と、複数の第1金バンプ10および第2金バンプ11とパッケージ基板2の複数の接続端子2cとをそれぞれに接続する複数のワイヤ4と、各チップと複数のワイヤ4とを樹脂封止する封止部6とからなる。
【0023】
すなわち、CSP9は、1組のミラーチップと他の半導体チップとが3段に積層されたチップ積層型の半導体パッケージである。
【0024】
なお、1組のミラーチップである第1のミラーチップ1と第2のミラーチップ7を、それぞれ対向するパッド1a,7aを、突起電極である第1金バンプ10および第2金バンプ11を介して、かつそれぞれの主面1b,7bを対向させて積層することにより、第1のミラーチップ1の裏面1c側または第2のミラーチップ7の裏面7c側に他の半導体チップを積層することができるため、これを活かして、本実施の形態のCSP9では、図2に示すように、2段目の第2のミラーチップ7の裏面7c上に他の半導体チップである第3の半導体チップ8がその主面8bを上方に向けて3段目として積層されている。
【0025】
ここで、ミラーチップについて説明する。
【0026】
図5は、一方のミラーチップである第1のミラーチップ1の主面1bのパッド1aの配列を示したものであり、また、図6は、他方のミラーチップである第2のミラーチップ7の主面7bのパッド7aの配列を示したものである。ミラーチップは、2つの半導体チップのパッド配列の関係が、鏡に映した状態となるものであり、2つの半導体チップを対向させて配置した際に、同じ信号(信号、電源およびグランドを含む)電極が対向して同じ位置に配置される1組の半導体チップのことである。
【0027】
そこで、図5の第1のミラーチップ1と図6の第2のミラーチップ7とでは、一方を鏡に映した時にその鏡に映ったパッド配列が他方のパッド配列と同じになる関係にある。すなわち、図5の第1のミラーチップ1のA1〜V1パッド1aが、図6の第2のミラーチップ7のA1〜V1パッド7aと対応し、また、図5の第1のミラーチップ1のA2〜R2パッド1aが、図6の第2のミラーチップ7のA2〜R2パッド7aと対応している。
【0028】
したがって、本実施の形態のCSP9では、第1のミラーチップ1と第2のミラーチップ7とをそれぞれの主面1b,7bを対向させて積層しており、図4に示すように、相互の対応するパッド1a,7a同士を第1金バンプ10および第2金バンプ11で接続している。
【0029】
ただし、チップセレクト端子については、相互の前記セレクト端子が電気的に接続されていてはいけないため、例えば、一方の表面電極を絶縁しておかなければならない。図5、図6において、例えば、それぞれのA1端子がチップセレクト端子の場合、図5に示す第1のミラーチップ1のA1パッド1a上に絶縁性の保護膜14を形成するなどして、双方の半導体チップのチップセレクト端子が電気的に接続されていない状態にする。
【0030】
このようにして、本実施の形態のCSP9では、1組のミラーチップが相互の主面1b,7bを対向させた状態で積層配置されており、これにより、1組のミラーチップを同じ大きさのものとすることができる。
【0031】
すなわち、本実施の形態のCSP9の構造では、従来のワイヤボンディングを行うチップ積層型の半導体装置のように、2段目の半導体チップの大きさを1段目より小さくしなければならないという制約がなく、同サイズ・同チップすなわち、同サイズの1組のミラーチップを積層して搭載することができる。
【0032】
また、CSP9では、図3に示すように1組のミラーチップ間の電気的接続を突起電極によって行い、さらに、この突起電極とワイヤ4とを接続して前記突起電極とパッケージ基板2との接続を行っている。
【0033】
その際、第1のミラーチップ1と第2のミラーチップ7の接続が突起電極による接続のため、図3に示すように、ワイヤボンディングを逆ボンディングとして突起電極側を2ndボンド側にする方が好ましい。
【0034】
つまり、突起電極側を1stボンド側とすると、1stボンディングによるワイヤループが形成されてしまうため、突起電極とワイヤ4との接続が困難になる。これに対して、突起電極側を2ndボンド側にすることにより、ワイヤ4の端部が平坦となるため、突起電極とワイヤ4との接合がし易くなる。
【0035】
したがって、本実施の形態のCSP9では、図3に示すように、ワイヤボンディングを逆ボンディングとして、パッケージ基板2の接続端子2cとの接続側を1stボンド側とし、突起電極側を2ndボンド側にしている。
【0036】
なお、突起電極側を2ndボンド側にする場合、第1のミラーチップ1の主面1bからワイヤ4をある程度離間させて接続しないと、ワイヤ4と第1のミラーチップ1の主面1bの端部とが接触して電気的なショートを引き起こす可能性がある。
【0037】
そこで、本実施の形態のCSP9では、ミラーチップ間の突起電極とワイヤ4との接続において、図4に示すように、ワイヤ4の両側(上下側)に金バンプを配置し、ワイヤ4と第1のミラーチップ1の主面1bとが少なくともバンプ電極1個分離間するようにしている。
【0038】
すなわち、第1のミラーチップ1のパッド1aに接続している第1金バンプ10と、第2のミラーチップ7のパッド7aに接続している第2金バンプ11とでワイヤ4の2ndボンド側を挟んだ構造としており、これによって、ワイヤ4と第1のミラーチップ1の主面1bの端部との電気的ショートを防止することができる。
【0039】
したがって、本実施の形態のCSP9は、1組のミラーチップ間を突起電極によって接続するとともに、この突起電極とワイヤ4とを逆ボンディングによるワイヤボンディングで接続する構造のものであり、バンプ接続と逆ボンディング方式によるワイヤボンディングとを組み合わせたものである。
【0040】
また、第1のミラーチップ1と第2のミラーチップ7の接合は、シート状接合部材12を用いて行う方が好ましい。
【0041】
これは、第1のミラーチップ1と第2のミラーチップ7とは、それぞれの主面1b,7bを対向させてこの両面に接合するように接合部材を配置するため、流動性を有する接合部材は、パッド1a,7aを覆うことが考えられるため好ましくない。
【0042】
したがって、第1のミラーチップ1と第2のミラーチップ7の接合には、シート状接合部材12を用いる方が好ましい。その際、シート状接合部材12は、例えば、熱硬化収縮性のフィルム接着剤などである。さらに、2チップ間を低弾性で緩和材として接合可能な材質の接合部材を用いると有効である。
【0043】
なお、第1のミラーチップ1の裏面1cや第3の半導体チップ8の裏面8cの固定については、シート状接合部材12でもよいし、もしくはペースト状のダイボンド材5などで固定してもよい。
【0044】
そこで、1段目の第1のミラーチップ1は、その裏面1cがシート状接合部材12やペースト状のダイボンド材5などを介してパッケージ基板2の主面2a上に固定され、さらに、3段目の第3の半導体チップ8は、その裏面8cがシート状接合部材12やペースト状のダイボンド材5などを介して第2のミラーチップ7の裏面7c上に固定されている。
【0045】
また、パッケージ基板2は、有機材からなる基材2dに、複数の配線2fや接続端子2cおよびランド2eが形成されたものであり、接続端子2cのワイヤ4との接続領域およびランド2eの半田バンプ3との接続領域は露出させ、それ以外の領域には絶縁膜であるソルダレジスト2gが形成されている。
【0046】
これにより、接続端子2cとワイヤ4とが接続し、かつ、半田バンプ3とランド2eとが接続している。
【0047】
また、第1のミラーチップ1、第2のミラーチップ7および第3の半導体チップ8は、例えば、シリコンなどによって形成され、かつそれぞれには半導体集積回路が形成されている。
【0048】
さらに、ワイヤボンディングによって接続されるワイヤ4は、例えば、金線などである。
【0049】
次に、CSP9の製造方法について説明する。
【0050】
なお、ここでは、複数のデバイス領域(半導体装置の領域)を有した多数個取り基板を用い、前記複数のデバイス領域を一括モールドした後、ダイシングによって個片化する場合を説明する。
【0051】
まず、それぞれの前記デバイス領域にパッケージ基板2が形成された多数個取り基板を準備し、各デバイス領域にダイボンド材5を塗布する。
【0052】
その後、ダイボンド材5上に第1のミラーチップ1を配置し、第1のミラーチップ1をダイボンド材5を介してパッケージ基板2の主面2aに固定する。
【0053】
続いて、第1のミラーチップ1のパッド1a上にワイヤボンディング技術を用いてワイヤバンプである第1金バンプ10を形成する。
【0054】
なお、予め第1のミラーチップ1のパッド1a上にワイヤバンプやめっき蒸着などによって第1金バンプ10が形成された第1のミラーチップ1を準備しておき、この第1のミラーチップ1をダイボンド材5によって固定してもよい。
【0055】
その後、逆ボンディング方式によるワイヤボンディングを行い、パッケージ基板2の接続端子2cと第1のミラーチップ1のパッド1a上の第1金バンプ10とをワイヤ4で接続する。
【0056】
すなわち、1stボンディングをパッケージ基板2の接続端子2cに対して行い、さらに、2ndボンディングを第1金バンプ10に対して行う。
【0057】
その後、第1のミラーチップ1の主面1b上にシート状接合部材12を配置し、このシート状接合部材12上に、各パッド7aに第2金バンプ11が形成された第2のミラーチップ7をその主面7bを下方に向け第1のミラーチップ1の主面1bと第2のミラーチップ7の主面7bとを対向させて配置し、熱圧着などによって第1のミラーチップ1と第2のミラーチップ7とをシート状接合部材12を介して固定する。
【0058】
その際、図2に示すように、第1金バンプ10と第2金バンプ11もワイヤ4を介在させた状態で接続する。
【0059】
その後、第2のミラーチップ7の裏面7cにダイボンド材5を塗布し、このダイボンド材5を介して第2のミラーチップ7の裏面7c上に3段目の第3の半導体チップ8を固定する。
【0060】
続いて、第3の半導体チップ8のパッド8aとこれに対応するパッケージ基板2の接続端子2cとをワイヤボンディングしてワイヤ4で接続する。
【0061】
その後、一括モールドによって複数のデバイス領域を一括に樹脂封止した後、各ランド2eに半田バンプ3を搭載する。
【0062】
その後、各デバイス領域単位に切断して個片化する。
【0063】
これにより、図1および図2に示すCSP9の組み立て完了となる。
【0064】
なお、半田バンプ3の搭載は、個片化後に行ってもよい。
【0065】
本実施の形態のCSP9では、同じ信号のパッド同士が対向して配置されてパッケージ基板2上に積層された1組のミラーチップと、この1組のミラーチップ間に介在して両者を電気的に接続する突起電極である第1金バンプ10および第2金バンプ11を有し、第1金バンプ10と第2金バンプ11との間にワイヤ4を介在させて両者を接続するとともに、このワイヤ4をパッケージ基板2の接続端子2cと接続することにより、同サイズ・同チップによる積層構造を実現させることができる。
【0066】
これにより、図2に示す3段チップ構造では、ロジック系とメモリ系のチップの組み合わせも可能となり、CSP9の多様化を図ることができる。
【0067】
例えば、図2に示すCSP9では、1段目と2段目の半導体チップが1組のミラーチップであるため、1段目の第1のミラーチップ1と2段目の第2のミラーチップ7をメモリ系チップとし、3段目の第3の半導体チップ8をロジック系チップとすると有効である。
【0068】
なお、同サイズ・同チップの半導体チップを表裏交互に積層することが可能になるため、図7の変形例に示すような4段のチップ積層が可能になる。
【0069】
ここで、図7および図8に示す本実施の形態の変形例のCSP9について説明する。
【0070】
図7に示す変形例は、4段チップ積層型のCSP9であり、図2に示す3段目の第3の半導体チップ8の上に、さらに4段目の第4の半導体チップ13を積層するものであり、第3の半導体チップ8の主面8bと第4の半導体チップ13の主面13bとが対向して積層されている。
【0071】
この第4の半導体チップ13と第3の半導体チップ8をそれぞれミラーチップとし、第1のミラーチップ1と第2のミラーチップ7の接続と全く同様の接続方法で第4の半導体チップ13と第3の半導体チップ8とを接続したものであり、第4の半導体チップ13のパッド13aおよび第3の半導体チップ8のパッド8aは、両者とも突起電極(図4に示す第1金バンプ10および第2金バンプ11と同じもの)とワイヤ4を介してパッケージ基板2の接続端子2cに接続されている。
【0072】
図7に示す4段チップ構造では、4段のチップを全てメモリとして用いることなども可能となり、1つのCSP9におけるメモリ容量を増やすことなどができるとともに、CSP9の多様化を図ることができる。
【0073】
さらに、異なった2種類のミラーチップ同士を2段ずつ積層することも可能であり、その結果、ロジック系とメモリ系のチップの組み合わせなども含めてCSP9の多様化をさらに図ることができる。
【0074】
図8に示す変形例のCSP9は、1段目の半導体チップを第3の半導体チップ8として金バンプ電極15を介してパッケージ基板2上にフリップチップ接続したものであり、この第3の半導体チップ8上に1組のミラーチップである第1のミラーチップ1および第2のミラーチップ7を図2のCSP9と同様の接続方法で接続した構造のものである。
【0075】
図8に示す変形例のCSP9においても、全てのチップをメモリ系として用いたり、あるいはロジック系とメモリ系のチップの組み合わせにするなどしてCSP9の多様化を図ることができる。
【0076】
例えば、図8に示すCSP9では2段目と3段目の半導体チップが1組のミラーチップであるため、1段目の第3の半導体チップ8をロジック系チップとし、2段目の第1のミラーチップ1と3段目の第2のミラーチップ7をメモリ系チップとすると有効である。
【0077】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0078】
例えば、前記実施の形態では、半導体装置がCSP9の場合を説明したが、前記半導体装置は、1組のミラーチップを突起電極を介在させてその主面同士を接続するものであれば、LGA(Land Grid Array)などであってもよい。
【0079】
また、前記半導体装置の組み立てにおいても、必ずしも一括モールドでなくてもよく、モールド時に、多数個取り基板においてそれぞれのデバイス領域をモールド金型の別々のキャビティで覆って個別に樹脂モールドを行ってもよく、さらに、多数個取り基板を予め個片化してパッケージ基板2とした状態から半導体装置を組み立ててもよい。
【0080】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0081】
同じ信号の表面電極同士が対向して配置されて配線基板上に積層された1組の半導体チップと、この1組の半導体チップ間に介在して両者を接続する突起電極とを有し、前記突起電極をワイヤによって配線基板と接続することにより、同サイズ・同チップによる積層構造を実現できる。したがって、異なった2種類の半導体チップを2段ずつ積層することもでき、ロジック系とメモリ系のチップの組み合わせも可能となるため、半導体装置の多様化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体装置の一例であるチップ積層型のCSPの構造を示す斜視図である。
【図2】図1に示すCSPの構造の一例を示す断面図である。
【図3】図1に示すCSPにおけるワイヤボンディング構造の一例を一部破断して示す拡大部分斜視図である。
【図4】図3に示すワイヤと突起電極の接続部の構造の一例を示す拡大部分断面図である。
【図5】図1に示すCSPに組み込まれるミラーチップである第1の半導体チップの構造の一例を示す平面図である。
【図6】図1に示すCSPに組み込まれるミラーチップである第2の半導体チップの構造の一例を示す平面図である。
【図7】本発明の実施の形態の変形例の半導体装置(CSP)の構造を示す断面図である。
【図8】本発明の実施の形態の変形例の半導体装置(CSP)の構造を示す断面図である。
【符号の説明】
1 第1のミラーチップ(半導体チップ)
1a パッド(表面電極)
1b 主面
1c 裏面
2 パッケージ基板(配線基板)
2a 主面
2b 裏面
2c 接続端子
2d 基材
2e ランド
2f 配線
2g ソルダレジスト
3 半田バンプ(バンプ電極)
4 ワイヤ
5 ダイボンド材
6 封止部
7 第2のミラーチップ(半導体チップ)
7a パッド(表面電極)
7b 主面
7c 裏面
8 第3の半導体チップ(他の半導体チップ)
8a パッド(表面電極)
8b 主面
8c 裏面
9 CSP(半導体装置)
10 第1金バンプ(突起電極)
11 第2金バンプ(突起電極)
12 シート状接合部材
13 第4の半導体チップ
13a パッド
13b 主面
14 保護膜
15 金バンプ電極
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特に、チップ積層型の半導体装置の多様化に適用して有効な技術に関する。
【0002】
【従来の技術】
以下に説明する技術は、本発明を研究、完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【0003】
配線基板を有し、かつその一方の面を樹脂封止する片面封止構造の半導体装置において、半導体チップを積層させるチップ積層型(チップスタック型ともいう)のものでは、配線基板上に主面を上方にして第1の半導体チップを搭載し、その上に第1の半導体チップより小さい第2の半導体チップを搭載している。
【0004】
すなわち、第2の半導体チップを第1の半導体チップより十分に小さいものとし、これによって第1の半導体チップの主面の表面電極を第2の半導体チップの外側で露出させ、この表面電極に対してワイヤボンディングを行っている。
【0005】
このようにチップ積層型で、かつワイヤボンディングを行うタイプの半導体装置の構造については、例えば、特開平11−204720号公報にその記載がある。
【0006】
【発明が解決しようとする課題】
ところが、前記した技術においては、ワイヤボンディングを行うために、第1の半導体チップの主面の表面電極(ボンディングパッド)は、露出していなければならない。
【0007】
したがって、第1の半導体チップの上に積層する第2の半導体チップは、第1の半導体チップより小さくしなければならず、上段の半導体チップにはそのチップサイズに制約が付くことになる。
【0008】
その結果、上段の半導体チップに対してはチップ機能にも制約が付き、したがって、半導体装置の多様化が図れないことが問題となる。
【0009】
本発明の目的は、多様化を図ることが可能な半導体装置およびその製造方法を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0012】
すなわち、本発明は、相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向して配置され、かつ積層された1組の半導体チップと、前記1組の半導体チップの対向するそれぞれの表面電極間に配置された複数の突起電極と、前記1組の半導体チップが搭載された配線基板と、前記1組の半導体チップと積層されるとともに、前記配線基板の接続端子と表面電極が接続された少なくとも1つの他の半導体チップと、前記複数の突起電極と前記配線基板の複数の接続端子とをそれぞれに接続する複数のワイヤとを有するものである。
【0013】
また、本発明は、配線基板を準備する工程と、相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向するように1組の半導体チップを突起電極を介して前記配線基板上に積層配置する工程と、前記1組の半導体チップと少なくとも1つの他の半導体チップとを前記配線基板上に積層配置する工程と、前記1組の半導体チップ間の前記突起電極と前記配線基板の接続端子とをワイヤで接続する工程と、前記他の半導体チップの表面電極と前記配線基板の接続端子とを接続する工程と、前記1組の半導体チップ、前記他の半導体チップおよび前記ワイヤを樹脂封止する工程とを有するものである。
【0014】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0016】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0017】
図1は本発明の実施の形態の半導体装置の一例であるチップ積層型のCSPの構造を示す斜視図、図2は図1に示すCSPの構造の一例を示す断面図、図3は図1に示すCSPにおけるワイヤボンディング構造の一例を一部破断して示す拡大部分斜視図、図4は図3に示すワイヤと突起電極の接続部の構造の一例を示す拡大部分断面図、図5は図1に示すCSPに組み込まれるミラーチップである第1の半導体チップの構造の一例を示す平面図、図6は図1に示すCSPに組み込まれるミラーチップである第2の半導体チップの構造の一例を示す平面図、図7および図8は本発明の実施の形態の変形例の半導体装置(CSP)の構造を示す断面図である。
【0018】
図1、図2に示す本実施の形態の半導体装置は、チップ積層型のものであり、スタックドパッケージなどと呼ばれる半導体パッケージである。
【0019】
なお、本実施の形態では、チップ積層型の半導体装置のうち、CSP9と呼ばれる小型の半導体パッケージを取り上げて説明するが、本実施の形態のCSP9は、その外部端子である複数の半田バンプ(バンプ電極)3が、配線基板であるパッケージ基板2の裏面2bに複数行/複数列でアレイ状に配列されているものである。
【0020】
さらに、本実施の形態では、半導体チップを3段に積層したCSP9を一例として説明する。
【0021】
また、CSP9は、複数のデバイス領域(半導体装置の領域)がマトリクス配列で形成された多数個取り基板を用いて組み立てられたものであり、前記複数のデバイス領域をモールド金型の1つのキャビティで一括して覆った状態で樹脂モールドし(以降、これを一括モールドという)、これによって形成された一括モールド部と前記多数個取り基板とをモールド後にダイシングして個片化したものである。
【0022】
CSP9の構造について説明すると、相互の主面1b,7bが対向配置されるとともに同じ信号のパッド1a,7a同士が対向して配置され、かつ積層された1組の半導体チップである第1のミラーチップ1および第2のミラーチップ7と、第1のミラーチップ1および第2のミラーチップ7の対向するそれぞれのパッド1a,7a間に配置された複数の突起電極である第1金バンプ10および第2金バンプ11と、積層された第1のミラーチップ1と第2のミラーチップ7が搭載された配線基板であるパッケージ基板2と、第1のミラーチップ1および第2のミラーチップ7と積層されるとともに、パッケージ基板2の接続端子2cとパッド(表面電極)8aが接続された第3の半導体チップ(他の半導体チップ)8と、複数の第1金バンプ10および第2金バンプ11とパッケージ基板2の複数の接続端子2cとをそれぞれに接続する複数のワイヤ4と、各チップと複数のワイヤ4とを樹脂封止する封止部6とからなる。
【0023】
すなわち、CSP9は、1組のミラーチップと他の半導体チップとが3段に積層されたチップ積層型の半導体パッケージである。
【0024】
なお、1組のミラーチップである第1のミラーチップ1と第2のミラーチップ7を、それぞれ対向するパッド1a,7aを、突起電極である第1金バンプ10および第2金バンプ11を介して、かつそれぞれの主面1b,7bを対向させて積層することにより、第1のミラーチップ1の裏面1c側または第2のミラーチップ7の裏面7c側に他の半導体チップを積層することができるため、これを活かして、本実施の形態のCSP9では、図2に示すように、2段目の第2のミラーチップ7の裏面7c上に他の半導体チップである第3の半導体チップ8がその主面8bを上方に向けて3段目として積層されている。
【0025】
ここで、ミラーチップについて説明する。
【0026】
図5は、一方のミラーチップである第1のミラーチップ1の主面1bのパッド1aの配列を示したものであり、また、図6は、他方のミラーチップである第2のミラーチップ7の主面7bのパッド7aの配列を示したものである。ミラーチップは、2つの半導体チップのパッド配列の関係が、鏡に映した状態となるものであり、2つの半導体チップを対向させて配置した際に、同じ信号(信号、電源およびグランドを含む)電極が対向して同じ位置に配置される1組の半導体チップのことである。
【0027】
そこで、図5の第1のミラーチップ1と図6の第2のミラーチップ7とでは、一方を鏡に映した時にその鏡に映ったパッド配列が他方のパッド配列と同じになる関係にある。すなわち、図5の第1のミラーチップ1のA1〜V1パッド1aが、図6の第2のミラーチップ7のA1〜V1パッド7aと対応し、また、図5の第1のミラーチップ1のA2〜R2パッド1aが、図6の第2のミラーチップ7のA2〜R2パッド7aと対応している。
【0028】
したがって、本実施の形態のCSP9では、第1のミラーチップ1と第2のミラーチップ7とをそれぞれの主面1b,7bを対向させて積層しており、図4に示すように、相互の対応するパッド1a,7a同士を第1金バンプ10および第2金バンプ11で接続している。
【0029】
ただし、チップセレクト端子については、相互の前記セレクト端子が電気的に接続されていてはいけないため、例えば、一方の表面電極を絶縁しておかなければならない。図5、図6において、例えば、それぞれのA1端子がチップセレクト端子の場合、図5に示す第1のミラーチップ1のA1パッド1a上に絶縁性の保護膜14を形成するなどして、双方の半導体チップのチップセレクト端子が電気的に接続されていない状態にする。
【0030】
このようにして、本実施の形態のCSP9では、1組のミラーチップが相互の主面1b,7bを対向させた状態で積層配置されており、これにより、1組のミラーチップを同じ大きさのものとすることができる。
【0031】
すなわち、本実施の形態のCSP9の構造では、従来のワイヤボンディングを行うチップ積層型の半導体装置のように、2段目の半導体チップの大きさを1段目より小さくしなければならないという制約がなく、同サイズ・同チップすなわち、同サイズの1組のミラーチップを積層して搭載することができる。
【0032】
また、CSP9では、図3に示すように1組のミラーチップ間の電気的接続を突起電極によって行い、さらに、この突起電極とワイヤ4とを接続して前記突起電極とパッケージ基板2との接続を行っている。
【0033】
その際、第1のミラーチップ1と第2のミラーチップ7の接続が突起電極による接続のため、図3に示すように、ワイヤボンディングを逆ボンディングとして突起電極側を2ndボンド側にする方が好ましい。
【0034】
つまり、突起電極側を1stボンド側とすると、1stボンディングによるワイヤループが形成されてしまうため、突起電極とワイヤ4との接続が困難になる。これに対して、突起電極側を2ndボンド側にすることにより、ワイヤ4の端部が平坦となるため、突起電極とワイヤ4との接合がし易くなる。
【0035】
したがって、本実施の形態のCSP9では、図3に示すように、ワイヤボンディングを逆ボンディングとして、パッケージ基板2の接続端子2cとの接続側を1stボンド側とし、突起電極側を2ndボンド側にしている。
【0036】
なお、突起電極側を2ndボンド側にする場合、第1のミラーチップ1の主面1bからワイヤ4をある程度離間させて接続しないと、ワイヤ4と第1のミラーチップ1の主面1bの端部とが接触して電気的なショートを引き起こす可能性がある。
【0037】
そこで、本実施の形態のCSP9では、ミラーチップ間の突起電極とワイヤ4との接続において、図4に示すように、ワイヤ4の両側(上下側)に金バンプを配置し、ワイヤ4と第1のミラーチップ1の主面1bとが少なくともバンプ電極1個分離間するようにしている。
【0038】
すなわち、第1のミラーチップ1のパッド1aに接続している第1金バンプ10と、第2のミラーチップ7のパッド7aに接続している第2金バンプ11とでワイヤ4の2ndボンド側を挟んだ構造としており、これによって、ワイヤ4と第1のミラーチップ1の主面1bの端部との電気的ショートを防止することができる。
【0039】
したがって、本実施の形態のCSP9は、1組のミラーチップ間を突起電極によって接続するとともに、この突起電極とワイヤ4とを逆ボンディングによるワイヤボンディングで接続する構造のものであり、バンプ接続と逆ボンディング方式によるワイヤボンディングとを組み合わせたものである。
【0040】
また、第1のミラーチップ1と第2のミラーチップ7の接合は、シート状接合部材12を用いて行う方が好ましい。
【0041】
これは、第1のミラーチップ1と第2のミラーチップ7とは、それぞれの主面1b,7bを対向させてこの両面に接合するように接合部材を配置するため、流動性を有する接合部材は、パッド1a,7aを覆うことが考えられるため好ましくない。
【0042】
したがって、第1のミラーチップ1と第2のミラーチップ7の接合には、シート状接合部材12を用いる方が好ましい。その際、シート状接合部材12は、例えば、熱硬化収縮性のフィルム接着剤などである。さらに、2チップ間を低弾性で緩和材として接合可能な材質の接合部材を用いると有効である。
【0043】
なお、第1のミラーチップ1の裏面1cや第3の半導体チップ8の裏面8cの固定については、シート状接合部材12でもよいし、もしくはペースト状のダイボンド材5などで固定してもよい。
【0044】
そこで、1段目の第1のミラーチップ1は、その裏面1cがシート状接合部材12やペースト状のダイボンド材5などを介してパッケージ基板2の主面2a上に固定され、さらに、3段目の第3の半導体チップ8は、その裏面8cがシート状接合部材12やペースト状のダイボンド材5などを介して第2のミラーチップ7の裏面7c上に固定されている。
【0045】
また、パッケージ基板2は、有機材からなる基材2dに、複数の配線2fや接続端子2cおよびランド2eが形成されたものであり、接続端子2cのワイヤ4との接続領域およびランド2eの半田バンプ3との接続領域は露出させ、それ以外の領域には絶縁膜であるソルダレジスト2gが形成されている。
【0046】
これにより、接続端子2cとワイヤ4とが接続し、かつ、半田バンプ3とランド2eとが接続している。
【0047】
また、第1のミラーチップ1、第2のミラーチップ7および第3の半導体チップ8は、例えば、シリコンなどによって形成され、かつそれぞれには半導体集積回路が形成されている。
【0048】
さらに、ワイヤボンディングによって接続されるワイヤ4は、例えば、金線などである。
【0049】
次に、CSP9の製造方法について説明する。
【0050】
なお、ここでは、複数のデバイス領域(半導体装置の領域)を有した多数個取り基板を用い、前記複数のデバイス領域を一括モールドした後、ダイシングによって個片化する場合を説明する。
【0051】
まず、それぞれの前記デバイス領域にパッケージ基板2が形成された多数個取り基板を準備し、各デバイス領域にダイボンド材5を塗布する。
【0052】
その後、ダイボンド材5上に第1のミラーチップ1を配置し、第1のミラーチップ1をダイボンド材5を介してパッケージ基板2の主面2aに固定する。
【0053】
続いて、第1のミラーチップ1のパッド1a上にワイヤボンディング技術を用いてワイヤバンプである第1金バンプ10を形成する。
【0054】
なお、予め第1のミラーチップ1のパッド1a上にワイヤバンプやめっき蒸着などによって第1金バンプ10が形成された第1のミラーチップ1を準備しておき、この第1のミラーチップ1をダイボンド材5によって固定してもよい。
【0055】
その後、逆ボンディング方式によるワイヤボンディングを行い、パッケージ基板2の接続端子2cと第1のミラーチップ1のパッド1a上の第1金バンプ10とをワイヤ4で接続する。
【0056】
すなわち、1stボンディングをパッケージ基板2の接続端子2cに対して行い、さらに、2ndボンディングを第1金バンプ10に対して行う。
【0057】
その後、第1のミラーチップ1の主面1b上にシート状接合部材12を配置し、このシート状接合部材12上に、各パッド7aに第2金バンプ11が形成された第2のミラーチップ7をその主面7bを下方に向け第1のミラーチップ1の主面1bと第2のミラーチップ7の主面7bとを対向させて配置し、熱圧着などによって第1のミラーチップ1と第2のミラーチップ7とをシート状接合部材12を介して固定する。
【0058】
その際、図2に示すように、第1金バンプ10と第2金バンプ11もワイヤ4を介在させた状態で接続する。
【0059】
その後、第2のミラーチップ7の裏面7cにダイボンド材5を塗布し、このダイボンド材5を介して第2のミラーチップ7の裏面7c上に3段目の第3の半導体チップ8を固定する。
【0060】
続いて、第3の半導体チップ8のパッド8aとこれに対応するパッケージ基板2の接続端子2cとをワイヤボンディングしてワイヤ4で接続する。
【0061】
その後、一括モールドによって複数のデバイス領域を一括に樹脂封止した後、各ランド2eに半田バンプ3を搭載する。
【0062】
その後、各デバイス領域単位に切断して個片化する。
【0063】
これにより、図1および図2に示すCSP9の組み立て完了となる。
【0064】
なお、半田バンプ3の搭載は、個片化後に行ってもよい。
【0065】
本実施の形態のCSP9では、同じ信号のパッド同士が対向して配置されてパッケージ基板2上に積層された1組のミラーチップと、この1組のミラーチップ間に介在して両者を電気的に接続する突起電極である第1金バンプ10および第2金バンプ11を有し、第1金バンプ10と第2金バンプ11との間にワイヤ4を介在させて両者を接続するとともに、このワイヤ4をパッケージ基板2の接続端子2cと接続することにより、同サイズ・同チップによる積層構造を実現させることができる。
【0066】
これにより、図2に示す3段チップ構造では、ロジック系とメモリ系のチップの組み合わせも可能となり、CSP9の多様化を図ることができる。
【0067】
例えば、図2に示すCSP9では、1段目と2段目の半導体チップが1組のミラーチップであるため、1段目の第1のミラーチップ1と2段目の第2のミラーチップ7をメモリ系チップとし、3段目の第3の半導体チップ8をロジック系チップとすると有効である。
【0068】
なお、同サイズ・同チップの半導体チップを表裏交互に積層することが可能になるため、図7の変形例に示すような4段のチップ積層が可能になる。
【0069】
ここで、図7および図8に示す本実施の形態の変形例のCSP9について説明する。
【0070】
図7に示す変形例は、4段チップ積層型のCSP9であり、図2に示す3段目の第3の半導体チップ8の上に、さらに4段目の第4の半導体チップ13を積層するものであり、第3の半導体チップ8の主面8bと第4の半導体チップ13の主面13bとが対向して積層されている。
【0071】
この第4の半導体チップ13と第3の半導体チップ8をそれぞれミラーチップとし、第1のミラーチップ1と第2のミラーチップ7の接続と全く同様の接続方法で第4の半導体チップ13と第3の半導体チップ8とを接続したものであり、第4の半導体チップ13のパッド13aおよび第3の半導体チップ8のパッド8aは、両者とも突起電極(図4に示す第1金バンプ10および第2金バンプ11と同じもの)とワイヤ4を介してパッケージ基板2の接続端子2cに接続されている。
【0072】
図7に示す4段チップ構造では、4段のチップを全てメモリとして用いることなども可能となり、1つのCSP9におけるメモリ容量を増やすことなどができるとともに、CSP9の多様化を図ることができる。
【0073】
さらに、異なった2種類のミラーチップ同士を2段ずつ積層することも可能であり、その結果、ロジック系とメモリ系のチップの組み合わせなども含めてCSP9の多様化をさらに図ることができる。
【0074】
図8に示す変形例のCSP9は、1段目の半導体チップを第3の半導体チップ8として金バンプ電極15を介してパッケージ基板2上にフリップチップ接続したものであり、この第3の半導体チップ8上に1組のミラーチップである第1のミラーチップ1および第2のミラーチップ7を図2のCSP9と同様の接続方法で接続した構造のものである。
【0075】
図8に示す変形例のCSP9においても、全てのチップをメモリ系として用いたり、あるいはロジック系とメモリ系のチップの組み合わせにするなどしてCSP9の多様化を図ることができる。
【0076】
例えば、図8に示すCSP9では2段目と3段目の半導体チップが1組のミラーチップであるため、1段目の第3の半導体チップ8をロジック系チップとし、2段目の第1のミラーチップ1と3段目の第2のミラーチップ7をメモリ系チップとすると有効である。
【0077】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0078】
例えば、前記実施の形態では、半導体装置がCSP9の場合を説明したが、前記半導体装置は、1組のミラーチップを突起電極を介在させてその主面同士を接続するものであれば、LGA(Land Grid Array)などであってもよい。
【0079】
また、前記半導体装置の組み立てにおいても、必ずしも一括モールドでなくてもよく、モールド時に、多数個取り基板においてそれぞれのデバイス領域をモールド金型の別々のキャビティで覆って個別に樹脂モールドを行ってもよく、さらに、多数個取り基板を予め個片化してパッケージ基板2とした状態から半導体装置を組み立ててもよい。
【0080】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0081】
同じ信号の表面電極同士が対向して配置されて配線基板上に積層された1組の半導体チップと、この1組の半導体チップ間に介在して両者を接続する突起電極とを有し、前記突起電極をワイヤによって配線基板と接続することにより、同サイズ・同チップによる積層構造を実現できる。したがって、異なった2種類の半導体チップを2段ずつ積層することもでき、ロジック系とメモリ系のチップの組み合わせも可能となるため、半導体装置の多様化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体装置の一例であるチップ積層型のCSPの構造を示す斜視図である。
【図2】図1に示すCSPの構造の一例を示す断面図である。
【図3】図1に示すCSPにおけるワイヤボンディング構造の一例を一部破断して示す拡大部分斜視図である。
【図4】図3に示すワイヤと突起電極の接続部の構造の一例を示す拡大部分断面図である。
【図5】図1に示すCSPに組み込まれるミラーチップである第1の半導体チップの構造の一例を示す平面図である。
【図6】図1に示すCSPに組み込まれるミラーチップである第2の半導体チップの構造の一例を示す平面図である。
【図7】本発明の実施の形態の変形例の半導体装置(CSP)の構造を示す断面図である。
【図8】本発明の実施の形態の変形例の半導体装置(CSP)の構造を示す断面図である。
【符号の説明】
1 第1のミラーチップ(半導体チップ)
1a パッド(表面電極)
1b 主面
1c 裏面
2 パッケージ基板(配線基板)
2a 主面
2b 裏面
2c 接続端子
2d 基材
2e ランド
2f 配線
2g ソルダレジスト
3 半田バンプ(バンプ電極)
4 ワイヤ
5 ダイボンド材
6 封止部
7 第2のミラーチップ(半導体チップ)
7a パッド(表面電極)
7b 主面
7c 裏面
8 第3の半導体チップ(他の半導体チップ)
8a パッド(表面電極)
8b 主面
8c 裏面
9 CSP(半導体装置)
10 第1金バンプ(突起電極)
11 第2金バンプ(突起電極)
12 シート状接合部材
13 第4の半導体チップ
13a パッド
13b 主面
14 保護膜
15 金バンプ電極
Claims (5)
- 相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向して配置され、かつ積層された1組の半導体チップと、
前記1組の半導体チップの対向するそれぞれの表面電極間に配置された複数の突起電極と、
前記1組の半導体チップが搭載された配線基板と、
前記1組の半導体チップと積層されるとともに、前記配線基板の接続端子と表面電極が接続された少なくとも1つの他の半導体チップと、
前記複数の突起電極と前記配線基板の複数の接続端子とをそれぞれに接続する複数のワイヤとを有することを特徴とする半導体装置。 - 相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向して配置され、かつ積層された1組の半導体チップと、
前記1組の半導体チップの対向するそれぞれの表面電極間に配置された複数の突起電極と、
前記1組の半導体チップが搭載された配線基板と、
前記1組の半導体チップと積層されるとともに、前記配線基板の接続端子と表面電極が接続された少なくとも1つの他の半導体チップと、
前記複数の突起電極と前記配線基板の複数の接続端子とをそれぞれに接続する複数のワイヤとを有し、
前記1組の半導体チップが同じ大きさであることを特徴とする半導体装置。 - 相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向して配置され、かつ積層された1組の半導体チップと、
前記1組の半導体チップの対向するそれぞれの表面電極間に配置された複数の突起電極と、
前記1組の半導体チップが搭載された配線基板と、
前記1組の半導体チップと積層されるとともに、前記配線基板の接続端子と表面電極が接続された少なくとも1つの他の半導体チップと、
前記複数の突起電極と前記配線基板の複数の接続端子とをそれぞれに接続する複数のワイヤと、
前記1組の半導体チップの主面間に配置されたシート状接合部材とを有することを特徴とする半導体装置。 - 相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向して配置され、かつ積層された1組の半導体チップと、
前記1組の半導体チップの対向するそれぞれの表面電極間に配置された複数の突起電極と、
前記1組の半導体チップが搭載された配線基板と、
前記1組の半導体チップと積層されるとともに、前記配線基板の接続端子と表面電極が接続された少なくとも1つの他の半導体チップと、
前記複数の突起電極と前記配線基板の複数の接続端子とをそれぞれに接続する複数のワイヤとを有し、
前記ワイヤは、前記1組の半導体チップのそれぞれの表面電極に接合する突起電極間に挟まれてそれぞれの突起電極と接続していることを特徴とする半導体装置。 - 配線基板を準備する工程と、
相互の主面が対向配置されるとともに同じ信号の表面電極同士が対向するように1組の半導体チップを突起電極を介して前記配線基板上に積層配置する工程と、
前記1組の半導体チップと少なくとも1つの他の半導体チップとを前記配線基板上に積層配置する工程と、
前記1組の半導体チップ間の前記突起電極と前記配線基板の接続端子とをワイヤで接続する工程と、
前記他の半導体チップの表面電極と前記配線基板の接続端子とを接続する工程と、
前記1組の半導体チップ、前記他の半導体チップおよび前記ワイヤを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006030662A1 (ja) * | 2004-09-14 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | 半導体装置およびその製造方法 |
US7253511B2 (en) * | 2004-07-13 | 2007-08-07 | Chippac, Inc. | Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package |
JP2008258279A (ja) * | 2007-04-02 | 2008-10-23 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
JP2009508357A (ja) * | 2005-09-14 | 2009-02-26 | フリースケール セミコンダクター インコーポレイテッド | 半導体積層ダイ/ウェーハの構成およびパッケージング、ならびにその方法 |
JP2010080802A (ja) * | 2008-09-29 | 2010-04-08 | Hitachi Ltd | 半導体装置 |
JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
CN104078431A (zh) * | 2014-06-27 | 2014-10-01 | 中国科学院上海微系统与信息技术研究所 | 双层底充胶填充的铜凸点封装互连结构及方法 |
-
2002
- 2002-06-25 JP JP2002184318A patent/JP2004031563A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7253511B2 (en) * | 2004-07-13 | 2007-08-07 | Chippac, Inc. | Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package |
WO2006030662A1 (ja) * | 2004-09-14 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | 半導体装置およびその製造方法 |
JP2009508357A (ja) * | 2005-09-14 | 2009-02-26 | フリースケール セミコンダクター インコーポレイテッド | 半導体積層ダイ/ウェーハの構成およびパッケージング、ならびにその方法 |
JP2008258279A (ja) * | 2007-04-02 | 2008-10-23 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
JP2013084974A (ja) * | 2007-05-16 | 2013-05-09 | Qualcomm Inc | ダイ積層システムおよび方法 |
US9159694B2 (en) | 2007-05-16 | 2015-10-13 | Qualcomm Incorporated | Die stacking system and method |
JP2010080802A (ja) * | 2008-09-29 | 2010-04-08 | Hitachi Ltd | 半導体装置 |
CN104078431A (zh) * | 2014-06-27 | 2014-10-01 | 中国科学院上海微系统与信息技术研究所 | 双层底充胶填充的铜凸点封装互连结构及方法 |
CN104078431B (zh) * | 2014-06-27 | 2017-02-01 | 中国科学院上海微系统与信息技术研究所 | 双层底充胶填充的铜凸点封装互连结构及方法 |
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