CN112908945A - 一种封装组件、电子设备及封装方法 - Google Patents

一种封装组件、电子设备及封装方法 Download PDF

Info

Publication number
CN112908945A
CN112908945A CN202110037845.8A CN202110037845A CN112908945A CN 112908945 A CN112908945 A CN 112908945A CN 202110037845 A CN202110037845 A CN 202110037845A CN 112908945 A CN112908945 A CN 112908945A
Authority
CN
China
Prior art keywords
chip
substrate
logic chip
memory
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110037845.8A
Other languages
English (en)
Inventor
刘纪文
王树锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Jingkai Semiconductor Technology Co ltd
Original Assignee
Jiangsu Jingkai Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Jingkai Semiconductor Technology Co ltd filed Critical Jiangsu Jingkai Semiconductor Technology Co ltd
Priority to CN202110037845.8A priority Critical patent/CN112908945A/zh
Publication of CN112908945A publication Critical patent/CN112908945A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请公开了一种封装组件、电子设备及封装方法。该封装组件包括：基板、逻辑芯片、至少二个存储芯片和模塑料，逻辑芯片设置于基板上，且逻辑芯片电连接基板；至少两个存储芯片堆叠设置在逻辑芯片上，且存储芯片电连接基板，通过模塑料封装基板、逻辑芯片和存储芯片。因此本申请所提供的存储芯片设置于逻辑芯片上，可以减小基板的封装尺寸，进而减小封装组件的尺寸；存储芯片为至少两个且堆叠设置，可以增加存储芯片的存储容量。通过模塑料将基板，逻辑芯片和至少两个存储芯片合封为一个封装组件，提高集成度。

Description

一种封装组件、电子设备及封装方法
技术领域
本申请涉及半导体封装技术领域，特别是涉及一种封装组件、电子设备及封装方法。
背景技术
半导体芯片用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。随着集成电子技术的不断发展，对半导体芯片性能要求也日渐提高，如功能增强、尺寸减小、耗能与成本降低等。
为适应微电子封装技术的多功能、小型化、便携式、高速度、低功耗和高可靠性发展趋势，系统级封装SIP(System In Package)技术作为新兴异质集成技术，成为越来越多芯片的封装形式，系统级封装是将多种功能芯片和元器件集成在一个封装内，从而实现一个完整的功能。系统级封装是一种新型封装技术，具有开发周期短，功能更多，功耗更低，性能更优良、成本价格更低，体积更小，质量轻等优点。
然而，现有的封装组件中，封装组件的尺寸较大，且封装组件的存储容量较小。
发明内容
为了解决现有技术的上述存在的上述问题，本申请提供一种封装组件、电子设备、封装方法。
为解决上述问题，本申请实施例提供了一种封装组件，封装组件包括：
基板；
逻辑芯片，设置于所述基板上，所述逻辑芯片电连接所述基板；
至少两个存储芯片，所述至少两个存储芯片堆叠设置于所述逻辑芯片上，所述存储芯片电连接所述基板；
模塑料，用于封装所述基板，所述逻辑芯片和所述存储芯片。
为解决上述技术问题，本申请还提供了一种电子设备，该电子设备包括上述封装组件。
为解决上述技术问题，本申请还提供了一种封装方法，该封装方法包括：
提供基板；
在所述基板上设置逻辑芯片，并将所述逻辑芯片电连接所述基板；
在所述逻辑芯片上设置至少两个存储芯片，并将所述存储芯片电连接所述基板；
通过模塑料封装所述基板、所述逻辑芯片和所述至少两个存储芯片。
与现有技术相比，本申请的封装组件包括：基板、逻辑芯片、至少二个存储芯片和模塑料，逻辑芯片设置于基板上，且逻辑芯片电连接基板；至少两个存储芯片堆叠设置在逻辑芯片上，且存储芯片电连接基板，通过模塑料封装基板、逻辑芯片和存储芯片。因此本申请所提供的存储芯片设置于逻辑芯片上，可以减小基板的封装尺寸，进而减小封装组件的尺寸；存储芯片为至少两个且堆叠设置，可以增加存储芯片的存储容量。通过模塑料将基板，逻辑芯片和至少两个存储芯片合封为一个封装组件，可以减少电连接焊线之间的长度，降低信号衰减、串扰、焊线中的寄生电容等不良现象发生的几率，提高集成度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的封装组件的一实施例结构示意图；
图2是本申请提供的封装组件的另一实施例结构示意图；
图3是本申请提供的逻辑芯片的一实施例的局部放大图；
图4是本申请提供的逻辑芯片的另一实施例的局部放大图；
图5是本申请提供的去除模塑料的封装组件的第一实施例的结构示意图；
图6是本申请提供的去除模塑料的封装组件的第二实施例的结构示意图；
图7是本申请提供的去除模塑料的封装组件的第三实施例的结构示意图；
图8是本申请提供的去除模塑料的封装组件的第四实施例的结构示意图；
图9是本申请提供的封装方法的流程示意图。
附图标记为：封装组件10；基板100；逻辑芯片200；芯片本体210；重布线层220；第一表面221；第二表面222；第一焊盘230；第二焊盘240；第一连接线250；导热件260；至少两个存储芯片300；第一存储芯片310；第三焊盘311；第二连接线312；胶膜313；第四焊盘120；第二存储芯片320；第五焊盘321；第三连接线322；第三存储芯片330；第六焊盘331；第四连接线332；焊球110；第七焊盘130；模塑料400；填充胶500。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
参见图1，图1是本申请提供的封装组件10的一实施例结构示意图。
本申请提供了一种封装组件10，该封装组件10可以包括基板100、逻辑芯片200、至少两个存储芯片300和模塑料400。
逻辑芯片200可以设置于基板100上，且逻辑芯片200电连接基板100。具体地，在一实施例中，逻辑芯片200可以作为倒装芯片(Flip chip)，利用贴片的方式设置逻辑芯片200于基板100上，且逻辑芯片200电连接基板100。在另一实施例中，逻辑芯片200还可以通过焊线的方式与基板100实现电连接。
逻辑芯片200可以是执行数据的逻辑运算的处理器。例如，逻辑芯片200可包括诸如执行逻辑运算的应用处理器的系统级芯片(System on Chip)。
至少两个存储芯片300可以堆叠设置以增加封装组件10的存储容量，且堆叠设置的至少两个存储芯片300可以设置于逻辑芯片200上，且电连接基板100。
模塑料400可以用来封装逻辑芯片200、至少两个存储芯片300和基板100。
因此，本申请提供的封装组件10逻辑芯片200设置于基板100上，且逻辑芯片200电连接基板100；至少两个存储芯片300堆叠设置以扩大存储芯片存储容量，且堆叠设置的至少两个存储芯片300可以设置于逻辑芯片200上，相对于现有技术中存储芯片设置于基板100上，可以减少基板100的封装尺寸，进而减小封装组件10的尺寸。通过模塑料400将基板100、逻辑芯片200和至少两个存储芯片300合封为一个封装组件10，可以减少电连接焊线之间的长度，降低信号衰减、串扰、焊线中的寄生电容等不良现象发生的几率，提高集成度。
参见图1和图2，图2是本申请提供的封装组件10的另一实施例结构示意图，本申请提供了一种封装组件10。
封装组件10可以包括基板100。基板100可以由与现有技术相同材料制成，例如，基板100可以由半导体材料形成，该半导体材料为硅，如双马来酰亚胺三嗪(bismaleimidetriazine，BT)，聚酰亚胺(polyimide)或味之素构建膜(Ajinomotobuild-up film，ABF)的有机材料形成。
参见图1，在一实施例中，封装组件10还可以进一步包括焊球110，焊球110可以设置于基板100远离逻辑芯片200的表面上，以使封装组件10采用球珊阵列封装(Ball GridArray)封装方式封装至少两个存储芯片300和逻辑芯片200，以通过焊球110作为封装组件10的外引线。
参见图2，在另一实施例中，封装组件10可以包括第七焊盘130，第七焊盘130可以设置于基板100远离逻辑芯片200的表面，以使封装组件10采用方形扁平无引脚封装(QuadFlat No-leads Package)的封装方式封装至少两个存储芯片300和逻辑芯片200，以通过第七焊盘130作为封装组件10的外引线。
第七焊盘130可以嵌入式设置于基板100内，且第七焊盘130靠近基板100远离逻辑芯片300的表面的表面与基板100远离逻辑芯片200的表面可以位于同一水平面。在其他实施例中，第七焊盘130还可以部分或全部显露于基板100远离逻辑芯片200的表面。
参见图1和图2，封装组件10进一步可以包括逻辑芯片200，逻辑芯片200可以设置于基板100上，且逻辑芯片200可以电连接基板100。
逻辑芯片200可以是执行数据的逻辑运算的处理器。例如，逻辑芯片200可包括诸如执行逻辑运算的应用处理器的系统级芯片(System on Chip)。
参见图1-图4，图3是本申请提供的逻辑芯片200的一实施例的局部放大图，图4是本申请提供的逻辑芯片200的另一实施例的局部放大图。
逻辑芯片200可以包括芯片本体210和重布线层220。重布线层220具有相对设置的第一表面221和第二表面222，且重布线层220的第一表面221设置于芯片本体210靠近基板100一侧的表面上。
具体地，重布线层220的第一表面221可以紧密贴合于芯片本体210靠近基板100一侧的表面上。
重布线层220的第二表面222可以与第一表面221平行设置，以使逻辑芯片200的可以平稳地设置于基板100上。
逻辑芯片200还可以进一步包括第一焊盘230，第一焊盘230设置于芯片本体210靠近基板100一侧的表面与重布线层220的第一表面221之间。
参加图3，在一实施例中，第一焊盘230可以设置于芯片本体210与重布线层220的第一表面221接触的表面上，且第一焊盘230可以显露于芯片本体210与第一表面221接触的表面。第一焊盘230显露于芯片本体210与第一表面221接触的表面的部分可以位于重布线层220内。
参见图4，在另一实施例中，第一焊盘230可以嵌入式设置于芯片本体210内，且第一焊盘230靠近重布线层220的第一表面221的表面可以与芯片本体210靠近重布线层220第一表面221的表面位于同一水平面。
在一实施例中，第一焊盘230可以嵌入式设置于芯片本体210内，且第一焊盘230可以部分显露于芯片本体210靠近重布线层220的第一表面221的表面。第一焊盘230显露于芯片本体210与第一表面221接触的表面的部分可以位于重布线层220内。
参见图1-图4，逻辑芯片200还可以进一步包括第二焊盘240，第二焊盘240设置于重布线层220的第二表面222。
具体地，第二焊盘240可以嵌入式设置于重布线层220内，且第二焊盘240靠近重布线层220的第二表面222的表面可以与重布线层220的第二表面222位于同一水平面，以使逻辑芯片200可以平稳地放置于基板100上。
在其他实施例中，第二焊盘240还可以部分显露于重布线层220的第二表面222。
逻辑芯片200还可以进一步包括第一连接线250，第一连接线250可以设置于重布线层220内，且第一连接线250的一端连接第一焊盘230，第一连接线250的另一端可以连接第二焊盘240，以使得逻辑芯片200可以通过第一焊盘230、第二焊盘240和第一连接线250电连接基板100。其中，第一连接线250可以包括金线、铜线、合金线等。
因此，逻辑芯片200可以通过芯片本体210、重布线层220、第一焊盘230、第二焊盘240和第一连接线250共同形成倒装芯片(Flip chip)。相对于现有技术中通过引线键合(Wire Bonding)的布线方式，逻辑芯片200可以通过贴片的方式设置于基板100上，可以有效地提高封装组件10的良品率。且逻辑芯片200设置于基板100上，重布线层220的第二表面222可以与基板100靠近逻辑芯片200的表面接触，并通过第一焊盘230、第二焊盘240以及位于重布线层220内的第一连接线250实现逻辑芯片200电连接基板100，可以进一步降低第一连接线250的长短，大幅度降低信号衰减、串扰和第一连接线250中的寄生电容等不良现象的发生几率。
参见图1-图4，封装组件10还可以包括导热件260，导热件260设置于第二焊盘240上，且导热件260可以显露于重布线层220的第二表面222。
具体地，在重布线层220的第二表面222设置有导热件260，且导热件260显露于重布线层220的第二表面222，可以在逻辑芯片200设置于基板100上时，导热件260与基板100接触，并通过导热件260传导逻辑芯片200工作时所产生的热量至基板100，提高逻辑芯片200的散热效果。
导热件260远离第二焊盘240的端部的截面形状可以为圆弧状，以在逻辑芯片200设置于基板100上时，可以减少导热件260与基板100的接触面积。在其他实施例中，导热件260可以为圆锥状、柱状等不同的几何形状。
导热件260可以为金属导热件260，例如，金属导热件260可以为锡球或铜柱等金属导热元件。
参见图1和图2，封装组件10还可以包括填充胶500，填充胶500可以设置于逻辑芯片200与基板100之间，以通过填充胶500填充逻辑芯片200与基板100之间的间隙，从而能够通过填充胶500有效地防止逻辑芯片200与基板100之间出现空洞、气泡等缺陷。
封装组件10还进一步可以包括至少两个存储芯片300，至少两个存储芯片300可以堆叠设置以增加封装组件10的存储容量，且堆叠设置的至少两个存储芯片300可以设置于逻辑芯片200上，并电连接基板100。
参见图5，图5是本申请提供的去除模塑料400的封装组件10的第一实施例结构示意图。
如图5所示，封装组件10可以包括第一存储芯片310，第一存储芯片310可以设置于逻辑芯片200远离基板100的表面上。
其中，第一存储芯片310与逻辑芯片200接触的表面上可以设置晶片黏结薄膜(DieAttach Film，DAF)，以通过DAF胶膜313将第一存储芯片310固定于逻辑芯片200远离基板100的表面上。在其他实施例中，也可以设置其他胶膜313以将第一存储芯片310固定于逻辑芯片200远离基板100的表面上。
第一存储芯片310可以设置有第三焊盘311，第三焊盘311可以位于第一存储芯片310远离逻辑芯片200的表面。第三焊盘311可以凹陷设置于第一存储芯片310内，且第三焊盘311靠近第一存储芯片310远离逻辑芯片200表面的一面与第一存储芯片310远离逻辑芯片200的表面位于同一水平面。在其他实施例中，第三焊盘311也可以显露于第一存储芯片310远离逻辑芯片200的表面。
基板100可以设置有第四焊盘120，第四焊盘120可以设置于基板100靠近逻辑芯片200的表面。第四焊盘120可以凹陷设置于基板100内，且第四焊盘120靠近基板100面向逻辑芯片200表面的一面与基板100面向逻辑芯片200的表面位于同一水平面。在其他实施例中，第四焊盘120也可以显露于基板100面向逻辑芯片200的表面。
封装组件10还可以包括第二连接线312，第二连接线312的一端连接第三焊盘311，另一端连接第四焊盘120，以使得第一存储芯片310通过第三焊盘311、第四焊盘120和第二连接线312电连接基板100。其中，第二连接线312可以包括金线、铜线、合金线等。
封装组件10进一步还包括第二存储芯片320，第二存储芯片320可以设置于第一存储芯片310远离逻辑芯片200的表面上。
第二存储芯片320可以设置有第五焊盘321，第五焊盘321可以位于第二存储芯片320远离第一存储芯片310的表面，第五焊盘321可以凹陷设置于第二存储芯片320内，且第五焊盘321靠近第二存储芯片320远离逻辑芯片200表面的一面与第二存储芯片320远离逻辑芯片200的表面位于同一水平面。在其他实施例中，第五焊盘321也可以显露于第二存储芯片320远离逻辑芯片200的表面。
封装组件10还可以包括第三连接线322，且第三连接线322的一端连接第五焊盘321，另一端连接第三焊盘311，以使得第二存储芯片320通过第三焊盘311、第五焊盘321和第三连接线322电连接基板100。其中，第二连接线312可以包括金线、铜线、合金线等。
在本实施例中，第二连接线312和第三连接线322一端均连接基板100上的第三焊盘311以实现第一存储芯片310和第二存储芯片320电连接基板100。因此，在本实施例中，通过不同连接线一端连接不同存储芯片的焊盘，另一端连接基板100上的相同焊盘，可以减少焊盘数量，进而减少基板100的尺寸。
在本实施例中，第一存储芯片310和第二存储芯片320可以是相同大小的存储芯片，且堆叠设置的第一存储芯片310和第二存储芯片320在逻辑芯片200上的投影重叠。
封装组件10还可以进一步包括胶膜313，胶膜313设置于第一存储芯片310和第二存储芯片320之间。以使位于第一存储芯片310和第二存储芯片320之间的部分第二连接线312可以位于胶膜313之中。避免第二连接线312与第二存储芯片320接触。其中胶膜313可以采用FOW(film over wire)胶膜313。
参见图6是本申请提供的去除模塑料400的封装组件10的第二实施例的结构示意图。
在本实施例中，封装组件10与图5示出的第一实施例的封装组件10的不同之处在于：封装组件10还可以包括第三存储芯片330，第三存储芯片330可以设置于第二存储芯片320远离逻辑芯片200的表面上。
第一存储芯片310、第二存储芯片320和第三存储芯片330可以是相同大小的存储芯片，且堆叠设置的第一存储芯片310、第二存储芯片320和第三存储芯片330在逻辑芯片200上的投影重叠。
第三存储芯片330还可以设置有第六焊盘331，第六焊盘331可以位于第三存储芯片330远离逻辑芯片200的表面，第六焊盘331可以凹陷设置于第三存储芯片330内，且第六焊盘331靠近第三存储芯片330远离逻辑芯片200表面的一面与第三存储芯片330远离逻辑芯片200的表面位于同一水平面。在其他实施例中，第六焊盘331也可以显露于第三存储芯片330远离逻辑芯片200的表面。
封装组件10还可以包括第四连接线332，且第四连接线332的一端连接第六焊盘331，另一端连接第三焊盘311，以使第三存储芯片330通过第三焊盘311、第六焊盘331和第四连接线332电连接基板100。其中，第四连接线332可以包括金线、铜线、合金线等。
在本实施例中，第二连接线312、第三连接线322和第四连接线332都是通过一端连接基板100上的第三焊盘311以实现第一存储芯片310、第二存储芯片320和第三存储芯片330电连接基板100。因此，在本实施例中，连接线一端连接不同存储芯片的焊盘，另一端连接基板100上的相同焊盘，可以减少基板100上焊盘的数量，进而减小基板100的尺寸。
在其他实施例中，封装组件10还可以包括第四存储芯片、第五存储芯片、第六存储芯片、第七存储芯片和第八存储芯片与第一存储芯片310堆叠设置。
参见图7，图7是本申请提供的去除模塑料400的封装组件10的第三实施例的结构示意图。
如图7所示，封装组件10可以包括第一存储芯片310，第一存储芯片310可以设置于逻辑芯片200远离基板100的表面上。
其中，第一存储芯片310与逻辑芯片200接触的表面上可以设置晶片黏结薄膜(DieAttach Film，DAF)，以通过DAF胶膜313将第一存储芯片310固定于逻辑芯片200远离基板100的表面上。在其他实施例中，也可以设置其他胶膜313以将第一存储芯片310固定于逻辑芯片200远离基板100的表面上。
第一存储芯片310可以设置有第三焊盘311，第三焊盘311可以位于第一存储芯片310远离逻辑芯片200的表面。第三焊盘311可以凹陷设置于第一存储芯片310内，且第三焊盘311靠近第一存储芯片310远离逻辑芯片200表面的一面与第一存储芯片310远离逻辑芯片200的表面位于同一水平面。在其他实施例中，第三焊盘311也可以显露于第一存储芯片310远离逻辑芯片200的表面。
基板100可以设置有第四焊盘120，第四焊盘120可以设置于基板100靠近逻辑芯片200的表面。第四焊盘120可以凹陷设置于基板100内，且第四焊盘120靠近基板100面向逻辑芯片200表面的一面与基板100面向逻辑芯片200的表面位于同一水平面。在其他实施例中，第四焊盘120也可以显露于基板100面向逻辑芯片200的表面。
封装组件10还可以包括第二连接线312，且第二连接线312的一端连接第三焊盘311，另一端连接第四焊盘120，以使得第一存储芯片310通过第三焊盘311、第四焊盘120和第二连接线312电连接基板100。其中，第二连接线312可以包括金线、铜线、合金线等。
封装组件10进一步还包括第二存储芯片320，第二存储芯片320可以设置于第一存储芯片310远离逻辑芯片200的表面上。
第二存储芯片320可以设置有第五焊盘321，第五焊盘321可以位于第二存储芯片320远离第一存储芯片310的表面，第五焊盘321可以凹陷设置于第二存储芯片320内，且第五焊盘321靠近第二存储芯片320远离逻辑芯片200表面的一面与第二存储芯片320远离逻辑芯片200的表面位于同一水平面。在其他实施例中，第五焊盘321也可以显露于第二存储芯片320远离逻辑芯片200的表面。
封装组件10还可以包括第三连接线322，且第三连接线322的一端连接第五焊盘321，另一端连接第三焊盘311，以使得第二存储芯片320通过第三焊盘311、第五焊盘321和第三连接线322电连接基板100。其中，第二连接线312可以包括金线、铜线、合金线等。
在本实施例中，第二连接线312和第三连接线322一端均连接基板100上的第三焊盘311以实现第一存储芯片310和第二存储芯片320电连接基板100。因此，在本实施例中，通过不同连接线一端连接不同存储芯片的焊盘，另一端连接基板100上的相同焊盘，可以减少焊盘数量，进而减少基板100的尺寸。
在本实施例中，第一存储芯片310和第二存储芯片320可以是不同大小的存储芯片，第二存储芯片320在第一存储芯片310上的投影位于第一存储芯片310远离逻辑芯片200的表面上。其中，第一存储芯片310和第二存储芯片320可以是通过切割同一晶圆的不同区域所形成。
具体地，第三焊盘311可以位于第一存储芯片310远离逻辑芯片200的表面上，且第三焊盘311可以远离第一存储芯片310的中心设置。第二存储芯片320在第一存储芯片310上的投影位于第一存储芯片310远离逻辑芯片200的表面内，且与第三焊盘311不接触。
封装组件10还可以进一步包括胶膜313，胶膜313设置于第一存储芯片310和第二存储芯片320之间。以使位于第一存储芯片310和第二存储芯片320之间的部分第二连接线312可以位于胶膜313之中。避免第二连接线312与第二存储芯片320接触。其中胶膜313可以采用FOW(film over wire)胶膜313。
封装组件10还可以进一步包括焊球110，焊球110可以设置于基板100远离逻辑芯片200的表面上。
参见图8，图8是本申请提供的去除模塑料400的封装组件10的第四实施例的结构示意图。
在本实施例中，封装组件10与图7示出的第三实施例的封装组件10的不同之处在于：封装组件10还可以包括第三存储芯片330，第三存储芯片330可以设置于第二存储芯片320远离逻辑芯片200的表面上。
第一存储芯片310、第二存储芯片320和第三存储芯片330可以是不同的大小的存储芯片，其中，第一存储芯片310和第二存储芯片320和第三存储芯片330可以是通过切割同一晶圆的不同区域所形成。
第三存储芯片330在第一存储芯片310上的投影位于第二存储芯片320在第一存储芯片310上的投影内。第二存储芯片320在第一存储芯片310上的投影位于第一存储芯片310远离逻辑芯片200的表面内。
第三存储芯片330还可以设置有第六焊盘331，第六焊盘331可以位于第三存储芯片330远离逻辑芯片200的表面，第六焊盘331可以凹陷设置于第三存储芯片330内，且第六焊盘331靠近第三存储芯片330远离逻辑芯片200表面的一面与第三存储芯片330远离逻辑芯片200的表面位于同一水平面。在其他实施例中，第六焊盘331也可以显露于第三存储芯片330远离逻辑芯片200的表面。
封装组件10还可以包括第四连接线332，且第四连接线332的一端连接第六焊盘331，另一端连接第三焊盘311，以使第三存储芯片330通过第三焊盘311、第六焊盘331和第四连接线332电连接基板100。其中，第四连接线332可以包括金线、铜线、合金线等。
在本实施例中，第二连接线312、第三连接线322和第四连接线332都是通过一端连接基板100上的第三焊盘311以实现第一存储芯片310、第二存储芯片320和第三存储芯片330电连接基板100。因此，在本实施例中，连接线一端连接不同存储芯片的焊盘，另一端连接基板100上的相同焊盘，可以减少基板100上焊盘的数量，进而减小基板100的尺寸。
在其他实施例中，封装组件10还可以包括第四存储芯片、第五存储芯片、第六存储芯片、第七存储芯片和第八存储芯片与第一存储芯片310呈现阶梯式堆叠设置。
因此，本申请提供的封装组件10中的逻辑芯片200通过芯片本体210、重布线层220、第一焊盘230、第二焊盘240和第一连接线250共同形成倒装芯片(Flip chip)。相对于现有技术中通过引线键合(Wire Bonding)的布线方式，逻辑芯片200可以通过贴片的方式设置于基板100上，可以有效地提高封装组件10的良品率。且逻辑芯片200设置于基板100上，重布线层220的第二表面222可以与基板100靠近逻辑芯片200的表面接触，并通过第一焊盘230、第二焊盘240以及位于重布线层220内的第一连接线250实现逻辑芯片200电连接基板100，可以进一步降低第一连接线250的长短，大幅度降低信号衰减、串扰和第一连接线250中的寄生电容等不良现象的发生几率。至少两个存储芯片300堆叠设置以扩大存储芯片存储容量，且堆叠设置的至少两个存储芯片300可以设置于逻辑芯片200上，相对于现有技术中存储芯片设置于基板100上，可以减少基板100的封装尺寸，进而减小封装组件10的尺寸。并通过模塑料400将基板100、逻辑芯片200和至少两个存储芯片300合封为一个封装组件10，提高集成度。
本申请还提供了一种电子设备，该电子设备包括上述任意一实施例中的封装组件10。在不同实施例中，电子设备包括但不限于蜂窝电话、智能电话、其他无线通信设备、个人数字助理、音频播放器、其他媒体播放器、音乐记录器、录像机、照相机、其他媒体记录器、收音机、医疗设备、计算器、可编程遥控器、寻呼机、上网本电脑、个人数字助理(PDA)、便携式多媒体播放器(PMP)、运动图像专家组(MPEG-1或MPEG-2)音频层3(MP3)播放器，便携式医疗设备以及数码相机及其组合。
参见图9，图9是本申请提供的封装方法的流程示意图。
步骤S101：提供基板100。
步骤S102：在基板100上设置逻辑芯片200，并将逻辑芯片200电连接基板100。
具体地，逻辑芯片200可以是通过芯片本体210、重布线层220、第一焊盘230、第二焊盘240和第一连接线250共同形成的倒装芯片(Flip chip)。
进一步地，在步骤S102之前，该方法还可以包括：在第二焊盘240上设置导热件260，导热件260可以显露于重布线层220的第二表面222。
进一步地，在步骤S102之后，该方法还可以包括：在逻辑芯片200与基板100之间设置填充胶500。
步骤S103：在逻辑芯片200上设置至少两个存储芯片300，并将存储芯片电连接基板100。
封装组件10可以包括第一存储芯片310，第一存储芯片310可以设置于逻辑芯片200远离基板100的表面上。第一存储芯片310可以设置有第三焊盘311，第三焊盘311可以位于第一存储芯片310远离逻辑芯片200的表面。基板100可以设置有第四焊盘120，第四焊盘120可以设置于基板100靠近逻辑芯片200的表面。封装组件10还可以包括第二连接线312，且第二连接线312的一端连接第三焊盘311，另一端连接第四焊盘120，以使得第一存储芯片310通过第三焊盘311、第四焊盘120和第二连接线312电连接基板100。其中，第二连接线312可以包括金线、铜线、合金线等。
封装组件10可以包括第二存储芯片320，第二存储芯片320可以设置于第一存储芯片310远离逻辑芯片200的表面上。第二存储芯片320可以设置有第五焊盘321，第五焊盘321可以位于第二存储芯片320远离第一存储芯片310的表面。封装组件10还可以包括第三连接线322，且第三连接线322的一端连接第五焊盘321，另一端连接第三焊盘311，以使得第二存储芯片320通过第三焊盘311、第五焊盘321和第三连接线322电连接基板100。其中，第二连接线312可以包括金线、铜线、合金线等。
在其他实施例中，封装组件10还可以包括第四存储芯片、第五存储芯片、第六存储芯片、第七存储芯片和第八存储芯片与第一存储芯片310堆叠设置。
在本实施例中，在步骤S103之后，该方法还可以包括：在第一存储芯片310和第二存储芯片320之间设置胶膜313。
步骤S104：通过模塑料400封装所述基板100、所述逻辑芯片200和所述至少两个存储芯片300。
进一步地，在步骤S104之后，该方法还可以包括：在基板100远离逻辑芯片200的表面植入焊球110。
或者，在步骤S104之后，该方法还可以包括：在基板100远离逻辑芯片200的表面植入第七焊盘130。
因此，本申请提供的封装组件10中的逻辑芯片200通过芯片本体210、重布线层220、第一焊盘230、第二焊盘240和第一连接线250共同形成倒装芯片(Flip chip)。相对于现有技术中通过引线键合(Wire Bonding)的布线方式，逻辑芯片200可以通过贴片的方式设置于基板100上，可以有效地提高封装组件10的良品率。且逻辑芯片200设置于基板100上，重布线层220的第二表面222可以与基板100靠近逻辑芯片200的表面接触，并通过第一焊盘230、第二焊盘240以及位于重布线层220内的第一连接线250实现逻辑芯片200电连接基板100，可以进一步降低第一连接线250的长短，大幅度降低信号衰减、串扰和第一连接线250中的寄生电容等不良现象的发生几率。至少两个存储芯片300堆叠设置以扩大存储芯片存储容量，且堆叠设置的至少两个存储芯片300可以设置于逻辑芯片200上，相对于现有技术中存储芯片设置于基板100上，可以减少基板100的封装尺寸，进而减小封装组件10的尺寸。并通过模塑料400将基板100、逻辑芯片200和至少两个存储芯片300合封为一个封装组件10，提高集成度。
本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种封装组件，其特征在于，所述封装组件包括：
基板；
逻辑芯片，设置于所述基板上，所述逻辑芯片电连接所述基板；
至少两个存储芯片，所述至少两个存储芯片堆叠设置于所述逻辑芯片上，所述存储芯片电连接所述基板；
模塑料，用于封装所述基板、所述逻辑芯片和所述存储芯片。
2.根据权利要求1所述的封装组件，其特征在于，所述逻辑芯片包括：
芯片本体；
重布线层，具有相对设置的第一表面和第二表面，所述重布线层的第一表面设置于所述芯片本体靠近所述基板一侧的表面上；
第一焊盘，设置于所述芯片本体靠近所述基板一侧的表面与所述重布线层的第一表面之间；
第二焊盘，设置于所述重布线层的第二表面；
第一连接线，设置于所述重布线层内，所述第一连接线一端连接所述第一焊盘，另一端连接所述第二焊盘。
3.根据权利要求2所述的封装组件，其特征在于，所述封装组件还包括：
导热件，设置于所述第二焊盘上，且显露于所述重布线层的第二表面。
4.根据权利要求3所述的封装组件，其特征在于，所述封装组件还包括：
填充胶，设置于所述逻辑芯片与所述基板之间。
5.根据权利要求1所述的封装组件，其特征在于，封装组件还包括：
第一存储芯片，设置于所述逻辑芯片远离所述基板的表面上；
所述第一存储芯片设有第三焊盘，所述第三焊盘位于所述第一存储芯片远离所述逻辑芯片的表面；
所述基板设有第四焊盘，所述第四焊盘位于所述基板靠近所述逻辑芯片的表面；
第二连接线，所述第二连接线的一端连接所述第三焊盘，另一端连接所述第四焊盘；
第二存储芯片，设置于所述第一存储芯片远离所述逻辑芯片的表面上。
6.根据权利要求5所述的封装组件，其特征在于，
所述第二存储芯片设有第五焊盘，所述第五焊盘位于所述第二存储芯片远离所述第一存储芯片的表面；
所述封装组件还包括第三连接线，所述第三连接线的一端连接所述第五焊盘，另一端连接所述第四焊盘。
7.根据权利要求6所述的封装组件，其特征在于，所述封装组件还包括：
胶膜，设置于所述第一存储芯片和所述第二存储芯片之间。
8.根据权利要求1-7任意一项所述的封装组件，其特征在于，所述封装组件还包括：
焊球，设置于所述基板远离所述逻辑芯片的表面上；
或所述封装组件还包括：
第七焊盘，设置于所述基板远离所述逻辑芯片的表面。
9.一种电子设备，其特征在于，所述电子设备包括权利要求1-8任意一项所述的封装组件。
10.一种封装方法，其特征在于，
提供基板；
在所述基板上设置逻辑芯片，并将所述逻辑芯片电连接所述基板；
在所述逻辑芯片上设置至少两个存储芯片，并将所述存储芯片电连接所述基板；
通过模塑料封装所述基板、所述逻辑芯片和所述至少两个存储芯片。
CN202110037845.8A 2021-01-12 2021-01-12 一种封装组件、电子设备及封装方法 Pending CN112908945A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110037845.8A CN112908945A (zh) 2021-01-12 2021-01-12 一种封装组件、电子设备及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110037845.8A CN112908945A (zh) 2021-01-12 2021-01-12 一种封装组件、电子设备及封装方法

Publications (1)

Publication Number Publication Date
CN112908945A true CN112908945A (zh) 2021-06-04

Family

ID=76112501

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110037845.8A Pending CN112908945A (zh) 2021-01-12 2021-01-12 一种封装组件、电子设备及封装方法

Country Status (1)

Country Link
CN (1) CN112908945A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024031767A1 (zh) * 2022-08-10 2024-02-15 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024031767A1 (zh) * 2022-08-10 2024-02-15 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法

Similar Documents

Publication Publication Date Title
KR101805114B1 (ko) 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법
TWI455281B (zh) Ｉｃ封裝體、堆疊式ｉｃ封裝器件及製造方法
US6818980B1 (en) Stacked semiconductor package and method of manufacturing the same
KR101623880B1 (ko) 반도체 패키지
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
US8026584B2 (en) Semiconductor package, module, system having solder ball coupled to chip pad and manufacturing method thereof
US9224677B1 (en) Semiconductor package
JP4742079B2 (ja) ウェハレベルのシステムインパッケージ及びその製造方法
US8188586B2 (en) Mountable integrated circuit package system with mounting interconnects
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US20060220208A1 (en) Stacked-type semiconductor device and method of manufacturing the same
US8134242B2 (en) Integrated circuit package system with concave terminal
KR20170097341A (ko) 리드 프레임 및 이를 포함하는 반도체 패키지, 반도체 패키지의 제조 방법
TWI730010B (zh) 用以微型化系統級封裝的被動組件之預模鑄主動積體電路
US11848318B2 (en) Package structure and manufacturing method thereof
US7235870B2 (en) Microelectronic multi-chip module
US7977779B2 (en) Mountable integrated circuit package-in-package system
US9087883B2 (en) Method and apparatus for stacked semiconductor chips
KR20090050938A (ko) 돌출부를 구비하는 장착가능형 집적회로 패키지 시스템
CN112908945A (zh) 一种封装组件、电子设备及封装方法
JP2002373968A (ja) 電子回路装置およびその製造方法
US20080179726A1 (en) Multi-chip semiconductor package and method for fabricating the same
US8633058B2 (en) Integrated circuit packaging system with step mold and method of manufacture thereof
CN214898441U (zh) 一种封装组件及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination