JP2003133509A - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法Info
- Publication number
- JP2003133509A JP2003133509A JP2001325877A JP2001325877A JP2003133509A JP 2003133509 A JP2003133509 A JP 2003133509A JP 2001325877 A JP2001325877 A JP 2001325877A JP 2001325877 A JP2001325877 A JP 2001325877A JP 2003133509 A JP2003133509 A JP 2003133509A
- Authority
- JP
- Japan
- Prior art keywords
- base material
- chip
- semiconductor
- semiconductor chip
- connection portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】スタックトタイプのＣＳＰにおいて、積層する
各チップについて高信頼性を保ちつつパッケージの薄型
化が達成される半導体装置を提供する。 【解決手段】半導体チップＣＨＩＰ１は、その主表面が
回路配線の作り込まれた変換基材ＩＰ１と一体化してい
る。変換基材ＩＰ１の表面には後述する他の半導体チッ
プＣＨＩＰ２との接続領域ＣＡ、及びこれら半導体チッ
プＣＨＩＰ１，２に関係した信号の授受を担う外部接続
部ＴＡが設けられている。半導体チップＣＨＩＰ２は、
主表面上のパッドにバンプＢＭＰを有し、接続領域ＣＡ
にフリップチップ実装されている。積み重ねられる半導
体チップＣＨＩＰ２は半導体チップＣＨＩＰ１よりもサ
イズが小さく、外部接続部ＴＡはチップＣＨＩＰ２の周
辺の変換基材ＩＰ１上に設けられた形態となっている。
各チップについて高信頼性を保ちつつパッケージの薄型
化が達成される半導体装置を提供する。 【解決手段】半導体チップＣＨＩＰ１は、その主表面が
回路配線の作り込まれた変換基材ＩＰ１と一体化してい
る。変換基材ＩＰ１の表面には後述する他の半導体チッ
プＣＨＩＰ２との接続領域ＣＡ、及びこれら半導体チッ
プＣＨＩＰ１，２に関係した信号の授受を担う外部接続
部ＴＡが設けられている。半導体チップＣＨＩＰ２は、
主表面上のパッドにバンプＢＭＰを有し、接続領域ＣＡ
にフリップチップ実装されている。積み重ねられる半導
体チップＣＨＩＰ２は半導体チップＣＨＩＰ１よりもサ
イズが小さく、外部接続部ＴＡはチップＣＨＩＰ２の周
辺の変換基材ＩＰ１上に設けられた形態となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、特にスタックトタ
イプのＣＳＰ（Chip Size Package）に適用され、積層
ＩＣの薄形化を要する半導体パッケージ及びその製造方
法に関する。
イプのＣＳＰ（Chip Size Package）に適用され、積層
ＩＣの薄形化を要する半導体パッケージ及びその製造方
法に関する。
【０００２】
【従来の技術】半導体集積回路の高集積化、コンパクト
化に伴ない、半導体パッケージも小型化が要求される。
その中でＣＳＰ（Chip Size Package）は、実装面積が
小さくて上記要求を満足させる有用な構造である。スタ
ックトタイプのＣＳＰも高集積ＩＣとして注目される構
成の一つである。
化に伴ない、半導体パッケージも小型化が要求される。
その中でＣＳＰ（Chip Size Package）は、実装面積が
小さくて上記要求を満足させる有用な構造である。スタ
ックトタイプのＣＳＰも高集積ＩＣとして注目される構
成の一つである。
【０００３】図８は、従来におけるスタックトタイプの
ＣＳＰの構成を示す断面図である。チップサイズに近い
ベース基材１００の主表面上には、それぞれ絶縁性の接
着部材９９を介して２個の半導体集積回路チップ（以
降、単にチップという）１０１，１０２が積層された形
で搭載されている。ベース基材１００の主表面は導電パ
ターン１０３及びビア１０４が複数設けられている。ベ
ース基材１００の裏面には各ビア１０４と接続されるは
んだボール等の外部端子１０５が設けらている。
ＣＳＰの構成を示す断面図である。チップサイズに近い
ベース基材１００の主表面上には、それぞれ絶縁性の接
着部材９９を介して２個の半導体集積回路チップ（以
降、単にチップという）１０１，１０２が積層された形
で搭載されている。ベース基材１００の主表面は導電パ
ターン１０３及びビア１０４が複数設けられている。ベ
ース基材１００の裏面には各ビア１０４と接続されるは
んだボール等の外部端子１０５が設けらている。
【０００４】ベース基材１００の主表面側において、積
層されたチップ１０１，１０２の電極パッド１１１，１
１２と、ベース基材１００とはボンディングワイヤ（金
線）１０４により適当な電気的接続がなされている。す
なわち、チップ１０２は、チップ１０１の周辺に設けら
れる電極パッド１１１に重ならない大きさを有し、第１
のチップ上に接着部材９９を介して固着されている。こ
れら積層チップ１０１，１０２及び電気的接続構成は封
止樹脂１０６により封止され、パッケージ化されてい
る。
層されたチップ１０１，１０２の電極パッド１１１，１
１２と、ベース基材１００とはボンディングワイヤ（金
線）１０４により適当な電気的接続がなされている。す
なわち、チップ１０２は、チップ１０１の周辺に設けら
れる電極パッド１１１に重ならない大きさを有し、第１
のチップ上に接着部材９９を介して固着されている。こ
れら積層チップ１０１，１０２及び電気的接続構成は封
止樹脂１０６により封止され、パッケージ化されてい
る。
【０００５】
【発明が解決しようとする課題】従来、上記したように
スタックトタイプのＣＳＰでは、実装面を形成するベー
ス基材１００、第１のチップ１０１、第２のチップ１０
２及びこれらを固着する接着部材９９の構成、それに加
えてボンディングワイヤ（金線）１０４のループ高さに
よって半導体パッケージの厚みがだいたい決まる。
スタックトタイプのＣＳＰでは、実装面を形成するベー
ス基材１００、第１のチップ１０１、第２のチップ１０
２及びこれらを固着する接着部材９９の構成、それに加
えてボンディングワイヤ（金線）１０４のループ高さに
よって半導体パッケージの厚みがだいたい決まる。
【０００６】上記半導体パッケージの厚みは、携帯機器
等、実装する上で重要になっており、小型化、薄型化が
望まれている。この場合、ベース基材１００の縮小化及
び薄膜化あるいは各チップ１０１，１０２を信頼性の範
囲内で削る等、全体のパッケージを薄形化する対策がと
られている。
等、実装する上で重要になっており、小型化、薄型化が
望まれている。この場合、ベース基材１００の縮小化及
び薄膜化あるいは各チップ１０１，１０２を信頼性の範
囲内で削る等、全体のパッケージを薄形化する対策がと
られている。
【０００７】しかしながら、このようなスタックトＣＳ
Ｐに関し、さらなる薄型化が要求された場合、製造工程
上の信頼性低下、コスト高等が懸念される。これによ
り、リスクが大きくなる割にはパッケージの小型化、薄
型化をさらに進めることが困難となっている。
Ｐに関し、さらなる薄型化が要求された場合、製造工程
上の信頼性低下、コスト高等が懸念される。これによ
り、リスクが大きくなる割にはパッケージの小型化、薄
型化をさらに進めることが困難となっている。
【０００８】本発明は上記のような事情を考慮してなさ
れたもので、スタックトタイプのＣＳＰにおけるパッケ
ージ形態の変更により、積層する各チップについて高信
頼性を保ちつつパッケージの小型化、薄型化が達成され
る半導体パッケージ及びその製造方法を提供しようとす
るものである。
れたもので、スタックトタイプのＣＳＰにおけるパッケ
ージ形態の変更により、積層する各チップについて高信
頼性を保ちつつパッケージの小型化、薄型化が達成され
る半導体パッケージ及びその製造方法を提供しようとす
るものである。
【０００９】
【課題を解決するための手段】本発明の［請求項１］に
係る半導体パッケージは、接続端子を配した主表面が回
路配線の作り込まれた変換基材と一体化している第１半
導体チップと、前記変換基材表面に設けられた他のチッ
プとの接続領域と、前記変換基材の接続領域にフリップ
チップ実装された第２半導体チップと、前記変換基材表
面に設けられた前記第１及び第２半導体チップに関係す
る外部接続部と、を具備したことを特徴とする。
係る半導体パッケージは、接続端子を配した主表面が回
路配線の作り込まれた変換基材と一体化している第１半
導体チップと、前記変換基材表面に設けられた他のチッ
プとの接続領域と、前記変換基材の接続領域にフリップ
チップ実装された第２半導体チップと、前記変換基材表
面に設けられた前記第１及び第２半導体チップに関係す
る外部接続部と、を具備したことを特徴とする。
【００１０】上記本発明に係る半導体パッケージによれ
ば、第２の半導体チップは変換基板付きの第１の半導体
チップに向かい合うようにフリップチップ接続される。
第１の半導体チップの変換基板にはフリップチップ接続
可能な領域や第１及び第２半導体チップに関係する外部
接続部が設けられる。パッケージとしての配線の短縮、
サイズ縮小に寄与する。
ば、第２の半導体チップは変換基板付きの第１の半導体
チップに向かい合うようにフリップチップ接続される。
第１の半導体チップの変換基板にはフリップチップ接続
可能な領域や第１及び第２半導体チップに関係する外部
接続部が設けられる。パッケージとしての配線の短縮、
サイズ縮小に寄与する。
【００１１】なお、好ましくは［請求項２］として、上
記第２半導体チップは上記第１半導体チップよりサイズ
が小さく、上記外部接続部は第２半導体チップの周辺の
上記変換基材に設けられていることを特徴とする。変換
基材が第１半導体チップと同じサイズであればパッケー
ジとして有利な構成となる。
記第２半導体チップは上記第１半導体チップよりサイズ
が小さく、上記外部接続部は第２半導体チップの周辺の
上記変換基材に設けられていることを特徴とする。変換
基材が第１半導体チップと同じサイズであればパッケー
ジとして有利な構成となる。
【００１２】また、［請求項３］として、上記第２半導
体チップは、その接続端子を配した主表面が回路配線の
作り込まれた第２半導体チップ用の変換基材と一体化さ
れており、上記第２半導体チップの変換基材にフリップ
チップ接続されていることを特徴とする。２つの変換基
板を備えることによって配線引き回しの負担が軽減され
る。
体チップは、その接続端子を配した主表面が回路配線の
作り込まれた第２半導体チップ用の変換基材と一体化さ
れており、上記第２半導体チップの変換基材にフリップ
チップ接続されていることを特徴とする。２つの変換基
板を備えることによって配線引き回しの負担が軽減され
る。
【００１３】また、上記発明構成に関しパッケージとし
てのバリエーションを広げるため、次のような特徴を有
するようにしてもよい。［請求項４］として、上記外部
接続部と繋がる、外部端子を配したベース基材をさらに
具備することを特徴とする。［請求項５］として、上記
外部接続部と繋がる、外部端子を配したベース基材をさ
らに具備し、上記外部接続部とベース基材はボンディン
グワイヤを介した接続関係を有することを特徴とする。
［請求項６］として、上記外部接続部と繋がる、外部端
子を配したベース基材をさらに具備し、上記外部接続部
とベース基材はフレキシブルなプリント配線を介した接
続関係を有することを特徴とする。［請求項７］とし
て、上記外部接続部と繋がる、外部端子を配したベース
基材と、少なくとも上記ベース基材上において保護部材
をさらに具備することを特徴とする。［請求項８］とし
て、上記外部接続部と繋がる、外部端子を配したベース
基材と、上記ベース基材上において前記第１及び第２半
導体チップを封止する封止部材とをさらに具備すること
を特徴とする
てのバリエーションを広げるため、次のような特徴を有
するようにしてもよい。［請求項４］として、上記外部
接続部と繋がる、外部端子を配したベース基材をさらに
具備することを特徴とする。［請求項５］として、上記
外部接続部と繋がる、外部端子を配したベース基材をさ
らに具備し、上記外部接続部とベース基材はボンディン
グワイヤを介した接続関係を有することを特徴とする。
［請求項６］として、上記外部接続部と繋がる、外部端
子を配したベース基材をさらに具備し、上記外部接続部
とベース基材はフレキシブルなプリント配線を介した接
続関係を有することを特徴とする。［請求項７］とし
て、上記外部接続部と繋がる、外部端子を配したベース
基材と、少なくとも上記ベース基材上において保護部材
をさらに具備することを特徴とする。［請求項８］とし
て、上記外部接続部と繋がる、外部端子を配したベース
基材と、上記ベース基材上において前記第１及び第２半
導体チップを封止する封止部材とをさらに具備すること
を特徴とする
【００１４】さらに、［請求項９］として、［請求項
１］〜［請求項８］の各構成に関し、上記第１及び第２
半導体チップの組み合わせ構成が積み重ねられた形態を
含むことを特徴とする。本発明に係る構成はサイズ増大
を抑えつつ積み重ねにも対処できる。
１］〜［請求項８］の各構成に関し、上記第１及び第２
半導体チップの組み合わせ構成が積み重ねられた形態を
含むことを特徴とする。本発明に係る構成はサイズ増大
を抑えつつ積み重ねにも対処できる。
【００１５】本発明の［請求項１０］に係る半導体パッ
ケージの製造方法は、半導体ウェハの各チップ領域にお
いて配された接続端子を再配線すると共に、他のチップ
との接続領域及びこれらの配線に関わる外部接続部を表
面に有する変換基板を形成する工程と、前記半導体ウェ
ハを各々前記変換基板付きの第１半導体チップとして分
離する工程と、前記第２半導体チップを前記変換基板の
所定の接続領域にフリップチップ接続する工程と、を具
備したことを特徴とする。
ケージの製造方法は、半導体ウェハの各チップ領域にお
いて配された接続端子を再配線すると共に、他のチップ
との接続領域及びこれらの配線に関わる外部接続部を表
面に有する変換基板を形成する工程と、前記半導体ウェ
ハを各々前記変換基板付きの第１半導体チップとして分
離する工程と、前記第２半導体チップを前記変換基板の
所定の接続領域にフリップチップ接続する工程と、を具
備したことを特徴とする。
【００１６】上記本発明に係る半導体パッケージの製造
方法によれば、変換基板はウェハ状態のときに形成し、
第１半導体チップとした分離した時にチップと一体化さ
れている。これにより、製造の効率化を図る。変換基板
にはフリップチップ接続可能な領域や第１及び第２半導
体チップに関係する外部接続部が設けられる。これによ
り、パッケージとしての配線の短縮、サイズ縮小に寄与
する。
方法によれば、変換基板はウェハ状態のときに形成し、
第１半導体チップとした分離した時にチップと一体化さ
れている。これにより、製造の効率化を図る。変換基板
にはフリップチップ接続可能な領域や第１及び第２半導
体チップに関係する外部接続部が設けられる。これによ
り、パッケージとしての配線の短縮、サイズ縮小に寄与
する。
【００１７】また、第１及び第２半導体チップは互いに
主表面を対向させて積み重ねられる形態を有する。従っ
て、スタック上段のボンディングワイヤは存在せず、そ
のループの厚みを考慮しなくてよい。これにより、パッ
ケージの薄型化に寄与する。
主表面を対向させて積み重ねられる形態を有する。従っ
て、スタック上段のボンディングワイヤは存在せず、そ
のループの厚みを考慮しなくてよい。これにより、パッ
ケージの薄型化に寄与する。
【００１８】なお、［請求項１１］として、上記フリッ
プチップ接続は圧接ペースト部材を利用した接続を伴う
ことを特徴とする。また、［請求項１２］として、上記
フリップチップ接続は異方性導電接着材料を利用した接
続を伴うことを特徴とする。
プチップ接続は圧接ペースト部材を利用した接続を伴う
ことを特徴とする。また、［請求項１２］として、上記
フリップチップ接続は異方性導電接着材料を利用した接
続を伴うことを特徴とする。
【００１９】なお、好ましくは［請求項１３］として、
上記フリップチップ接続の工程以前に上記第２半導体チ
ップの接続端子を配した主表面について回路配線の作り
込まれた第２半導体チップ用の変換基材により再配置配
線する工程を経ることを特徴とする。一つの変換基板に
比べ、２つの変換基板の方が配線引き回しの負担が軽減
される。
上記フリップチップ接続の工程以前に上記第２半導体チ
ップの接続端子を配した主表面について回路配線の作り
込まれた第２半導体チップ用の変換基材により再配置配
線する工程を経ることを特徴とする。一つの変換基板に
比べ、２つの変換基板の方が配線引き回しの負担が軽減
される。
【００２０】また、［請求項１４］として、［請求項１
０］〜［請求項１３］いずれかのパッケージの製造にお
いて、外部端子を配するベース基材を準備し、上記外部
接続部と直接的に、または配線部材を介して接続される
工程をさらに具備することを特徴とする。これにより、
要求されるパッケージの種類に適合させる。
０］〜［請求項１３］いずれかのパッケージの製造にお
いて、外部端子を配するベース基材を準備し、上記外部
接続部と直接的に、または配線部材を介して接続される
工程をさらに具備することを特徴とする。これにより、
要求されるパッケージの種類に適合させる。
【００２１】また、［請求項１５］として、［請求項１
０］〜［請求項１３］いずれかのパッケージの製造にお
いて、外部端子を配するベース基材を準備し、このベー
ス基材上に上記第１半導体チップを固着する工程と、上
記外部接続部とベース基材を電気的に接続する工程と、
少なくとも上記外部接続部とベース基材の電気的接続部
を保護する封止工程とをさらに具備することを特徴とす
る。これにより、要求されるパッケージの種類に適合さ
せ、また、封止保護で信頼性向上に寄与する。
０］〜［請求項１３］いずれかのパッケージの製造にお
いて、外部端子を配するベース基材を準備し、このベー
ス基材上に上記第１半導体チップを固着する工程と、上
記外部接続部とベース基材を電気的に接続する工程と、
少なくとも上記外部接続部とベース基材の電気的接続部
を保護する封止工程とをさらに具備することを特徴とす
る。これにより、要求されるパッケージの種類に適合さ
せ、また、封止保護で信頼性向上に寄与する。
【００２２】
【発明の実施の形態】図１は、本発明の第１実施形態に
係るスタックトタイプのＣＳＰ（Chip SizePackage）を
示す断面図である。集積回路が組み込まれた半導体チッ
プＣＨＩＰ１は、その主表面が回路配線の作り込まれた
変換基材ＩＰ１と一体化している。変換基材ＩＰ１の表
面には後述する他の半導体チップＣＨＩＰ２との接続領
域ＣＡ、及びこれら半導体チップＣＨＩＰ１，２に関係
した信号の授受を担う外部接続部ＴＡが設けられてい
る。
係るスタックトタイプのＣＳＰ（Chip SizePackage）を
示す断面図である。集積回路が組み込まれた半導体チッ
プＣＨＩＰ１は、その主表面が回路配線の作り込まれた
変換基材ＩＰ１と一体化している。変換基材ＩＰ１の表
面には後述する他の半導体チップＣＨＩＰ２との接続領
域ＣＡ、及びこれら半導体チップＣＨＩＰ１，２に関係
した信号の授受を担う外部接続部ＴＡが設けられてい
る。
【００２３】集積回路が組み込まれた半導体チップＣＨ
ＩＰ２は、主表面上のパッドにバンプＢＭＰを有し、接
続領域ＣＡにフリップチップ実装されている。フリップ
チップ実装にはＡＣＦ（異方性導電膜）、圧接ペースト
（ＡＣＰ（異方性導電ペースト）やＮＣＰ（絶縁樹脂ペ
ースト））による接合など様々考えられる。
ＩＰ２は、主表面上のパッドにバンプＢＭＰを有し、接
続領域ＣＡにフリップチップ実装されている。フリップ
チップ実装にはＡＣＦ（異方性導電膜）、圧接ペースト
（ＡＣＰ（異方性導電ペースト）やＮＣＰ（絶縁樹脂ペ
ースト））による接合など様々考えられる。
【００２４】ここでは、積み重ねられる半導体チップＣ
ＨＩＰ２は半導体チップＣＨＩＰ１よりもサイズが小さ
く、外部接続部ＴＡはチップＣＨＩＰ２の周辺の変換基
材ＩＰ１上に設けられた形態となっている。
ＨＩＰ２は半導体チップＣＨＩＰ１よりもサイズが小さ
く、外部接続部ＴＡはチップＣＨＩＰ２の周辺の変換基
材ＩＰ１上に設けられた形態となっている。
【００２５】上記第１実施形態の構成によれば、２つの
チップＣＨＩＰ１，２に対する外部との接続部が、チッ
プＣＨＩＰ１上の変換基材ＩＰ１に外部接続部ＴＡとし
てまとめられる。つまり、パッケージの実装は外部接続
部ＴＡに対し行なえばよい。
チップＣＨＩＰ１，２に対する外部との接続部が、チッ
プＣＨＩＰ１上の変換基材ＩＰ１に外部接続部ＴＡとし
てまとめられる。つまり、パッケージの実装は外部接続
部ＴＡに対し行なえばよい。
【００２６】また、チップＣＨＩＰ１，２は互いに主表
面を対向させて積み重ねられる形態を有する。従来の図
８のように、スタック上段のボンディングワイヤは存在
せず、そのループの厚みを考慮しなくてよい。これによ
り、パッケージの薄型化に寄与する。
面を対向させて積み重ねられる形態を有する。従来の図
８のように、スタック上段のボンディングワイヤは存在
せず、そのループの厚みを考慮しなくてよい。これによ
り、パッケージの薄型化に寄与する。
【００２７】外部接続部ＴＡに対するの接続は様々な形
態が考えられる。例えばワイヤボンディング、ＴＡＢ
（Tape Automated Bonding）テープ、フレキシブル基板
または接続用基板への装着など限定されず、要求に合わ
せた形態をとることができる。
態が考えられる。例えばワイヤボンディング、ＴＡＢ
（Tape Automated Bonding）テープ、フレキシブル基板
または接続用基板への装着など限定されず、要求に合わ
せた形態をとることができる。
【００２８】図２は、本発明の第２実施形態に係るスタ
ックトタイプのＣＳＰを示す断面図である。図１と同様
の個所には同一の符号を付して説明する。この実施形態
では、前記第１実施形態に比べて半導体チップＣＨＩＰ
２にも再配置配線の変換基材ＩＰ２が配備されている。
チップＣＨＩＰ２は、変換基材ＩＰ２上のバンプＢＭＰ
を介してチップＣＨＩＰ１の変換基材ＩＰ１へフリップ
チップ実装されている。
ックトタイプのＣＳＰを示す断面図である。図１と同様
の個所には同一の符号を付して説明する。この実施形態
では、前記第１実施形態に比べて半導体チップＣＨＩＰ
２にも再配置配線の変換基材ＩＰ２が配備されている。
チップＣＨＩＰ２は、変換基材ＩＰ２上のバンプＢＭＰ
を介してチップＣＨＩＰ１の変換基材ＩＰ１へフリップ
チップ実装されている。
【００２９】上記第２実施形態の構成によれば、変換基
材ＩＰ２の再配置配線の設計が、変換基材ＩＰ１に対す
る配線引き回しの負担を軽減することが期待できる。そ
の他は第１実施形態と同様の効果が得られる。
材ＩＰ２の再配置配線の設計が、変換基材ＩＰ１に対す
る配線引き回しの負担を軽減することが期待できる。そ
の他は第１実施形態と同様の効果が得られる。
【００３０】すなわち、主表面を対向させて積み重ねら
れた２つのチップＣＨＩＰ１，２に対する外部との接続
部が、チップＣＨＩＰ１上の変換基材ＩＰ１に外部接続
部ＴＡとしてまとめられる。つまり、パッケージの実装
は外部接続部ＴＡに対し行なえばよい。そして、スタッ
ク上段のボンディングワイヤは存在せず、パッケージの
薄型化に寄与する。
れた２つのチップＣＨＩＰ１，２に対する外部との接続
部が、チップＣＨＩＰ１上の変換基材ＩＰ１に外部接続
部ＴＡとしてまとめられる。つまり、パッケージの実装
は外部接続部ＴＡに対し行なえばよい。そして、スタッ
ク上段のボンディングワイヤは存在せず、パッケージの
薄型化に寄与する。
【００３１】外部接続部ＴＡに対する他への電気的接続
は様々な形態が考えられる。例えばワイヤボンディン
グ、ＴＡＢテープ、フレキシブル基板または接続用基板
への装着など様々であり限定されず、要求に合わせた形
態をとることができる。
は様々な形態が考えられる。例えばワイヤボンディン
グ、ＴＡＢテープ、フレキシブル基板または接続用基板
への装着など様々であり限定されず、要求に合わせた形
態をとることができる。
【００３２】図３は、本発明の第３実施形態に係るスタ
ックトタイプのＣＳＰを示す断面図である。図２と同様
の個所には同一の符号を付して説明する。この実施形態
では、前記第２実施形態に比べて半導体チップＣＨＩＰ
１下に固着されるベース基材Ｂ１が設けられている。
ックトタイプのＣＳＰを示す断面図である。図２と同様
の個所には同一の符号を付して説明する。この実施形態
では、前記第２実施形態に比べて半導体チップＣＨＩＰ
１下に固着されるベース基材Ｂ１が設けられている。
【００３３】ベース基材Ｂ１は外部端子ＥＴ１を有す
る。外部端子ＥＴ１はここではボール電極を示している
が、他の形状の電極、例えばスタッド（ピン）タイプ、
ランドタイプなどでもよい。ベース基材Ｂ１はハードタ
イプの他、フレキシブルタイプも考えられる。また、ベ
ース基材Ｂ１の接続部ＢＣＡと外部接続部ＴＡとの接続
部材は、例えばワイヤボンディング、ＴＡＢテープ等が
考えられる。
る。外部端子ＥＴ１はここではボール電極を示している
が、他の形状の電極、例えばスタッド（ピン）タイプ、
ランドタイプなどでもよい。ベース基材Ｂ１はハードタ
イプの他、フレキシブルタイプも考えられる。また、ベ
ース基材Ｂ１の接続部ＢＣＡと外部接続部ＴＡとの接続
部材は、例えばワイヤボンディング、ＴＡＢテープ等が
考えられる。
【００３４】図４（ａ），（ｂ）は、それぞれ図３の構
成の封止例を示す断面図である。各図はそれぞれ、ポッ
ティングによる樹脂封止、破線の外枠装着による樹脂注
入封止を示す。（ａ）の構成に代えて、変換基材ＩＰ１
の外部接続部ＴＡ上と接続部材及び接続部ＢＣＡ上のみ
の封止でもよい。また、（ｂ）について、後で外枠を外
す構成に代えて、外枠を取り付けたままの形態にしても
よい。このような構成によれば、封止保護がなされたパ
ッケージ形態が構成される。
成の封止例を示す断面図である。各図はそれぞれ、ポッ
ティングによる樹脂封止、破線の外枠装着による樹脂注
入封止を示す。（ａ）の構成に代えて、変換基材ＩＰ１
の外部接続部ＴＡ上と接続部材及び接続部ＢＣＡ上のみ
の封止でもよい。また、（ｂ）について、後で外枠を外
す構成に代えて、外枠を取り付けたままの形態にしても
よい。このような構成によれば、封止保護がなされたパ
ッケージ形態が構成される。
【００３５】なお、このような第３実施形態に関するベ
ース基材Ｂ１を設ける構成、さらに封止保護する構成
は、図示しないが前記第１実施形態の構成においても適
用可能である。
ース基材Ｂ１を設ける構成、さらに封止保護する構成
は、図示しないが前記第１実施形態の構成においても適
用可能である。
【００３６】図５は、本発明の第４実施形態に係るスタ
ックトタイプのＣＳＰを示す断面図である。図２と同様
の個所には同一の符号を付して説明する。この実施形態
では、前記第２実施形態に比べて、半導体チップＣＨＩ
Ｐ１上の外部接続部ＴＡに直接装着されるベース基材Ｂ
２が設けられている。直接装着については、ＡＣＦ（異
方性導電膜）、圧接ペースト（ＡＣＰ（異方性導電ペー
スト）やＮＣＰ（絶縁樹脂ペースト））による接合など
様々考えられる。
ックトタイプのＣＳＰを示す断面図である。図２と同様
の個所には同一の符号を付して説明する。この実施形態
では、前記第２実施形態に比べて、半導体チップＣＨＩ
Ｐ１上の外部接続部ＴＡに直接装着されるベース基材Ｂ
２が設けられている。直接装着については、ＡＣＦ（異
方性導電膜）、圧接ペースト（ＡＣＰ（異方性導電ペー
スト）やＮＣＰ（絶縁樹脂ペースト））による接合など
様々考えられる。
【００３７】ベース基材Ｂ２は外部端子ＥＴ２を有す
る。外部端子ＥＴ２はここではボール電極を示している
が、他の形状の電極、例えばスタッド（ピン）タイプな
どでもよい。また、ベース基材Ｂ１はハードタイプの
他、フレキシブルタイプも考えられる。
る。外部端子ＥＴ２はここではボール電極を示している
が、他の形状の電極、例えばスタッド（ピン）タイプな
どでもよい。また、ベース基材Ｂ１はハードタイプの
他、フレキシブルタイプも考えられる。
【００３８】図６（ａ），（ｂ）は、それぞれ図５の構
成の封止例を示す断面図である。各図はそれぞれ、ポッ
ティングによる樹脂封止、破線の外枠装着による樹脂注
入封止を示す。（ａ）の構成に代えて、変換基材ＩＰ１
の外部接続部ＴＡ付近上のみの封止でもよい。また、
（ｂ）について、後で外枠を外す構成に代えて、外枠を
取り付けたままの形態にしてもよい。このような構成に
よれば、封止保護がなされたパッケージ形態が構成され
る。
成の封止例を示す断面図である。各図はそれぞれ、ポッ
ティングによる樹脂封止、破線の外枠装着による樹脂注
入封止を示す。（ａ）の構成に代えて、変換基材ＩＰ１
の外部接続部ＴＡ付近上のみの封止でもよい。また、
（ｂ）について、後で外枠を外す構成に代えて、外枠を
取り付けたままの形態にしてもよい。このような構成に
よれば、封止保護がなされたパッケージ形態が構成され
る。
【００３９】なお、このような第４実施形態に関するベ
ース基材Ｂ２を設ける構成、さらに封止保護する構成
は、図示しないが前記第１実施形態の構成においても適
用可能である。
ース基材Ｂ２を設ける構成、さらに封止保護する構成
は、図示しないが前記第１実施形態の構成においても適
用可能である。
【００４０】図７は、本発明の第５実施形態に係るスタ
ックトタイプのＣＳＰを示す断面図である。前記図３と
同様の個所には同一の符号を付して説明する。この実施
形態では、前記第３実施形態に比べてさらに前記図２の
構成を積み重ねた形態を有する。
ックトタイプのＣＳＰを示す断面図である。前記図３と
同様の個所には同一の符号を付して説明する。この実施
形態では、前記第３実施形態に比べてさらに前記図２の
構成を積み重ねた形態を有する。
【００４１】下段の変換基材ＩＰ１における外部接続部
ＴＡ及び上段の変換基材ＩＰ１における外部接続部ＴＡ
がベース基材Ｂ３の接続部ＢＣＡの対応箇所にそれぞれ
接続部材を介して電気的に接続される。この接続部材
は、例えばＴＡＢテープが考えられる。
ＴＡ及び上段の変換基材ＩＰ１における外部接続部ＴＡ
がベース基材Ｂ３の接続部ＢＣＡの対応箇所にそれぞれ
接続部材を介して電気的に接続される。この接続部材
は、例えばＴＡＢテープが考えられる。
【００４２】図７中、破線は封止保護される場合の保護
部材を示す。保護部材はポッティングによる樹脂封止、
外枠装着による樹脂注入封止など、様々考えられる。樹
脂注入封止後、外枠を取り去った形態にしてもよい。
部材を示す。保護部材はポッティングによる樹脂封止、
外枠装着による樹脂注入封止など、様々考えられる。樹
脂注入封止後、外枠を取り去った形態にしてもよい。
【００４３】上記第５実施形態の構成によれば、サイズ
的な制約も少なく、さらに図２のようなスタックされた
チップの組み合わせ構成を、複数積み重ねることも可能
である。これにより、薄型化、縮小化されたスタックト
ＣＳＰが実現できる。
的な制約も少なく、さらに図２のようなスタックされた
チップの組み合わせ構成を、複数積み重ねることも可能
である。これにより、薄型化、縮小化されたスタックト
ＣＳＰが実現できる。
【００４４】なお、このような第５実施形態に関するベ
ース基材Ｂ２を設ける構成、さらに封止保護する構成
は、図示しないが前記第１実施形態の構成においても適
用可能である。
ース基材Ｂ２を設ける構成、さらに封止保護する構成
は、図示しないが前記第１実施形態の構成においても適
用可能である。
【００４５】上記した各図を利用して、本発明に係る半
導体パッケージの製造方法を説明する。例えば、図２を
参照する。例えば第１の半導体集積回路ウェハ（図示せ
ず）において、各チップ領域において配されたパッドを
再配線すると共に、他のチップ（ＣＨＩＰ２）との接続
領域ＣＡ及びこれらの配線に関わる外部接続部ＴＡを表
面に有する変換基板ＩＰ１の構造をウェハ全面に形成す
る。一方、第２の半導体集積回路ウェハ（図示せず）で
も、変換基板ＩＰ２の構造をウェハ全面に形成する。
導体パッケージの製造方法を説明する。例えば、図２を
参照する。例えば第１の半導体集積回路ウェハ（図示せ
ず）において、各チップ領域において配されたパッドを
再配線すると共に、他のチップ（ＣＨＩＰ２）との接続
領域ＣＡ及びこれらの配線に関わる外部接続部ＴＡを表
面に有する変換基板ＩＰ１の構造をウェハ全面に形成す
る。一方、第２の半導体集積回路ウェハ（図示せず）で
も、変換基板ＩＰ２の構造をウェハ全面に形成する。
【００４６】上述の第１の半導体集積回路ウェハ上面を
スクライビングし、ダイシングによりそれぞれの半導体
チップＣＨＩＰ１に分離する。一方、第２の半導体集積
回路ウェハでも、その上面をスクライビングし、ダイシ
ングによりそれぞれの半導体チップＣＨＩＰ２に分離す
る。
スクライビングし、ダイシングによりそれぞれの半導体
チップＣＨＩＰ１に分離する。一方、第２の半導体集積
回路ウェハでも、その上面をスクライビングし、ダイシ
ングによりそれぞれの半導体チップＣＨＩＰ２に分離す
る。
【００４７】次に、半導体チップＣＨＩＰ１の接続領域
ＣＡに半導体チップＣＨＩＰ２をフリップチップ実装す
る。フリップチップ実装にはＡＣＦ（異方性導電膜）、
圧接ペースト（ＡＣＰ（異方性導電ペースト）やＮＣＰ
（絶縁樹脂ペースト））などの一つを利用し、適切な接
合が実現される。
ＣＡに半導体チップＣＨＩＰ２をフリップチップ実装す
る。フリップチップ実装にはＡＣＦ（異方性導電膜）、
圧接ペースト（ＡＣＰ（異方性導電ペースト）やＮＣＰ
（絶縁樹脂ペースト））などの一つを利用し、適切な接
合が実現される。
【００４８】また、図３を参照する。図２までの工程か
らさらに、ベース基材Ｂ１を準備し、半導体チップＣＨ
ＩＰ１下に固着する。外部端子ＥＴがボール電極の場
合、このときはまだ設けられておらず、封止後に設ける
ようにされる。外部端子ＥＴがランドタイプの場合はす
でに設けられていることの方が多い。次に、外部接続部
ＴＡ、ベース基材Ｂ１の接続部ＢＣＡ間が例えばワイヤ
ボンディング（またはＴＡＢテープ）により接続され
る。
らさらに、ベース基材Ｂ１を準備し、半導体チップＣＨ
ＩＰ１下に固着する。外部端子ＥＴがボール電極の場
合、このときはまだ設けられておらず、封止後に設ける
ようにされる。外部端子ＥＴがランドタイプの場合はす
でに設けられていることの方が多い。次に、外部接続部
ＴＡ、ベース基材Ｂ１の接続部ＢＣＡ間が例えばワイヤ
ボンディング（またはＴＡＢテープ）により接続され
る。
【００４９】また、図４（ｂ）を参照する。図３までの
工程からさらに、ベース基材Ｂ１から半導体チップＣＨ
ＩＰ１，２を覆う外枠を配し、開口部から封止樹脂を注
入する。注入開口部が上部に設けられるとは限らない。
その後、樹脂硬化後、外枠は外される（外さないものも
ある）。その他、図４（ａ）に示すように、ポッティン
グ樹脂による封止を利用してもよい。
工程からさらに、ベース基材Ｂ１から半導体チップＣＨ
ＩＰ１，２を覆う外枠を配し、開口部から封止樹脂を注
入する。注入開口部が上部に設けられるとは限らない。
その後、樹脂硬化後、外枠は外される（外さないものも
ある）。その他、図４（ａ）に示すように、ポッティン
グ樹脂による封止を利用してもよい。
【００５０】上記のような製造の他に、図２までの工程
からさらに、図５に示すようにベース基材Ｂ２を装着す
る方法もある。ベース基材Ｂ２のチップＣＨＩＰ１上の
外部接続部ＴＡへの装着については、ＡＣＦ（異方性導
電膜）、圧接ペースト（ＡＣＰ（異方性導電ペースト）
やＮＣＰ（絶縁樹脂ペースト））のうち一つの接合方法
が適用される。その後、図６（ａ）または（図６（ｂ）
に示すように、樹脂封止による保護がなされるようにし
てもよい。
からさらに、図５に示すようにベース基材Ｂ２を装着す
る方法もある。ベース基材Ｂ２のチップＣＨＩＰ１上の
外部接続部ＴＡへの装着については、ＡＣＦ（異方性導
電膜）、圧接ペースト（ＡＣＰ（異方性導電ペースト）
やＮＣＰ（絶縁樹脂ペースト））のうち一つの接合方法
が適用される。その後、図６（ａ）または（図６（ｂ）
に示すように、樹脂封止による保護がなされるようにし
てもよい。
【００５１】上記各実施形態及び方法によれば、スタッ
クトＣＳＰとして、厚さを薄くすることができる。加え
て内部の配線の引き回し、外部端子への導出が簡素化さ
れる。積層チップのパッド間の結合を要する場合は、変
換基板上で配線すればよいのである。この結果、高信頼
性を有しつつ、薄型でよりコンパクトな半導体パッケー
ジが実現できる。
クトＣＳＰとして、厚さを薄くすることができる。加え
て内部の配線の引き回し、外部端子への導出が簡素化さ
れる。積層チップのパッド間の結合を要する場合は、変
換基板上で配線すればよいのである。この結果、高信頼
性を有しつつ、薄型でよりコンパクトな半導体パッケー
ジが実現できる。
【００５２】
【発明の効果】以上説明したように本発明によれば、ス
タックトタイプのＣＳＰにおける積層チップにおいて、
スタック上段のボンディングワイヤは存在せず、そのル
ープの厚みを考慮しなくてよい。また、変換基材に外部
接続部としてまとめられ、実装への配線も簡素化され
る。この結果、スタックトタイプのＣＳＰにおけるパッ
ケージ形態の変更により、積層する各チップについて高
信頼性を保ちつつパッケージの小型化、薄型化が達成さ
れる半導体パッケージ及びその製造方法を提供すること
ができる。
タックトタイプのＣＳＰにおける積層チップにおいて、
スタック上段のボンディングワイヤは存在せず、そのル
ープの厚みを考慮しなくてよい。また、変換基材に外部
接続部としてまとめられ、実装への配線も簡素化され
る。この結果、スタックトタイプのＣＳＰにおけるパッ
ケージ形態の変更により、積層する各チップについて高
信頼性を保ちつつパッケージの小型化、薄型化が達成さ
れる半導体パッケージ及びその製造方法を提供すること
ができる。
【図１】本発明の第１実施形態に係るスタックトタイプ
のＣＳＰを示す断面図である。
のＣＳＰを示す断面図である。
【図２】本発明の第２実施形態に係るスタックトタイプ
のＣＳＰを示す断面図である。
のＣＳＰを示す断面図である。
【図３】本発明の第３実施形態に係るスタックトタイプ
のＣＳＰを示す断面図である。
のＣＳＰを示す断面図である。
【図４】（ａ），（ｂ）は、それぞれ図３の構成の封止
例を示す断面図である。
例を示す断面図である。
【図５】本発明の第４実施形態に係るスタックトタイプ
のＣＳＰを示す断面図である。
のＣＳＰを示す断面図である。
【図６】（ａ），（ｂ）は、それぞれ図５の構成の封止
例を示す断面図である。
例を示す断面図である。
【図７】本発明の第５実施形態に係るスタックトタイプ
のＣＳＰを示す断面図である。
のＣＳＰを示す断面図である。
【図８】図８は、従来におけるスタックトタイプのＣＳ
Ｐの構成を示す断面図である。
Ｐの構成を示す断面図である。
ＣＨＩＰ…半導体チップ
ＩＰ１，ＩＰ２…変換基材
ＣＡ…接続領域
ＴＡ…外部接続部
Ｂ１，Ｂ２，Ｂ３，１００…ベース基材
ＢＣＡ…接続部
ＥＴ１，ＥＴ２…外部端子
９９…接着部材
１０１，１０２…半導体集積回路チップ
１０３…導電パターン
１０４…ビア
１０５…外部端子
１１１，１１２…電極パッド
Claims (15)
- 【請求項１】 接続端子を配した主表面が回路配線の作
り込まれた変換基材と一体化している第１半導体チップ
と、 前記変換基材表面に設けられた他のチップとの接続領域
と、 前記変換基材の接続領域にフリップチップ接続された第
２半導体チップと、 前記変換基材表面に設けられた前記第１及び第２半導体
チップに関係する外部接続部と、を具備したことを特徴
とする半導体パッケージ。 - 【請求項２】 前記第２半導体チップは前記第１半導体
チップよりサイズが小さく、前記外部接続部は前記第２
半導体チップの周辺の前記変換基材に設けられているこ
とを特徴とする請求項１記載の半導体パッケージ。 - 【請求項３】 前記第２半導体チップは、その接続端子
を配した主表面が回路配線の作り込まれた第２半導体チ
ップ用の変換基材と一体化されており、前記第１半導体
チップの変換基材にフリップチップ接続されていること
を特徴とする請求項１または２記載の半導体パッケー
ジ。 - 【請求項４】 前記外部接続部と繋がる、外部端子を配
したベース基材をさらに具備することを特徴とする請求
項１〜３いずれか一つに記載の半導体パッケージ。 - 【請求項５】 前記外部接続部と繋がる、外部端子を配
したベース基材をさらに具備し、前記外部接続部とベー
ス基材はボンディングワイヤを介した接続関係を有する
ことを特徴とする請求項１〜３いずれか一つに記載の半
導体パッケージ。 - 【請求項６】 前記外部接続部と繋がる、外部端子を配
したベース基材をさらに具備し、前記外部接続部とベー
ス基材はフレキシブルなプリント配線を介した接続関係
を有することを特徴とする請求項１〜３いずれか一つに
記載の半導体パッケージ。 - 【請求項７】 前記外部接続部と繋がる、外部端子を配
したベース基材と、少なくとも前記ベース基材上におい
て保護部材をさらに具備することを特徴とする請求項１
〜３いずれか一つに記載の半導体パッケージ。 - 【請求項８】 前記外部接続部と繋がる、外部端子を配
したベース基材と、前記ベース基材上において前記第１
及び第２半導体チップを封止する封止部材とをさらに具
備することを特徴とする請求項１〜３いずれか一つに記
載の半導体パッケージ。 - 【請求項９】 前記第１及び第２半導体チップの組み合
わせ構成が積み重ねられた形態を含むことを特徴とする
請求項１〜８いずれか一つに記載の半導体パッケージ。 - 【請求項１０】 半導体ウェハの各チップ領域において
配された接続端子を再配線すると共に、他のチップとの
接続領域及びこれらの配線に関わる外部接続部を表面に
有する変換基板を形成する工程と、 前記半導体ウェハを各々前記変換基板付きの第１半導体
チップとして分離する工程と、 前記第２半導体チップを前記変換基板の所定の接続領域
にフリップチップ接続する工程と、を具備したことを特
徴とする半導体パッケージの製造方法。 - 【請求項１１】 前記フリップチップ接続は圧接ペース
ト部材を利用した接続を伴うことを特徴とする請求項９
記載の半導体パッケージの製造方法。 - 【請求項１２】 前記フリップチップ接続は異方性導電
接着材料を利用した接続を伴うことを特徴とする請求項
９記載の半導体パッケージの製造方法。 - 【請求項１３】 前記フリップチップ接続の工程以前に
前記第２半導体チップの接続端子を配した主表面につい
て回路配線の作り込まれた第２半導体チップ用の変換基
材により再配置配線する工程を経ることを特徴とする請
求項９〜１２いずれか一つに記載の半導体パッケージの
製造方法。 - 【請求項１４】 外部端子を配するベース基材を準備
し、前記外部接続部と直接的に、または配線部材を介し
て接続される工程をさらに具備することを特徴とする請
求項９〜１３いずれか一つに記載の半導体パッケージの
製造方法。 - 【請求項１５】 外部端子を配するベース基材を準備
し、このベース基材上に前記第１半導体チップを固着す
る工程と、前記外部接続部と前記ベース基材を電気的に
接続する工程と、少なくとも前記外部接続部と前記ベー
ス基材の電気的接続部を保護する封止工程とをさらに具
備することを特徴とする請求項９〜１３いずれか一つに
記載の半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001325877A JP2003133509A (ja) | 2001-10-24 | 2001-10-24 | 半導体パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001325877A JP2003133509A (ja) | 2001-10-24 | 2001-10-24 | 半導体パッケージ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003133509A true JP2003133509A (ja) | 2003-05-09 |
Family
ID=19142354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001325877A Withdrawn JP2003133509A (ja) | 2001-10-24 | 2001-10-24 | 半導体パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003133509A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117117A1 (en) | 2004-05-24 | 2005-12-08 | Honeywell International Inc. | Method and system for stacking integrated circuits |
| JP2006173214A (ja) * | 2004-12-14 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7700409B2 (en) | 2004-05-24 | 2010-04-20 | Honeywell International Inc. | Method and system for stacking integrated circuits |
| JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
-
2001
- 2001-10-24 JP JP2001325877A patent/JP2003133509A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005117117A1 (en) | 2004-05-24 | 2005-12-08 | Honeywell International Inc. | Method and system for stacking integrated circuits |
| JP2008500734A (ja) * | 2004-05-24 | 2008-01-10 | ハネウェル・インターナショナル・インコーポレーテッド | 集積回路を積重ねる方法およびシステム |
| US7700409B2 (en) | 2004-05-24 | 2010-04-20 | Honeywell International Inc. | Method and system for stacking integrated circuits |
| US7863720B2 (en) | 2004-05-24 | 2011-01-04 | Honeywell International Inc. | Method and system for stacking integrated circuits |
| JP4717067B2 (ja) * | 2004-05-24 | 2011-07-06 | ハネウェル・インターナショナル・インコーポレーテッド | 集積回路を積重ねる方法およびシステム |
| JP2006173214A (ja) * | 2004-12-14 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4619104B2 (ja) * | 2004-12-14 | 2011-01-26 | パナソニック株式会社 | 半導体装置 |
| JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
| US9159694B2 (en) | 2007-05-16 | 2015-10-13 | Qualcomm Incorporated | Die stacking system and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3685947B2 (ja) | 半導体装置及びその製造方法 | |
| US7573136B2 (en) | Semiconductor device assemblies and packages including multiple semiconductor device components | |
| US6906415B2 (en) | Semiconductor device assemblies and packages including multiple semiconductor devices and methods | |
| US6768190B2 (en) | Stack type flip-chip package | |
| US6861761B2 (en) | Multi-chip stack flip-chip package | |
| US6706557B2 (en) | Method of fabricating stacked die configurations utilizing redistribution bond pads | |
| US7579690B2 (en) | Semiconductor package structure | |
| US20090258459A1 (en) | Packaged System of Semiconductor Chips Having a Semiconductor Interposer | |
| JP2003273317A (ja) | 半導体装置及びその製造方法 | |
| JPH08213427A (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
| KR100460062B1 (ko) | 멀티 칩 패키지 및 그 제조 방법 | |
| JP2011101044A (ja) | スタックパッケージ及びその製造方法 | |
| US20070023886A1 (en) | Method for producing a chip arrangement, a chip arrangement and a multichip device | |
| JP2002353398A (ja) | 半導体装置 | |
| JP2001257310A (ja) | 半導体装置およびその製造方法およびその試験方法 | |
| JP2001223326A (ja) | 半導体装置 | |
| KR20100104377A (ko) | 내부 스트레스를 줄일 수 있는 반도체 패키지 | |
| JP2015523740A (ja) | 再構成されたウェハレベル超小型電子パッケージ | |
| JPWO2003012863A1 (ja) | 半導体装置及びその製造方法 | |
| JP4175138B2 (ja) | 半導体装置 | |
| JP4649792B2 (ja) | 半導体装置 | |
| JP2000349228A (ja) | 積層型半導体パッケージ | |
| JP2003133509A (ja) | 半導体パッケージ及びその製造方法 | |
| JP3715861B2 (ja) | 半導体装置の組立方法 | |
| JP2002368189A (ja) | 半導体スタックドパッケージ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040910 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080606 |