JP2003017653A - 電源回路装置 - Google Patents
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Abstract
(57)【要約】
【課題】パワーＭＯＳＦＥＴとＩＣをチップオンチップ
で重ねた電源回路装置ではＭＯＳＦＥＴ上に表面保護膜
を設け、その上にＩＣチップを重ねており、ＭＯＳＦＥ
ＴとＩＣの各端子は夫々ボンディングワイヤによって接
続されていた。しかし、ワイヤボンディング領域の確保
によりチップサイズのシュリンクが進まない問題があっ
た。 【解決手段】本発明は、ＭＯＳＦＥＴ表面とＩＣ裏面を
同電位となるプロセスで設計し、ＩＣの固着部分の表面
保護膜を開口してＩＣとＭＯＳＦＥＴを直接固着するも
のである。これにより、ワイヤボンディングのための領
域が必要でなくなるので、チップサイズをシュリンクで
きる。更に、信頼性が十分な製品に関しては表面保護膜
を設けないことにより、コストも低減できる。
で重ねた電源回路装置ではＭＯＳＦＥＴ上に表面保護膜
を設け、その上にＩＣチップを重ねており、ＭＯＳＦＥ
ＴとＩＣの各端子は夫々ボンディングワイヤによって接
続されていた。しかし、ワイヤボンディング領域の確保
によりチップサイズのシュリンクが進まない問題があっ
た。 【解決手段】本発明は、ＭＯＳＦＥＴ表面とＩＣ裏面を
同電位となるプロセスで設計し、ＩＣの固着部分の表面
保護膜を開口してＩＣとＭＯＳＦＥＴを直接固着するも
のである。これにより、ワイヤボンディングのための領
域が必要でなくなるので、チップサイズをシュリンクで
きる。更に、信頼性が十分な製品に関しては表面保護膜
を設けないことにより、コストも低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は電源回路装置に係
り、特にチップサイズおよびコストを低減した電源回路
装置に関する。
り、特にチップサイズおよびコストを低減した電源回路
装置に関する。
【０００２】
【従来の技術】最近、テレビジョンあるいは音響機器等
の電子機器にはスイッチング電源として擬似共振ＩＣ電
源回路が使用される。
の電子機器にはスイッチング電源として擬似共振ＩＣ電
源回路が使用される。
【０００３】図３は従来の電源回路装置の集積回路部分
のブロック図を、擬似共振ＩＣ電源回路を例に示す。前
記集積回路のパッケージには端子１、端子２、端子３、
端子４及び端子５を有する。前記端子４と端子５間には
パワーＭＯＳＦＥＴ１０のソース電極・ドレイン電極が
接続されている。またパワーＭＯＳＦＥＴ１０のドレイ
ン電極にはセンサーＭＯＳＦＥＴ１０のドレイン電極が
接続されている。
のブロック図を、擬似共振ＩＣ電源回路を例に示す。前
記集積回路のパッケージには端子１、端子２、端子３、
端子４及び端子５を有する。前記端子４と端子５間には
パワーＭＯＳＦＥＴ１０のソース電極・ドレイン電極が
接続されている。またパワーＭＯＳＦＥＴ１０のドレイ
ン電極にはセンサーＭＯＳＦＥＴ１０のドレイン電極が
接続されている。
【０００４】発振回路２２は鋸歯状波信号を発振し、そ
の発振された鋸歯状波信号は発振エッジ回路２３でパル
ス信号に変換され、ラッチ回路２４に加わる。基準電圧
発生回路２５は端子１に加えられた電源電圧Ｖｃｃから
基準電圧Ｖｒｅｆを発生する。低電圧検出回路２６は電
源電圧Ｖｃｃと所定電圧とを比較し、電源電圧Ｖｃｃが
所定電圧以下の場合は停止信号を発生し、電源電圧Ｖｃ
ｃが所定電圧以上になると停止解除信号を発生し、前記
発振回路２２を動作させる。
の発振された鋸歯状波信号は発振エッジ回路２３でパル
ス信号に変換され、ラッチ回路２４に加わる。基準電圧
発生回路２５は端子１に加えられた電源電圧Ｖｃｃから
基準電圧Ｖｒｅｆを発生する。低電圧検出回路２６は電
源電圧Ｖｃｃと所定電圧とを比較し、電源電圧Ｖｃｃが
所定電圧以下の場合は停止信号を発生し、電源電圧Ｖｃ
ｃが所定電圧以上になると停止解除信号を発生し、前記
発振回路２２を動作させる。
【０００５】高電圧検出回路２７は逆に前記電源電圧Ｖ
ｃｃが決められた電圧より高い場合を検出し、停止信号
をラッチ回路２４に加えてラッチする。異常加熱検出回
路２８はチップが異常な温度上昇を検出するもので、チ
ップが異常な温度まで上昇すると停止信号をラッチ回路
２４に加えてラッチする。
ｃｃが決められた電圧より高い場合を検出し、停止信号
をラッチ回路２４に加えてラッチする。異常加熱検出回
路２８はチップが異常な温度上昇を検出するもので、チ
ップが異常な温度まで上昇すると停止信号をラッチ回路
２４に加えてラッチする。
【０００６】発振レベル比較回路２９は前記基準電圧発
生回路２５からの基準電圧Ｖｒｅｆと前記センサーＭＯ
ＳＦＥＴ１０からの検出され抵抗３０を介して加えられ
る電圧及び後述する負荷電圧に応じて変化する電圧が重
畳された検出電圧とを比較する。パルス幅変調回路３１
はＲＳ−フリップフロップよりなり、ＳＥＴ端子には前
記ラッチ回路２４からの信号がインバータ３３を介して
加えられ、ＲＳＥＴ端子には発振レベル比較回路２９か
らの信号が加えられる。前記パルス幅変調回路３１のＱ
バー端子よりの信号はドライバー３６を介して前記パワ
ーＭＯＳＦＥＴ１０とセンサーＭＯＳＦＥＴ１０のゲー
トに加えられる。
生回路２５からの基準電圧Ｖｒｅｆと前記センサーＭＯ
ＳＦＥＴ１０からの検出され抵抗３０を介して加えられ
る電圧及び後述する負荷電圧に応じて変化する電圧が重
畳された検出電圧とを比較する。パルス幅変調回路３１
はＲＳ−フリップフロップよりなり、ＳＥＴ端子には前
記ラッチ回路２４からの信号がインバータ３３を介して
加えられ、ＲＳＥＴ端子には発振レベル比較回路２９か
らの信号が加えられる。前記パルス幅変調回路３１のＱ
バー端子よりの信号はドライバー３６を介して前記パワ
ーＭＯＳＦＥＴ１０とセンサーＭＯＳＦＥＴ１０のゲー
トに加えられる。
【０００７】端子１に電源電圧Ｖｃｃが加えられると基
準電圧発生回路２５より基準電圧Ｖｒｅｆを発生する。
前記電源電圧Ｖｃｃが設定電圧以上になると低電圧検出
回路２６からの停止解除信号が発振回路２２に加わる。
またこのときエッジ回路３７からの信号も前記発振回路
２２に加わり発振を開始して鋸波状波信号を発生する。
準電圧発生回路２５より基準電圧Ｖｒｅｆを発生する。
前記電源電圧Ｖｃｃが設定電圧以上になると低電圧検出
回路２６からの停止解除信号が発振回路２２に加わる。
またこのときエッジ回路３７からの信号も前記発振回路
２２に加わり発振を開始して鋸波状波信号を発生する。
【０００８】前記鋸歯状波信号は発振エッジ回路２３に
加わり、パルス信号に変換されラッチ回路２４に加わ
る。このとき高電圧検出回路２７からは停止信号が検出
されないので、前記パルス信号はラッチ回路２４を介し
てパルス幅変調回路３１のＳＥＴ端子に加わる。
加わり、パルス信号に変換されラッチ回路２４に加わ
る。このとき高電圧検出回路２７からは停止信号が検出
されないので、前記パルス信号はラッチ回路２４を介し
てパルス幅変調回路３１のＳＥＴ端子に加わる。
【０００９】図４に、上記のＭＯＳＦＥＴ１０と制御Ｉ
Ｃ１４とをチップオンチップ構造で重ね合わせる場合を
示す。図４（Ａ）は斜視図であり、図４（Ｂ）は図４
（Ａ）のＹ−Ｙ線の断面図を示す。制御用ＩＣ１４とＭ
ＯＳＦＥＴ１０の接合面は、表面保護膜となる絶縁層１
３で絶縁されており、絶縁層１３上に絶縁性接着シート
１６により制御用ＩＣ１４が固着される。制御用ＩＣ１
４では、基板の電位は制御用ＩＣ１４表面に設けたＧＮ
Ｄ端子１５から絶縁層１３にコンタクト孔を設けて、ボ
ンディングワイヤ１７によりＭＯＳＦＥＴ１０のソース
電極１２と接続している。ＭＯＳＦＥＴ１０のソース電
極１２およびゲートパッド電極１９はボンディングワイ
ヤ１７等によりリードフレームのソース端子Ｓ、ゲート
端子Ｇと接続されて外部へ導出され、ドレイン電極１８
はドレイン端子Ｄとなるリードフレームのヘッダーに固
着されて外部へ導出される。
Ｃ１４とをチップオンチップ構造で重ね合わせる場合を
示す。図４（Ａ）は斜視図であり、図４（Ｂ）は図４
（Ａ）のＹ−Ｙ線の断面図を示す。制御用ＩＣ１４とＭ
ＯＳＦＥＴ１０の接合面は、表面保護膜となる絶縁層１
３で絶縁されており、絶縁層１３上に絶縁性接着シート
１６により制御用ＩＣ１４が固着される。制御用ＩＣ１
４では、基板の電位は制御用ＩＣ１４表面に設けたＧＮ
Ｄ端子１５から絶縁層１３にコンタクト孔を設けて、ボ
ンディングワイヤ１７によりＭＯＳＦＥＴ１０のソース
電極１２と接続している。ＭＯＳＦＥＴ１０のソース電
極１２およびゲートパッド電極１９はボンディングワイ
ヤ１７等によりリードフレームのソース端子Ｓ、ゲート
端子Ｇと接続されて外部へ導出され、ドレイン電極１８
はドレイン端子Ｄとなるリードフレームのヘッダーに固
着されて外部へ導出される。
【００１０】
【発明が解決しようとする課題】かかる従来技術では、
制御用ＩＣ１４の基板電位は通常ＧＮＤまたは電源電圧
にすることが多い。またＭＯＳＦＥＴ１０の表面は一般
的にソース電極１２であり、この電位はＮチャネル型Ｍ
ＯＳＦＥＴではＧＮＤとなる。つまり制御用ＩＣ１４の
裏面となる基板電位がＧＮＤの場合にはＭＯＳＦＥＴ表
面１１と同電位となるが、その場合でも、制御用ＩＣ１
４とＭＯＳＦＥＴ１０の接合面が表面保護膜１３で絶縁
されているため、制御用ＩＣ１４表面にＧＮＤ端子１５
を設け、ＧＮＤ端子１５とＭＯＳＦＥＴ１０のソース電
極１２をボンディングワイヤ１７などにより接続する必
要があった。
制御用ＩＣ１４の基板電位は通常ＧＮＤまたは電源電圧
にすることが多い。またＭＯＳＦＥＴ１０の表面は一般
的にソース電極１２であり、この電位はＮチャネル型Ｍ
ＯＳＦＥＴではＧＮＤとなる。つまり制御用ＩＣ１４の
裏面となる基板電位がＧＮＤの場合にはＭＯＳＦＥＴ表
面１１と同電位となるが、その場合でも、制御用ＩＣ１
４とＭＯＳＦＥＴ１０の接合面が表面保護膜１３で絶縁
されているため、制御用ＩＣ１４表面にＧＮＤ端子１５
を設け、ＧＮＤ端子１５とＭＯＳＦＥＴ１０のソース電
極１２をボンディングワイヤ１７などにより接続する必
要があった。
【００１１】しかし、ワイヤーボンディング用のパッド
は１００μｍ四方以上あり、制御用ＩＣ１４の５％を占
める。更に、ワイヤーボンディングをするには、ワイヤ
ーの引き出し分の領域が必要であり、市場要求にこたえ
てペレットサイズをシュリンクするには限界があった。
は１００μｍ四方以上あり、制御用ＩＣ１４の５％を占
める。更に、ワイヤーボンディングをするには、ワイヤ
ーの引き出し分の領域が必要であり、市場要求にこたえ
てペレットサイズをシュリンクするには限界があった。
【００１２】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、出力用半導体素子と該半導体素子の制御端
子および出力端子に接続し該半導体素子の制御をする制
御用ＩＣとを前記半導体素子のチップ上に重ね合わせた
電源回路装置において、前記半導体素子の出力端子およ
び該出力端子と接続する前記制御用ＩＣの端子を同電位
とし、前記半導体素子表面に導電性接着剤により前記制
御用ＩＣを固着することを特徴とし、ＩＣおよびトラン
ジスタの接合部分の絶縁層を除去してそれぞれを直接固
着することにより、ワイヤーボンディングに必要であっ
た領域を縮小できるものである。また、所望の信頼性が
得られる製品に関しては絶縁層を設けないことにより、
ワイヤーボンディングに必要であった領域を縮小すると
ともに、コストも低減できる電源回路装置を提供するも
のである。
みてなされ、出力用半導体素子と該半導体素子の制御端
子および出力端子に接続し該半導体素子の制御をする制
御用ＩＣとを前記半導体素子のチップ上に重ね合わせた
電源回路装置において、前記半導体素子の出力端子およ
び該出力端子と接続する前記制御用ＩＣの端子を同電位
とし、前記半導体素子表面に導電性接着剤により前記制
御用ＩＣを固着することを特徴とし、ＩＣおよびトラン
ジスタの接合部分の絶縁層を除去してそれぞれを直接固
着することにより、ワイヤーボンディングに必要であっ
た領域を縮小できるものである。また、所望の信頼性が
得られる製品に関しては絶縁層を設けないことにより、
ワイヤーボンディングに必要であった領域を縮小すると
ともに、コストも低減できる電源回路装置を提供するも
のである。
【００１３】
【発明の実施の形態】本発明の実施の形態を図１および
図２を参照して詳細に説明する。
図２を参照して詳細に説明する。
【００１４】図１は、本発明の第１の実施の形態である
電源回路装置を示す。図１（Ａ）は斜視図であり図１
（Ｂ）は図１（Ａ）のＸ−Ｘ線の断面図を示す。本発明
の電源回路装置は、ＭＯＳＦＥＴ１と、制御ＩＣ４と、
絶縁層３とから構成される。
電源回路装置を示す。図１（Ａ）は斜視図であり図１
（Ｂ）は図１（Ａ）のＸ−Ｘ線の断面図を示す。本発明
の電源回路装置は、ＭＯＳＦＥＴ１と、制御ＩＣ４と、
絶縁層３とから構成される。
【００１５】ＭＯＳＦＥＴ１は、出力用トランジスタで
あり、その中に多数のＮチャネル型ＭＯＳトランジスタ
のセルを設けた実動作領域を有する。実動作領域上に
は、ＭＯＳトランジスタのセルのソース領域にコンタク
トするソース電極２が設けられ、ボンディングワイヤ等
によりリードフレームのソース端子Ｓに接続して電極の
取り出しを行う。実動作領域の外部には、ＭＯＳトラン
ジスタのセルのゲート電極と接続されるゲートパッド電
極９が設けられ、ボンディングワイヤ等によりリードフ
レームのゲート端子Ｇに接続して電極の取り出しを行
う。ＭＯＳＦＥＴ１のドレイン電極８はリードフレーム
のドレイン端子Ｄとなるヘッダーに固着し、パッケージ
外部へ導出する。また、ソース電極２には制御用ＩＣ４
の裏面が導電性接着剤６により固着される。
あり、その中に多数のＮチャネル型ＭＯＳトランジスタ
のセルを設けた実動作領域を有する。実動作領域上に
は、ＭＯＳトランジスタのセルのソース領域にコンタク
トするソース電極２が設けられ、ボンディングワイヤ等
によりリードフレームのソース端子Ｓに接続して電極の
取り出しを行う。実動作領域の外部には、ＭＯＳトラン
ジスタのセルのゲート電極と接続されるゲートパッド電
極９が設けられ、ボンディングワイヤ等によりリードフ
レームのゲート端子Ｇに接続して電極の取り出しを行
う。ＭＯＳＦＥＴ１のドレイン電極８はリードフレーム
のドレイン端子Ｄとなるヘッダーに固着し、パッケージ
外部へ導出する。また、ソース電極２には制御用ＩＣ４
の裏面が導電性接着剤６により固着される。
【００１６】制御用ＩＣ４は、その基板の電位がＧＮＤ
になるように設計され、ＭＯＳＦＥＴ１のソース電極２
上に導電性接着剤６により直接固着されている。ＭＯＳ
ＦＥＴ１の表面、つまりソース電極２はＮチャネル型の
場合その電位はＧＮＤであるので、制御用ＩＣ４裏面と
ＭＯＳＦＥＴ１表面が同電位となる。また、制御用ＩＣ
４表面の他の制御端子はボンディングワイヤ７によりＭ
ＯＳＦＥＴ１のゲートパッド電極９、またはリード端子
と固着され、外部へ導出される。
になるように設計され、ＭＯＳＦＥＴ１のソース電極２
上に導電性接着剤６により直接固着されている。ＭＯＳ
ＦＥＴ１の表面、つまりソース電極２はＮチャネル型の
場合その電位はＧＮＤであるので、制御用ＩＣ４裏面と
ＭＯＳＦＥＴ１表面が同電位となる。また、制御用ＩＣ
４表面の他の制御端子はボンディングワイヤ７によりＭ
ＯＳＦＥＴ１のゲートパッド電極９、またはリード端子
と固着され、外部へ導出される。
【００１７】絶縁層３は、ＭＯＳＦＥＴ１のソース電極
２上に設けられたポリイミドまたは窒化膜などの表面保
護膜であり、制御用ＩＣ４との固着部分は開口され、Ｍ
ＯＳＦＥＴ１のゲート端子Ｇおよびソース端子Ｓへの電
極の取り出し部も開口される。制御用ＩＣ４の固着部分
は制御用ＩＣ４とＭＯＳＦＥＴ１がＡｇペースト又は半
田等の導電性接着材６により直接固着されている。
２上に設けられたポリイミドまたは窒化膜などの表面保
護膜であり、制御用ＩＣ４との固着部分は開口され、Ｍ
ＯＳＦＥＴ１のゲート端子Ｇおよびソース端子Ｓへの電
極の取り出し部も開口される。制御用ＩＣ４の固着部分
は制御用ＩＣ４とＭＯＳＦＥＴ１がＡｇペースト又は半
田等の導電性接着材６により直接固着されている。
【００１８】図２には、本発明の第２の実施の形態を示
す。本実施の形態では、表面保護膜となる絶縁層３を全
く設けず、ＭＯＳＦＥＴ１と制御用ＩＣ４を導電性接着
剤６により固着するものである。
す。本実施の形態では、表面保護膜となる絶縁層３を全
く設けず、ＭＯＳＦＥＴ１と制御用ＩＣ４を導電性接着
剤６により固着するものである。
【００１９】この構造は、半導体装置が所望の信頼性を
有する製品に関して採用される。信頼性が十分得られて
いれば表面保護膜を設ける必要はなく、これにより、表
面保護膜にかかるコストが削減できるものである。
有する製品に関して採用される。信頼性が十分得られて
いれば表面保護膜を設ける必要はなく、これにより、表
面保護膜にかかるコストが削減できるものである。
【００２０】本発明の特徴は、制御ＩＣ４裏面の電位を
ＧＮＤとなるように設計し、ＭＯＳＦＥＴ１の表面と同
電位とすることにより制御用ＩＣ４とＭＯＳＦＥＴ１を
直接固着することにある。つまりＮチャネル型ＭＯＳＦ
ＥＴであれば表面のソース電極２の電位はＧＮＤである
ので、制御用ＩＣ４が固着する部分の表面保護膜３を開
口し、あるいは表面保護膜３を設けずに、制御用ＩＣ４
とＭＯＳＦＥＴ１を直接固着するものである。
ＧＮＤとなるように設計し、ＭＯＳＦＥＴ１の表面と同
電位とすることにより制御用ＩＣ４とＭＯＳＦＥＴ１を
直接固着することにある。つまりＮチャネル型ＭＯＳＦ
ＥＴであれば表面のソース電極２の電位はＧＮＤである
ので、制御用ＩＣ４が固着する部分の表面保護膜３を開
口し、あるいは表面保護膜３を設けずに、制御用ＩＣ４
とＭＯＳＦＥＴ１を直接固着するものである。
【００２１】従来では制御用ＩＣのＧＮＤ端子は表面に
設けられ、ボンディングワイヤ等の接続手段によりＭＯ
ＳＦＥＴのＧＮＤ電位であるソース電極に接続されてい
たが、制御用ＩＣ裏面とＭＯＳＦＥＴ表面を直接固着す
ることにより、ワイヤボンディングを省略できる。ワイ
ヤボンディング領域はペレットサイズの５％近くを占め
ているため、ワイヤーのボンディング領域および引き出
しに必要な領域を縮小でき、ペレットサイズをシュリン
クできるものである。
設けられ、ボンディングワイヤ等の接続手段によりＭＯ
ＳＦＥＴのＧＮＤ電位であるソース電極に接続されてい
たが、制御用ＩＣ裏面とＭＯＳＦＥＴ表面を直接固着す
ることにより、ワイヤボンディングを省略できる。ワイ
ヤボンディング領域はペレットサイズの５％近くを占め
ているため、ワイヤーのボンディング領域および引き出
しに必要な領域を縮小でき、ペレットサイズをシュリン
クできるものである。
【００２２】更に、第２の実施の形態に示す如く表面保
護膜を設けなければ、コストも削減できるものである。
護膜を設けなければ、コストも削減できるものである。
【００２３】また、本発明の電源回路装置の集積回路部
分のブロック図は従来の電源回路装置の集積回路部分の
ブロック図と同一であるので省略する。
分のブロック図は従来の電源回路装置の集積回路部分の
ブロック図と同一であるので省略する。
【００２４】
【発明の効果】本発明に依れば、ＩＣ裏面とＭＯＳＦＥ
Ｔの表面を同電位となるプロセスで設計し、ＩＣおよび
ＭＯＳＦＥＴの固着部分の絶縁層を開口して直接固着さ
せることにより、ワイヤボンディングの領域を削減でき
るものである。これにより、ペレットサイズをシュリン
クできる。
Ｔの表面を同電位となるプロセスで設計し、ＩＣおよび
ＭＯＳＦＥＴの固着部分の絶縁層を開口して直接固着さ
せることにより、ワイヤボンディングの領域を削減でき
るものである。これにより、ペレットサイズをシュリン
クできる。
【００２５】更に、所望の信頼性が得られる製品に関し
ては、表面保護膜を設けないことにより、ワイヤボンデ
ィングの領域を削減し、かつ表面保護膜のコストを削減
できるものである。
ては、表面保護膜を設けないことにより、ワイヤボンデ
ィングの領域を削減し、かつ表面保護膜のコストを削減
できるものである。
【図１】本発明の電源回路装置を説明する（Ａ）斜視
図、（Ｂ）断面図である。
図、（Ｂ）断面図である。
【図２】本発明の電源回路装置を説明する斜視図であ
る。
る。
【図３】従来の電源回路装置を説明するブロック図であ
る。
る。
【図４】従来の電源回路装置を説明する（Ａ）斜視図、
（Ｂ）断面図である。
（Ｂ）断面図である。
Claims (6)
- 【請求項１】 出力用半導体素子と該半導体素子の制御
端子および出力端子に接続し該半導体素子の制御をする
制御用ＩＣとを前記半導体素子のチップ上に重ね合わせ
た電源回路装置において、 前記半導体素子の出力端子および該出力端子と接続する
前記制御用ＩＣの端子を同電位とし、前記半導体素子表
面に導電性接着剤により前記制御用ＩＣを固着すること
を特徴とする電源回路装置。 - 【請求項２】 前記半導体素子表面に設けた表面保護膜
の前記制御用ＩＣとの固着部分を除去することを特徴と
する請求項１に記載の電源回路装置。 - 【請求項３】 前記半導体素子表面には表面保護膜を設
けないことを特徴とする請求項１に記載の電源回路装
置。 - 【請求項４】 出力用ＭＯＳＦＥＴと該ＭＯＳＦＥＴの
ゲート電極およびソース電極に接続し該ＭＯＳＦＥＴの
制御をする制御用ＩＣとを前記ＭＯＳＦＥＴのチップ上
に重ね合わせた電源回路装置において、 前記ＭＯＳＦＥＴのソース電極および該ソース電極と接
続する前記制御用ＩＣの端子を同電位とし、前記ＭＯＳ
ＦＥＴ表面に導電性接着剤により前記制御用ＩＣを固着
することを特徴とする電源回路装置。 - 【請求項５】 前記ＭＯＳＦＥＴ表面に設けた表面保護
膜の前記制御用ＩＣとの固着部分を除去することを特徴
とする請求項４に記載の電源回路装置。 - 【請求項６】 前記ＭＯＳＦＥＴ表面には表面保護膜を
設けないことを特徴とする請求項４に記載の電源回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196983A JP2003017653A (ja) | 2001-06-28 | 2001-06-28 | 電源回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001196983A JP2003017653A (ja) | 2001-06-28 | 2001-06-28 | 電源回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017653A true JP2003017653A (ja) | 2003-01-17 |
Family
ID=19034687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001196983A Pending JP2003017653A (ja) | 2001-06-28 | 2001-06-28 | 電源回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003017653A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252114A (ja) * | 2008-05-19 | 2008-10-16 | Sanken Electric Co Ltd | 半導体装置 |
| JP2009164288A (ja) * | 2007-12-28 | 2009-07-23 | Sanken Electric Co Ltd | 半導体素子及び半導体装置 |
| JP2010535404A (ja) * | 2007-05-16 | 2010-11-18 | クゥアルコム・インコーポレイテッド | ダイ積層システムおよび方法 |
| JP2015126084A (ja) * | 2013-12-26 | 2015-07-06 | トヨタ自動車株式会社 | 半導体装置 |
-
2001
- 2001-06-28 JP JP2001196983A patent/JP2003017653A/ja active Pending
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| JP2015159293A (ja) * | 2007-05-16 | 2015-09-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ダイ積層システムおよび方法 |
| US9159694B2 (en) | 2007-05-16 | 2015-10-13 | Qualcomm Incorporated | Die stacking system and method |
| JP2017079332A (ja) * | 2007-05-16 | 2017-04-27 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ダイ積層システムおよび方法 |
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