JP2001118957A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 チップサイズＢＧＡ型半導体装置では、実装
後にチップのパッドとバンプ部を接続する配線と実装基
板上の配線との相互の干渉、或いはチップ内配線との相
互の干渉を生じやすい。 【解決手段】 チップ２と、このチップ２の表面のボン
ディングパッド３の部分を除く全面を被覆する第１のポ
リイミド膜４と、この上の所定の位置に形成された外部
接続用半田ボールを搭載するランド５と、第１のポリイ
ミド膜４の上に形成されたパッド３とランド５とを接続
する配線６と、ランド５を除くチップ全面を被覆する第
２のポリイミド膜７と、この第２のポリイミド膜７の上
にに形成された第１の銅膜８と、この第１の銅膜８の上
に形成されたコーティング樹脂膜９と、ランド５の上に
接合された半田ボール１０を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ボールグリッドア
レイ（ＢＧＡ）型半導体装置に関し、特にチップ上に外
部接続用バンプを備えたチップサイズＢＧＡのチップ上
の配線構造に関する。
【０００２】
【従来の技術】このチップ上に外部接続用バンプを備え
たチップサイズＢＧＡの従来例の主なものとしては、特
開平７−３２１１５７号公報、特開平１０−１８９６５
０号公報、特開平１１−１２１５１８号公報等々に開示
されたものがある。
【０００３】例えば、図６（ａ），（ｂ）は特開平７−
３２１１５７号公報に開示されたフィルムキャリヤ半導
体デバイスの一例を示す図で、（ａ）はその平面図，
（ｂ）は（ａ）図のＸ−Ｘ’線に沿った断面を示す断面
図である。
【０００４】このフィルムキャリヤ半導体デバイスは、
銅等の金属箔をエッチング等により所望の形状に加工し
た配線層６３と、この配線層６３の一部に半導体チップ
の電極と接続される領域を設け、且つかかる領域の直下
に相当するフィルム部分に開口部６５が形成されている
ポリイミド系樹脂等の有機絶縁フィルム６４からなるフ
ィルムキャリヤを備えている。一方、半導体ベアチップ
６１はその外周縁部に電極パッド６２が配置され、各パ
ッド６２はバンプやバリアメタルが形成されていない状
態で接着層を挟んで電気的に接続された構成になってい
る。５０はチップ６１上のパッシベーション膜であり、
チップ６１とフィルムキャリヤとは接着テープ６７によ
り接着されている。更に、前記フィルムキャリヤの外部
接続用パッドとして例えば半田でなるバンプ電極６６が
形成されている。このバンプ電極６６は、図６（ａ）に
示したように、フィルムキャリヤに半導体ベアチップを
搭載する部分のほぼ全面を利用し、例えば同一ピッチで
グリッド状に配置されている。配線層６３はフィルムキ
ャリヤのチップ対応面側に形成されており、その一端は
ビアホール６９を通じてバンプ電極６６につながってい
る。
【０００５】また、図７（ａ），（ｂ）は特開平１０−
１８９６５０号公報に開示された半導体装置を示す図
で、（ａ）は平面図、（ｂ）は断面図である。
【０００６】この半導体装置は、半導体素子７０上に接
着テープ７１により樹脂基板７２を接合し、その半導体
素子７０の中央部に配列された素子の電極７３と樹脂基
板７２の表面導体７４とを金属細線７５により電気的に
接続し、その接続領域を封止樹脂７６で封止し、半田ボ
ール７７を外部端子として設けた構造により、半導体素
子のサイズと同等な半導体装置を実現している。
【０００７】更に、図８（ａ），（ｂ），（ｃ）は、本
発明者による先願の特開平１１−１２１５１８号公報に
開示された半導体装置を示す図で、それぞれ平面図，断
面図，一部拡大断面図である。
【０００８】図８を参照すると、この半導体装置は、チ
ップ８１上に、パッド８２の部分を除いて樹脂シート材
８３を被覆し、該樹脂シート材８３における半田ボール
搭載箇所まで、上記パット８２の部分から上記樹脂シー
ト材８３上に金属配線８４を施すと共に、上記半田ボー
ル搭載箇所を残して、カバーコートのための樹脂層８５
を被覆した後に半田ボール８６を上記半田ボール搭載箇
所に搭載した構造となっている。
【０００９】
【発明が解決しようとする課題】上述した従来のチップ
サイズＢＧＡ型半導体装置においては、いずれも半導体
チップ上のパッドと外部接続用のバンプ部とを接続する
配線を備えたフィルムキャリヤ，樹脂基板或いは絶縁性
基板を絶縁性の接着テープ等を介してチップ表面に接合
しフィルムキャリヤ或いは基板上のバンプ形成部或いは
ランド部にバンプを形成する、或いはチップ上にパッド
部を除いて樹脂シートを接合し、この樹脂シート上にパ
ッド部と外部接続用の半田ボールを搭載するランド部を
接続する配線及びランド部を形成し、更にランド部を除
いて樹脂で被覆し配線の保護膜を形成した後半田ボール
をランド部に搭載する構造となっており、パッドとバン
プ部とを接続する配線に対するノイズの問題については
何ら考慮されていなかった。
【００１０】すなわち、チップサイズＢＧＡ型半導体装
置は、外部接続用バンプが形成されているチップ表面を
実装基板に対向させて実装するので、実装後は実装基板
とこのチップのパッドとバンプ部を接続する配線との距
離がきわめて短くなり、実装基板上の配線からの影響も
受けやすいこと、また、パッドとバンプ部を接続する配
線がチップ表面に密着して存在しチップ内配線との距離
が更に短くチップに何ら対策が施されていない場合は相
互の影響を受けやすいといった問題がある。
【００１１】従って、本発明の目的は、チップサイズＢ
ＧＡ型半導体装置において、実装後に実装基板上の配線
との相互の干渉を防止し、更にチップ側に何ら特別の処
理を施すことなく、パッドとバンプ部を接続する配線と
チップ内配線との相互の干渉を防止できる半導体装置を
提供することにある。
【００１２】
【課題を解決するための手段】そのため、本発明による
半導体装置は、半導体チップと、いずれも前記チップ上
に形成された第１の絶縁樹脂，配線，第２の絶縁樹脂，
外部接続用バンプ及び第１の金属膜を少なくとも備え、
前記配線は第１の絶縁樹脂を介して前記チップ上に形成
され前記チップのボンディングパッドと前記バンプを接
続しており、前記第２の絶縁樹脂は前記配線の上層に形
成され前記バンプ形成領域を除く前記チップ全面を被覆
しており、前記第１の金属膜は前記第２の絶縁樹脂上に
形成され前記バンプ部を除く前記チップの表面全体を被
覆している。
【００１３】また、本発明の他の半導体装置は、半導体
チップと、いずれも前記チップ上に形成された第１の絶
縁樹脂，配線，第２の絶縁樹脂，外部接続用バンプ，第
１の金属膜，第３の絶縁樹脂及び第２の金属膜を少なく
とも備え、前記第２の金属膜は第３の絶縁樹脂を介して
前記チップ上に形成され前記チップのボンディングパッ
ド部を除く前記チップの全面を被覆しており、前記配線
は前記第１の金属膜上に第１の絶縁樹脂膜を介して形成
され前記チップのボンディングパッドと前記バンプを接
続しており、前記第２の絶縁樹脂は前記配線の上層に形
成され前記バンプ形成領域を除く前記チップ全面を被覆
しており、前記第１の金属膜は前記第２の絶縁樹脂上に
形成され前記バンプ部を除く前記チップの表面全体を被
覆している。
【００１４】このとき、第１の金属膜或いは第２の金属
膜に、チップ全面に散在するバンプ形成部とは異なる複
数のスリットを設けても良い。
【００１５】また、少なくとも配線及び第１の金属膜
は、銅を主材料とする配線材料で形成するのが好まし
い。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００１７】図１は、本発明の第１の実施形態の半導体
装置を説明するための図で、（ａ）は模式的な平面図、
（ｂ）は（ａ）のＰ−Ｐ’線での模式的な断面図であ
る。また、図２は図１（ｂ）のＡ部拡大断面図であり、
図３は第１の金属膜が形成される前の第１の実施形態の
半導体装置の平面図である。
【００１８】図１〜３を参照すると、本実施形態の半導
体装置１は、所望の機能が作り込まれたチップ２と、こ
のチップ２の表面のボンディングパッド３の部分を除く
全面を被覆する第１の絶縁樹脂である第１のポリイミド
膜４と、この第１のポリイミド膜４の上に所定の位置に
形成された外部接続用半田ボールを搭載するランド５
と、第１のポリイミド膜４の上に形成されたパッド３と
ランド５とを接続する配線６と、ランド５を除くチップ
全面を被覆する第２の絶縁樹脂である第２のポリイミド
膜７と、この第２のポリイミド膜７の上にランド５を除
くチップ全面を被覆し且つ端部がランド５の部分に露出
しないように形成された第１の金属膜である第１の銅膜
８と、この第１の銅膜８の上にランド５を除くチップ全
面を被覆するように形成されたコーティング樹脂膜９
と、ランド５上に形成された外部接続用バンプである半
田ボール１０を有している。
【００１９】尚、配線６及び第１の銅膜８は、図示はし
ないが、いずれも窒化チタン（ＴｉＮ）或いはチタンタ
ングステン（ＴｉＷ）等のバリアメタルと銅膜のような
低抵抗の金属膜との積層構造になっている。
【００２０】また、第１の銅膜８は、接地電位に固定さ
れるようにチップ１上の図示されていない接地電位端子
と接続されている。更に、第１の銅膜８には、第２のポ
リイミド膜７との熱膨張率差による応力を緩和するため
に、第１の銅膜８が一体の広い面積で存在しないように
適宜スリット１１を形成してある。
【００２１】次に、この半導体装置１の製造方法の概要
を説明する。
【００２２】まず、所望の機能が作り込まれたチップ１
をウェハ（図示せず）上に形成し、良品か否かの電気的
試験が終了したものに、ポリイミドを塗布しパターニン
グて各チップ１のパッド３を露出させ、第１の絶縁樹脂
となる第１のポリイミド膜４を形成する。次に真空スパ
ッタ装置（図示せず）によりバリアメタルとなるＴｉＮ
或いはＴｉＷを厚さ２００ｎｍ程度蒸着し、連続して低
抵抗金属膜である銅を５００ｎｍ程度蒸着し、パターン
ニングして配線６を形成する。
【００２３】次に、外部接続用バンプ形成予定部分に銅
を１０μｍから１５μｍ程度の厚さにめっきしてランド
５を形成し、第２のポリイミド膜７を厚さ１０μｍ程度
塗布して、ランド５の部分のみ露出させる。
【００２４】次に、この第２のポリイミド膜７の上に厚
さ２００ｎｍ程度のＴｉＮ或いはＴｉＷと厚さ５００ｎ
ｍ程度の銅を連続してスパッタ装置により蒸着し、接地
電位端子以外のランド５の部分に端部が露出しないよう
にパターニングして第１の銅膜８を形成する。このと
き、スリット１１も同時に形成する。
【００２５】次に、全面にコーティング樹脂を１０〜５
０μｍ程度の厚さ塗布し、ランド５を露出させて、コー
ティング樹脂膜９を形成する。コーティング樹脂膜９は
第１の銅膜８に設けられているスリット１１を介して第
２のポリイミド膜７に密着する。
【００２６】次に、各ランド５の部分に半田ペーストを
塗布して半田ボールを搭載し、リフロにより各ランド５
にそれぞれ半田ボールを接合して外部接続用バンプであ
る半田ボール１０を形成する。この後、ダイシングやレ
ーザにてウェハを個片に切断し、本実施形態の半導体装
置１が完成する。
【００２７】上述の通り、本実施形態の半導体装置１は
パッド３とランド５とを接続する配線６の上に、第２の
ポリイミド膜７を介して接地電位に接続された第１の銅
膜８が形成されているので、実装後に実装基板上の配線
との相互の干渉を防止することができる。
【００２８】次に、本発明の第２の実施形態の半導体装
置を説明する。
【００２９】図４は、本発明の第２の実施形態の半導体
装置を説明するための図で、（ａ）は模式的な平面図、
（ｂ）は（ａ）のＱ−Ｑ’線での模式的な断面図であ
る。また、図５は図４（ｂ）のＢ部拡大断面図である。
【００３０】本実施形態の半導体装置２０は、（ａ）の
平面図は第１の実施形態と差がないが、断面構造に差が
ある。
【００３１】具体的には、図４，５を参照すると、本実
施形態の半導体装置２０は、所望の機能が作り込まれた
チップ２と、このチップ２の表面のパッド３を除く全面
を被覆する第３の絶縁樹脂である第３のポリイミド膜２
１と、この第３のポリイミド膜２１の上に形成されたパ
ッド３の部分を除くチップ全面を被覆する第２の金属膜
である第２の銅膜２２と、この第２の銅膜２２の上に形
成された第１の絶縁樹脂である第１のポリイミド膜４
と、この第１のポリイミド膜４の上の所定の位置に形成
された外部接続用半田ボールを搭載するランド５と、第
１のポリイミド膜４の上に形成されたパッド３とランド
５とを接続する配線６と、ランド５を除くチップ全面を
被覆する第２の絶縁樹脂である第２のポリイミド膜７
と、この第２のポリイミド膜７の上にランド５を除くチ
ップ全面を被覆し且つ端部がランド５の部分に露出しな
いように形成された第１の金属膜である第１の銅膜８
と、この第１の銅膜８の上にランド５を除くチップ全面
を被覆するように形成されたコーティング樹脂膜９と、
ランド５上に形成された外部接続用バンプである半田ボ
ール１０を有している。尚、第２の銅膜２２は、少なく
ともパッド３の部分で端部が露出しないように形成さ
れ、固定電位例えば第１の銅膜８と同様接地電位に接続
されている。
【００３２】すなわち、本実施形態の半導体装置２０
は、チップ２と第１のポリイミド膜４との間にチップ表
面のパッド３の部分を除く全面を被覆する第３のポリイ
ミド膜２１及び第２の銅膜２２を更に備えている点が、
第１の実施形態と異なる。
【００３３】また、製造方法については、所望の機能が
作り込まれたチップ１をウェハ（図示せず）上に形成
し、良品か否かの電気的試験が終了したものにポリイミ
ドを塗布して各チップ１のパッド３を露出させ第３のポ
リイミド膜２１を形成する。
【００３４】次に、この第３のポリイミド膜２１の上に
厚さ２００ｎｍ程度のＴｉＮ或いはＴｉＷと厚さ５００
ｎｍ程度の銅を連続してスパッタ装置により蒸着し、接
地電位端子以外のパッド３の部分に端部が露出しないよ
うにパターニングして第２の金属膜となる第２の銅膜２
１を形成する。このとき、この第２の銅膜２１にもスリ
ット（図示せず）を形成しても良い。
【００３５】次に、ポリイミドを再度塗布しパターンニ
ングして各チップ１のパッド３を露出させ、第１の絶縁
樹脂となる第１のポリイミド膜４を形成する。これ以降
は、第１の実施形態と同様の手順で製造されるので説明
は省略する。
【００３６】このチップ表面のパッド３の部分を除く全
面を被覆する接地電位に接続された第２の銅膜２２を更
に備えることにより、チップ２の表面に特別な処理（シ
ールドプレートの形成等）を何ら施すことなくパッド３
とランド５とを接続する配線６とチップ２の内部との相
互の干渉も抑制することができる。
【００３７】尚、本発明は上述の実施形態の説明に限定
されるものではなく、その要旨の範囲内で種々変更が可
能である。例えば、第１の銅膜８或いは第２の銅膜２２
はいずれも接地電位に接続した例で説明したが、これは
固定電位であれば電源電位、或いはその他の中間電位等
であっても良く、また、第１の銅膜８と第２の銅膜２２
とが異なる電位であっても良い。
【００３８】
【発明の効果】以上説明したように、本発明のチップ上
に外部接続用バンプを有するチップサイズＢＧＡ型半導
体装置は、チップのボンディングパッドとバンプを接続
する配線の上下に絶縁樹脂を介して固定電位に接続され
チップの略全面を被覆する金属膜を備えることにより、
実装後に実装基板上の配線との相互の干渉を防止し、更
にチップ側に何ら特別の処理を施すことなくパッドとバ
ンプ部を接続する配線とチップ内配線との相互の干渉を
防止できるという効果が得られる。
【図面の簡単な説明】
【図１】第１の実施形態の半導体装置を説明するための
図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＰ−
Ｐ’線での模式的な断面図である。
【図２】図１（ｂ）のＡ部拡大断面図である。
【図３】第１の実施形態の半導体装置の第１の金属膜が
形成される前の平面図である。
【図４】第２の実施形態の半導体装置を説明するための
図で、（ａ）は模式的な平面図、（ｂ）は（ａ）のＱ−
Ｑ’線での模式的な断面図である。
【図５】図４（ｂ）のＢ部拡大断面図である。
【図６】特開平７−３２１１５７号公報に開示されたフ
ィルムキャリヤ半導体デバイスの一例を示す図で、
（ａ）はその平面図，（ｂ）は（ａ）図のＸ−Ｘ’線に
沿った断面を示す断面図である。
【図７】特開平１０−１８９６５０号公報に開示された
半導体装置を示す図で、（ａ）は平面図、（ｂ）は断面
図である。
【図８】特開平１１−１２１５１８号公報に開示された
半導体装置を示す図で、それぞれ平面図，断面図，一部
拡大断面図である。
【符号の説明】
１，２０ 半導体装置 ２ チップ ３ パッド ４ 第１のポリイミド膜 ５ ランド ６ 配線 ７ 第２のポリイミド膜 ８ 第１の銅膜 ９ コーティング樹脂膜 １０ 半田ボール １１ スリット ２１ 第３のポリイミド膜 ２２ 第２の銅膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、いずれも前記チップ上
    に形成された第１の絶縁樹脂，配線，第２の絶縁樹脂，
    外部接続用バンプ及び第１の金属膜を少なくとも備え、
    前記配線は第１の絶縁樹脂を介して前記チップ上に形成
    され前記チップのボンディングパッドと前記バンプを接
    続しており、前記第２の絶縁樹脂は前記配線の上層に形
    成され前記バンプ形成領域を除く前記チップの表面全体
    を被覆しており、前記第１の金属膜は前記第２の絶縁樹
    脂上に形成され前記バンプ部を除く前記チップの表面全
    体を被覆していることを特徴とする半導体装置。
  2. 【請求項２】 半導体チップと、いずれも前記チップ上
    に形成された第１の絶縁樹脂，配線，第２の絶縁樹脂，
    外部接続用バンプ，第１の金属膜，第３の絶縁樹脂及び
    第２の金属膜を少なくとも備え、前記第２の金属膜は第
    ３の絶縁樹脂を介して前記チップ上に形成され前記チッ
    プのボンディングパッド部を除く前記チップの表面全体
    を被覆しており、前記配線は前記第２の金属膜上に第１
    の絶縁樹脂膜を介して形成され前記チップのボンディン
    グパッドと前記バンプとを接続しており、前記第２の絶
    縁樹脂は前記配線の上層に形成され前記バンプ形成領域
    を除く前記チップの表面全体を被覆しており、前記第１
    の金属膜は前記第２の絶縁樹脂上に形成され前記バンプ
    部を除く前記チップの表面全体を被覆していることを特
    徴とする半導体装置。
  3. 【請求項３】 第１の金属膜が、チップ全面に散在する
    バンプ形成部とは異なる複数のスリットを有する請求項
    １又は２記載の半導体装置。
  4. 【請求項４】 第２の金属膜が、チップ全面に散在する
    ボンディングパッド部とは異なる複数のスリット有する
    請求項２記載の半導体装置。
  5. 【請求項５】 少なくとも配線が銅を主材料とする配線
    材料で形成されている請求項１乃至４いずれか１項に記
    載の半導体装置。
  6. 【請求項６】 第１の金属膜が銅を主材料とする配線材
    料で形成されている請求項１乃至４いずれか１項に記載
    の半導体装置。
  7. 【請求項７】 バンプが、半田ボールである請求項１乃
    至６いずれか１項に記載の半導体装置。
  8. 【請求項８】 バンプが、チップ表面に格子状に配置さ
    れている請求項１乃至７いずれか１項に記載の半導体装
    置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223242A (ja) * 2000-02-09 2001-08-17 Nec Corp フリップチップ型半導体装置及びその製造方法
JP2002313930A (ja) * 2001-04-11 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003124394A (ja) * 2001-10-18 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
US6982494B2 (en) 2002-08-09 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
KR100825768B1 (ko) * 2001-10-26 2008-04-29 삼성전자주식회사 범프를 포함하는 반도체 소자 및 그 형성방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223242A (ja) * 2000-02-09 2001-08-17 Nec Corp フリップチップ型半導体装置及びその製造方法
JP2002313930A (ja) * 2001-04-11 2002-10-25 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003124394A (ja) * 2001-10-18 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置
KR100825768B1 (ko) * 2001-10-26 2008-04-29 삼성전자주식회사 범프를 포함하는 반도체 소자 및 그 형성방법
US6982494B2 (en) 2002-08-09 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
US7239028B2 (en) 2002-08-09 2007-07-03 Oki Electric Industry Co., Ltd. Semiconductor device with signal line having decreased characteristic impedance
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