KR100351699B1 - Ｂｇａ형 반도체장치 - Google Patents

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Abstract

반도체칩의 배선을 통해 전파되는 전기신호와 탑재보드의 회로들을 통해 전파되는 전기신호 사이의 간섭을 효과적으로 제거하거나 억제할 수 있는 칩사이즈 BGA형 반도체장치가 제공된다. 이 장치는, (a)그의 표면상에 본딩패드들을 갖는 반도체칩, (b)상기 칩의 표면상에서, 상기 패드들을 덮도록 형성되며 관통개구들을 갖는 제1절연층, (c)상기 제1절연층상에 형성되며, 상기 제1절연층의 상기 개구들을 통해 상기 패드들과 전기적으로 연결되는 배선들, (d)상기 제1절연층상에서 상기 배선들을 덮도록 형성되며 관통개구들을 갖는 제2절연층, (e)상기 제2절연층상에 형성되고, 관통개구들을 가지며, 동작시 고정된 전압이 인가되도록 설계되고 전기적 차단층으로서 제공되는 제1도전층, 그리고 (f)상기 제1도전층으로부터 돌출되도록 형성되고, 상기 제1도전층의 상기 개구들과 상기 제2절연층의 상기 개구들을 통해 상기 배선들과 전기적으로 연결되는 접속범프들을 구비한다.

Description

ＢＧＡ형 반도체장치{BGA-type Semiconductor device}
본 발명은 BGA(Ball Grid Array)형의 반도체장치에 관한 것으로서, 보다 상세하게는, 반도체칩(즉, 집적회로칩)상에 접속범프를 사용한 배선구조를 갖는 칩사이즈 BGA형 반도체장치에 관한 것이다.
반도체칩상에 형성된 접속범프를 갖는 칩사이즈 BGA형 반도체장치로서, 여러가지 배선구성이 개발되어 왔고 실제 사용되고 있다.
도 1 및 도 2는 이러한 형태의 종래 반도체장치의 제1실시예로, 1995년에 공개된 일본 특개평 7-321157호 공보에 개시되어 있다.
도 1 및 도 2에 도시된 바와 같이, 종래의 반도체장치(60)는 그의 표면에 규칙적으로 배열된 접속전극들 또는 본딩패드들(62)을 갖는 반도체칩(61)(이하, IC칩으로도 기재)을 구비한다. 이 칩(61)은 거의 정방평면형상을 가진다. 이 칩(61)은 보호층(68)으로 덮여있고 이 층(68)으로부터 패드들(62)을 선택적으로 노출시킨다. 양면접착테이프(67)가 보호층(68)에 부착된다.
유연성플라스틱층(64)이 접착테이프(67)에 접착되고, 이에 의해, 층(64)이 칩(61)에 고정된다. 이 유연성층(64)은 거의 정방평면형상이며, 폴리이미드수지등으로 만들어진 유기절연테이프이다. 이 층(64)은, 그의 네 변 부근에 배치된 네 직사각형 윈도우(65)를 가지며, 층캐리어로서 제공된다. 이 층(64)은 균일한 간격으로 배치된 원형 비아홀들(69)을 가지며. 네 윈도우(65)로 둘러싸인 영역내에 그리드를 형성한다.
플라스틱층(64)은 그의 하면에 칩(61)의 표면에 대향하도록 형성된 배선들(63)을 포함한다. 각 배선들(63)은 칩(61)상에 형성된 패드들(62)의 대응하는 하나에 전기적으로 연결된다. 배선들(63)의 내측단들은 층(64)의 대응하는 비아홀(69)로 연장되고, 위로 구부러져 비아홀(69)의 내측으로 들어간다.배선들(63)의 상단은 층(64)의 상부면 근처에 위치된다. 배선들(63)의 외측단은 층(64)의 네 에지(edge)를 따라 규칙적으로 배치된다. 배선들(63)은 층(64)의 윈도우(65)와 오버랩되고, 배선들(63)은 층(64)으로부터 윈도우(65)를 통해 부분적으로 노출된다. 도 2에서 보여지는 바와 같이, 배선들(63)의 노출부분은 칩(61)을 향하여 하방으로 눌려져 대응하는 패드들(62)과 접속되고, 이에 의해, 배선들(63)을 대응하는 패드들(62)에 전기적으로 연결한다.
도전성 범프 또는 전극(66)이 배선들(63)에 대응하는 플라스틱층(64)의 상면에 배치된다. 예컨대, 이 범프들(66)은 솔더로 만들어진다. 이 범프들(66)은 층(64)의 관통홀(69)에 위치된 배선들(63)의 노출된 상단상에 위치되고, 이에 의해 범프들(66)을 대응하는 배선들(63)에 고정시키고 전기적으로 연결한다. 따라서, 범프들(66)은 균일한 간격으로 배치되어 홀(69)과 동일한 그리드를 형성하고, 동시에, 범프들(66)은 대응하는 패드들(62)에 전기적으로 연결된다.
도 3 및 도 4는 이러한 종류의 종래 반도체장치의 제2실시예를 나타낸 것으로서, 1998년에 공개된 일본 특개평 10-189650호에 개시되어 있다. 도 3에서는, 이 장치의 내부구조를 명확하게 하기 위하여 부분적으로 제거되어 있다.
도 3 및 도 4에 도시된 바와 같이, 종래의 반도체장치(79)는 그의 표면에 전극들 또는 본딩패드들(73)을 가진 반도체칩(70)을 구비한다. 이 칩(79)은 직각평면형상을 가진다. 패드들(73)이 칩표면의 중앙영역에 배치된다. 칩(70)의 표면은 그의 중앙영역에 직각관통윈도우(71a)를 갖는 접착테이프(71)로 덮여진다. 패드들(73)은 이 윈도우(71a)를 통해 이 테이프(71)로부터 노출된다.
그의 중앙영역에 직각관통윈도우(72a)를 갖는 직각 플라스틱플레이트(72)가 테이프(71)상으로 부착된다. 이 윈도우(72a)는 테이프(71)의 윈도우(71a)와 거의 전체적으로 오버랩되어 칩(70)상의 패드들(73)이 테이프(71)와 플레이트(72)로부터 노출된다.
표면도전체(즉, 배선; 74)가 기판(72)의 표면상에 형성된다. 이 도전체 또는 배선(74)은 특정한 선형평판형상을 가진다. 윈도우들(71a,72a)의 근처에 위치된 배선(74)의 내측단은 금속와이어(즉, 본딩와이어)(73)를 통해 대응하는 패드들(73)과 전기적으로 연결된다. 이 와이어(74)는 플레이트(72)의 윈도우(72a)를 통해 연장된다.
거의 직각평판형상을 갖는 봉지플라스틱층(76)이 플라스틱플레이트(72)상에 형성되고, 이에 의해, 윈도우들(71a,72a)에 의해 형성된 공간을 채운다. 따라서, 패드들(73), 와이어들(75), 그리고 배선들(74)의 내측단부가 이 층(76)내에 매립된다.
접속단자들로서 제공되는 솔더볼들 또는 접속범프들(77)은 배선들(74)에 대응하는 플레이트(72)상에 배열된다. 이 범프들(77)은 배선들(74)의 외측단에 고정되어 전기적으로 연결된다. 따라서, 범프들(77)은 대응하는 패드들(73)에 전기적으로 연결된다.
도 5 내지 도 7은 이러한 종류의 종래 반도체장치의 제3실시예를 나타낸 것으로서, 본 발명의 발명자에 의해 개발된 것이고, 1999년 4월에 공개된 일본 특개평 11-121518호 공보에 개시되어 있다. 이 장치의 내부구조를 명확하게 하기 위하여, 도 5에서는 이 장치가 부분적으로 제거되어 있다.
도 5 내지 도 7에 도시된 바와 같이, 이 종래의 반도체장치(80)는 그의 표면에 본딩패드들(82)을 갖는 반도체 또는 IC칩(81)을 구비한다. 이 칩(81)은 직각평면형상을 가진다. 패드들(82)은 칩(81)의 두개의 대향에지들을 따라서 규칙적으로 배열된다. 칩(81)의 표면은 플라스틱시트(83)로 덮여있고, 이 시트(83)를 통해 패드들(82)을 선택적으로 노출시킨다.
특정한 평면형상을 가지는 금속배선(84)이 패드들(82)에 대응하는 시트(83)상에 형성된다. 이 배선들(84)의 외측단은 시트(83)의 대응하는 개구들을 통해 패드들(82)과 접속되고, 이에 의해, 도 7에 명확하게 도시된 바와 같이, 배선들(84)을 대응하는 패드들(82)과 전기적으로 연결시킨다.
솔더볼들 또는 접속범프들(86)은 대응하는 배선들(84)의 내측단에 고정된다. 따라서, 범프들(86)은 대응하는 패드들(82)과 전기적으로 연결된다.
커버링플라스틱층(85)이 플라스틱시트(83)상에 형성되어, 도 7에 도시된 바와 같이, 배선들(84)과 패드들(82)들 전체적으로 덮고 이 층(85)으로 부터 범프들(86)을 노출시킨다.
그러나, 상술한 종래 반도체장치들(60,79,80)에 있어서, 배선들(63,74,84)에 관련된 노이즈의 문제에 대한 측정에 관하여는 고려되지 않았다.
상세하게는, 칩사이즈 BGA형 반도체장치는 일반적으로 적절한 탑재보드(예컨대, 인쇄배선보드, PWB)상에 접속범프 또는 솔더볼로 탑재되거나 조립된다. 따라서, 반도체칩의 표면은 이 보드의 표면과 가깝게 접하기 쉽다.
상술한 경향을 고려하면, 도 1 및 도 2에 도시된 종래의 반도체장치(60)에 있어서, IC칩(61)상의 배선(63)과 보드상의 회로 사이의 거리는 극히 작다. 그 결과, 칩(61)상의 배선들(63)을 통해 전파되는 전기신호는 보드의 회로를 통해 전파되는 전기신호에 의해 영향을 받아 노이즈가 발생되기 쉽다. 다시 말하면, 보드의 회로를 통해 전파되는 전기신호는 칩(61)상의 배선들(63)을 통해 전파되는 전기신호를 간섭하여, 결과적으로 노이즈를 발생시킨다.
또한, 배선들(63)이 칩(61)의 표면 근처에 배치되어 있기 때문에, 배선들(63)과 칩(61)의 내부회로들(미도시)간의 거리는 극히 작다. 따라서, 배선들(63)을 통해 전파되는 전기신호와 칩(61)의 내부회로들을 통해 전파되는 전기신호가 서로를 간섭하여, 결과적으로 노이즈를 발생시킨다.
도 3 및 도 4에 도시된 종래의 반도체장치(79)에 있어서는, 도 1 및 도 2에 도시된 장치(60)와 유사하게, 플라스틱플레이트(72)상의 배선들(74)과 탑재보드상의 회로 사이의 거리가 극히 작다. 그 결과, 배선들(74)을 통해 전파되는 전기신호와 보드의 회로를 통해 전파되는 전기신호는 서로를 간섭한다. 또한, 배선들(74)과 칩(70)의 내부회로 사이의 거리가 극히 작기 때문에, 배선들(74)을 통해 전파되는 전기신호와 보드의 회로를 통해 전파되는 전기신호 사이에서 상기와 같은 동일한 문제점이 일어난다.
도 5 내지 도 7에 도시된 종래의 반도체장치에 있어서는, 도 1 및 도 2에 도시된 장치(60)와 유사하게, 칩(81)상의 배선(84)과 탑재보드상의 회로 사이의 거리가 극히 작다. 그 결과, 배선들(84)을 통해 전파되는 전기신호와 보드의 회로를 통해 전파되는 전기신호는 서로를 간섭한다. 또한, 배선들(84)과 칩(81)의 내부회로 사이의 거리가 극히 작다. 따라서, 배선들(84)을 통해 전파되는 전기신호와 보드의 회로를 통해 전파되는 전기신호 사이에서 상기와 같은 동일한 문제점이 일어난다.
상술한 설명으로부터 나타나는 바와 같이, 종래의 반도체장치들(60,79,80)에 있어서, 간섭에 기인한 노이즈에 관련된 문제에 대한 측정이 이루어지지 않는다.
간섭에 관련된 문제들을 해결하기 위하여, 반도체칩(61,70,81) 그 자체가 차단플레이트 또는 층을 포함하는 특정한 구조를 갖도록 구성될 수 있다. 그러나, 이러한 특정한 구조는 반도체장치들(60,79,80)의 미세화가 억제되거나 제한되고 이 장치들(60,79,80)의 제조비용이 높아지는 다른 문제점을 발생시킨다.
따라서, 본 발명의 목적은, 반도체칩의 배선을 통해 전파되는 전기신호와 탑재보드의 회로를 통해 전파되는 전기신호 사이의 간섭을 효과적으로 제거하거나 억제하는 BGA형 반도체장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 반도체칩의 배선을 통해 전파되는 전기신호와 칩 자체의 내부회로를 통해 전파되는 전기신호 사이의 간섭을 효과적으로 제거하거나 억제하는 BGA형 반도체장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 반도체칩 자체의 특정한 구조를 사용하지 않고 전기신호들의 방해에 관련된 상술한 문제점들을 해결할 수 있는 BGA형 반도체장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은, 전기신호들의 간섭에 의해 야기되는 노이즈를 효과적으로 방지하거나 억제하는 BGA형 반도체장치를 제공하는 것에 있다.
도 1은 종래의 칩사이즈 BGA형 반도체장치의 제1예의 구성을 나타내는 개략평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따른 개략단면도이다.
도 3은 종래의 칩사이즈 BGA형 반도체장치의 제2예의 구성을 나타내는 개략평면도이며, 일부분은 명확화를 위해 생략되었다.
도 4는 도 3의 Ⅳ-Ⅳ선을 따른 개략단면도이다.
도 5는 종래의 칩사이즈 BGA형 반도체장치의 제3예의 구성을 나타내는 개략평면도이며, 일부분은 명확화를 위해 제거되었다.
도 6은 도 5의 Ⅵ-Ⅵ선을 따른 개략단면도이다.
도 7은 도 6의 A영역을 확대한 개략 부분단면도이다.
도 8은 본 발명의 제1실시예에 따른 칩사이즈 BGA형 반도체장치의 구성을 나타내는 개략단면도이며, 일부분은 명확화를 위해 제거되었다.
도 9는 도 8의 Ⅸ-Ⅸ선을 따른 개략단면도이다.
도 10은 도 9의 B영역을 확대한 개략 부분단면도이다.
도 11은 도 8의 제1실시예에 따른 장치의 배선, 본딩패드, 그리고 랜드의 레이아웃을 나타내는 개략단면도이다.
도 12는 본 발명의 제2실시예에 따른 칩사이즈 BGA형 반도체장치의 구조를 나타내는 개략단면도이며, 일부분은 명확화를 위해 제거되었다.
도 13은 도 12의 ⅩⅢ-ⅩⅢ을 따른 개략단면도이다.
도 14는 도 13의 C영역을 확대한 개략 부분단면도이다.
도 15는 본 발명의 제3실시예에 따른 칩사이즈 BGA형 반도체장치의 구조를 나타내는 개략단면도이다.
※도면의 주요부분에 대한 부호의 설명
1,1A,1B : 반도체장치 2 : IC칩
3 : 본딩패드 4,7,21 : 폴리이미드층
5 : 랜드 6 : 배선
8,22 : 금속층 9 : 수지층
10 : 솔더볼 11 : 슬릿
13,14,23,24 : 개구 15 : 배리어금속층
16 : Cu층 17,25 : 배리어금속서브층
18,26 : Cu서브층
상술한 및 특별히 언급하지 않은 여타의 목적이 당업자에게는 하기의 설명으로 부터 명백해질 것이다.
본 발명에 따른 BGA형 반도체장치는,
(a)그의 표면상에 본딩패드들을 갖는 반도체칩;
(b)상기 칩의 표면상에서 상기 패드들을 덮도록 형성되며, 관통개구들을 갖는 제1절연층;
(c)상기 제1절연층상에 형성되며, 상기 제1절연층의 상기 개구들을 통해 상기 패드들과 전기적으로 연결되는 배선들;
(d)상기 제1절연층상에서 상기 배선들을 덮도록 형성되며 관통개구들을 갖는 제2절연층;
(e)상기 제2절연층상에 형성되고, 관통개구들을 가지며, 동작시 고정된 전압이 인가되도록 설계되고 전기적 차단층으로서 제공되는 제1도전층; 그리고
(f)상기 제1도전층으로부터 돌출되도록 형성되고, 상기 제1도전층의 상기 개구들과 상기 제2절연층의 상기 개구들을 통해 상기 배선들과 전기적으로 연결되는 접속범프들을 구비한다.
본 발명의 제1면에 따른 BGA형 반도체장치에 있어서, 제1도전층은 제2절연층상에서 아래의 칩의 본딩패드들과 아래의 배선들을 덮도록 형성된다. 따라서, 제1면에 따른 반도체장치가 접속범프들을 사용하여 탑재보드에 탑재되는 경우에, 제1도전층이 칩의 배선들과 보드의 회로들 사이에 위치한다.
또한, 제1도전층은 동작시 고정된 전압이 인가되도록 설계되고 전기적 차단층으로서 제공된다. 따라서, 반도체칩의 배선들을 통해 전파되는 전기신호와 탑재보드의 회로들을 통해 전파되는 전기신호 사이의 간섭이 효과적으로 제거되거나 억제될 수 있다. 이는 전기신호들의 간섭에 의해 야기되는 노이즈가 효과적으로 제거되거나 억제될 수 있다는 것을 의미한다.
또한, 전기적 차단층으로서 제공되는 제1도전층은 제2절연층상에 부가적으로 형성될 수 있다. 따라서, 상기 확인된 장점은 칩 자체의 특정한 구조를 사용하지 않고 얻어진다.
제1면에 따른 장치의 바람직한 실시예에 있어서, 제1금속층은, 제1금속층과 제2절연층의 열팽창율들간의 차이에 의한 스트레스를 완화하기 위한 슬릿들을 갖는다.
제1면에 따른 장치의 또 다른 바람직한 실시예에 있어서, 배선들상에 형성된 도전성 랜드들을 추가로 구비한다. 상기 범프들은 이 랜드들상에 위치된다.
제1면에 따른 장치의 또 다른 바람직한 실시예에 있어서, 칩의 표면상에서 패드들을 덮도록 형성된 제3절연층과 이 제3절연층상에 형성된 제2도전층을 추가로 구비한다. 상기 제1절연층은 상기 제2도전층상에 위치한다. 제2도전층은 동작시 고정된 전압이 인가되도록 설계되고 또 다른 전기적 차단층으로서 제공된다.
바람직하게는, 제1및 제2금속층들중 적어도 하나는 배리어서브층과 도전성서브층을 포함하는 다층구조를 가진다. 이 도전성서브층은 Cu로 만들어지는 것이 바람직하다.
본 발명의 제2면에 따른 BGA형 반도체장치는,
(a)그의 표면상에 본딩패드들을 갖는 반도체칩;
(b)상기 칩의 표면상에서 상기 패드들을 덮도록 형성되며, 관통개구들을 갖는 제1절연층;
(c)상기 제1절연층상에 형성되고, 관통개구들을 가지며, 동작시 고정된 전압이 인가되도록 설계되고 전기적 차단층으로서 제공되는 제1도전층;
(d)상기 제1도전층상에 형성되며, 관통개구들을 갖는 제2절연층;
(e)상기 제2절연층상에 형성되고, 상기 제1절연층의 상기 개구들과 상기 제2절연층의 상기 개구들을 통해 상기 패드들과 전기적으로 연결되는 배선들;
(f)상기 제2절연층상에 형성되며, 관통개구들을 갖는 제3절연층; 그리고
(g)상기 제3절연층으로부터 돌출되도록 형성되고, 상기 제3절연층의 상기 개구들을 통해 상기 배선들과 전기적으로 연결되는 접속범프들을 구비한다.
본 발명의 제2면에 따른 BGA형 반도체장치에 있어서, 제1면에 따른 장치에서와 동일한 이유때문에, 제1면에 따른 장치에서와 동일한 장점이 있다.
본 발명을 적절하게 수행하기 위해, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예들을 상세히 설명한다.
제1실시예
도 8 및 도 9에 도시된 바와 같이, 본 발명의 제1실시예에 따른 칩사이즈 BGA형 반도체장치(1)는 그의 표면에 본딩패드들(3)과 본딩패드들(3a)을 갖는 반도체 또는 IC칩(2)을 구비한다. 칩(2)의 거의 정방평면형상이다. 이 패드들(3,3a)은 칩표면주변에 칩(2)의 네 에지를 따라 배열된다. 패드들(3a)은 접지단자로서 제공되고 패드들(3)은 신호 또는 전원단자로서 제공된다. 칩(2)의 표면은 제1폴리이미드층(4)(제1절연층으로서 제공된다)으로 덮여진다. 이 층(4)은 아래의 패드들(3,3a)을 노출시키는 개구들(13)을 가진다.
배선들(6)과 배선들(6a)이 제1폴리이미드층(4)상에 패드들(3,3a)에 대하여 각각 형성된다. 도 11에 도시된 바와 같이, 배선들(6,6a)의 외측단은 패드들(3,3a)(즉, 층(4)의 개구들(13))과 각각 오버랩되도록 위치된다. 따라서, 배선들(6,6a)은 층(4)의 개구들(13)을 통해 패드들(3,3a)과 각각 전기적으로 연결된다. 각각이 거의 정방평면형상을 갖는 배선들(6,6a)의 내측단은 각각 패드들(3,3a)과 오버랩되지 않도록 배열되어 층(4)상에서 어레이를 형성한다.
도 8 및 도 9에 도시된 바와 같이, 도전성 랜드들(5,5a)이 각각 배선들(6,6a)의 내측단상에 형성되어 고정된다. 각각이 거의 원형평면형상을 갖는 랜드들(5,5a)은, 도 11에 도시된 바와 같이, 매트릭스어레이로 배열된다. 랜드들(5,5a)은 구리(Cu)등의 도전성금속으로 만들어진다. 랜드들(5,5a)은 각각 배선들(6,6a)과 전기적으로 연결된다. 따라서, 랜드들(5,5a)은 각각 배선들(6,6a)을 통해 칩(2)의 본딩패드들(3,3a)과 전기적으로 연결된다.
도 10에 도시된 바와 같이, 각 배선들(6,6a)은, 질화티타늄(TiN)과 티타늄텅스텐(TiW)등의 금속으로 만들어진 배리어금속층(하층)(15)과 Cu로 만들어진 저전기저항층(상층)(16)으로 형성된 이층구조를 갖는다. 이 배리어금속층(15)은, Cu층(16)내의 Cu원자가 아래에 있는 칩(2)의 패드들(3,3a)로 침투하는 것을 방지하는 배리어로서 제공된다.
또한, 제2폴리이미드층(7)(제2절연층으로서 제공된다)이 제1폴리이미드층(4)상에 형성되어 배선들(6,6a)과 패드들(3,3a)을 덮는다. 각각이 배선들(6,6a)의 내측단에 고정된 랜드들(5,5a)이 이 층(7)으로부터 노출된다.
양호한 전기전도성을 갖는 제1금속층(8)이 제2폴리이미드층(7)상에 형성된다. 이 층(8)은 랜드들(5)에 대응하는 위치에서 거의 원형의 개구들(14,14a)을 가진다. 이 개구들(14)은 랜드들(5)의 외경보다 큰 내경을 가지며, 이에 의해, 랜드들(5)로부터 층(8)을 분리한다. 따라서, 이 층(8)은 랜드들(5)로부터 전기적으로 절연된다. 이와는 달리, 개구(14a)는 랜드(5a)의 외경과 거의 동일한 내경을 가지며, 이에 의해, 층(8)과 랜드(5a)를 접촉시킨다. 따라서, 이 층(8)은 랜드(5a)(즉, IC칩(2)의 접지단자로서 제공되는 본딩패드(3a))와 전기적으로 접속된다.
도전성 랜드(5)의 상단은 대응하는 개구들(14)을 통해 제1금속층(8)으로부터 돌출된다. 마찬가지로, 도전성 랜드(5a)의 상단은 개구(14a)를 통해 이 층(8)으로부터 노출된다.
도 8에 도시된 바와 같이, 제1금속층(8)은 관통슬릿들(11)을 가진다. 이 슬릿들(11)은 층(8)의 전체 영역위에서 규칙적으로 배열된다. 이 슬릿들(11)은 제1금속층(8)과 제2폴리이미드층(7)의 열팽창율들간의 차이에 기인하는 스트레스를 완화시키기 위해 제공된다.
제1금속층(8)은, TiN과 TiW등의 금속으로 만들어진 배리어금속서브층(하층)(17)과 Cu로 만들어진 저전기저항서브층(상층)(18)으로 형성된 이층구조를 갖는다. 이 배리어금속서브층(17)은, Cu서브층(18)내의 Cu원자가 아래의 구조로 침투하는 것을 방지하는 배리어로서 제공된다.
코팅 또는 커버링수지층(9)이 제1금속층(8)상에 형성되어 랜드들(5,5a)의 상단을 선택적으로 노출시킨다. 이 랜드들(5,5a)의 상단은 층(9)의 표면과 거의 동일한 레벨이다.
솔더볼들 또는 접속범프들(10,10a)이 랜드들(5,5a)의 노출된 상단에 각각 고정된다. 이 볼들(10,10a)은 전체적으로 코팅 또는 커버링수지층(9)의 외측에 위치된다. 따라서, 볼들(10)은 랜드들(5)과 배선들(6)을 통해 대응하는 칩(2)의 패드들(3)에 전기적으로 연결된다. 이 볼들(10)은 제1금속층(8)으로부터 전기적으로 분리된다. 이와는 달리, 볼(10a)은 랜드(5a)와 배선(6a)을 통해 대응하는 칩(2)의 패드(3a)에 전기적으로 연결되고, 동시에, 이 볼(10a)은 랜드(5a)를 통해 제1금속층(8)과 전기적으로 연결된다. 이 패드(3a)는 칩(2)의 접지단자로서 제공되기 때문에, 볼(10a)은 패드(3a)의 접지전압을 공급하기 위한 반도체장치(1)의 접지단자로서 제공된다.
다음에, 상술한 구조를 갖는 제1실시예에 따른 반도체장치(1)의 제조방법을 설명한다.
먼저, 소정의 기능을 제공하도록 구성된 복수개의 반도체칩(2)이 반도체웨이퍼(미도시)상에서 제조되고, 이어서, 칩들(2)이 양호한 지의 여부를 알아내는 특정한 전기적 테스트가 수행된다. 다음에, 폴리이미드가 웨이퍼의 전면에 도포되어 각 칩(2)의 전면상에 제1폴리이미드층(4)을 형성한다. 이어서, 이 층(4)이 선택적으로 제거되어 각 칩(2)의 패드들(3,3a)을 위한 개구들(13,13a)을 형성한다.
다음에, 진공스퍼터링장치내에서, TiN 또는 TiW 그리고 Cu가 연속적으로 각 칩(2)의 제1폴리이미드층(4)상에 증착되어, 대략 200㎚의 두께를 갖는 TiN 또는 TiW층(15)과 대략 500㎚의 두께를 갖는 Cu층(16)으로 만들어진 이층구조를 형성한다. 이어서, 이 이층구조는 패터닝되어 각 칩(2)의 층(4)상에 배선들(6,6a)을 형성한다. 이 배선들(6,6a)은 각각 층(4)의 개구들(13)을 통해 패드들(3,3a)과 접촉된다.
다음에, 대략 10 ~ 15㎛의 두께를 갖는 Cu층이 도금법에 의해 제1폴리이미드층(4)상에 선택적으로 증착되어 배선들(6,6a)을 덮어, 배선들(6,6a)의 내측단상에 각각 랜드들(5,5a)을 형성한다.
이어서, 폴리이미드가 도포되어 웨이퍼의 전면을 다시 덮어, 제1폴리이미드층(4)상에 대략 10㎛의 두께를 갖는 제2폴리이미드층(7)을 형성하여 배선들(6,6a)을 덮는다. 이 제2폴리이미드층(7)은 선택적으로 제거되어 층(7)으로부터 랜드들(5,5a)의 상단을 노출시킨다.
또한, 진공스퍼터링장치내에서, TiN 또는 TiW 그리고 Cu가 연속적으로 제2폴리이미드층(7)상에 증착되어, 대략 200㎚의 두께를 갖는 TiN 또는 TiW서브층(17)과대략 500㎚의 두께를 갖는 Cu서브층(18)으로 만들어진 이층구조를 형성한다. 따라서, 제1금속층(8)이 층(7)상에 형성된다. 이 금속층(8)이 선택적으로 제거되어 개구들(14,14a)과 슬릿들(11)을 형성하고, 이 개구들(14,14a)을 통해 각각 층(8)으로부터 랜드들(5,5a)을 노출시킨다. 이 때, 이 층(8)은 랜드(5a)의 외면과 접촉하고 랜드들(5)과 분리되도록 형성된다.
이어서, 코팅 또는 커버링수지가 도포되어 웨이퍼의 전면을 덮어, 각 칩(2)상에 대략 10 ~ 50㎛의 두께를 갖는 코팅 또는 커버링수지층(9)을 형성한다. 이 때, 수지층(9)은 제1금속층(8)의 슬릿들(11)을 통해 아래의 제2폴리이미드층(7)과 접촉된다. 이렇게 형성된 수지층(9)은 선택적으로 제거되어 이 층(9)으로부터 랜드들(5,5a)을 노출시킨다.
솔더페이스트가 랜드들(5,5a)의 노출된 상단에 도포되고, 이어서, 그 위에 솔더조각이 위치된다. 이 볼들(10,10a)이 공지된 리플로우법으로 처리되고, 이에 의해, 랜드들(5,5a)의 상단상에 솔더볼들(10,10a)을 형성한다. 이 볼들(10,10a)은 각각 냉각후에 랜드들(5,5a)에 자동적으로 고정되거나 접합된다.
마지막으로, 웨이퍼가 다이싱(dicing) 또는 레이저처리법에 의해 조각들로 절단되고, 그 결과, 상술한 구조의 반도체장치(1)가 완성된다.
상술한 바와 같이, 제1실시예에 따른 반도체장치(1)에 있어서, 제1금속층(8)이 제2폴리이미드층(7)을 통해 배선들(6,6a)상에 형성된다. 이 금속층(8)은 랜드(5a)와 배선(6a)을 통해 솔더볼(10a)(즉, 접지단자)에 전기적으로 연결되고, 여기에서, 솔더볼(10a)은 칩(2)의 본딩패드(3a)와 전기적으로 연결된다.
따라서, 이 장치(1)가 솔더볼들(10,10a)을 가진 탑재보드(예컨대, PWB)에 탑재되는 경우에, 제1금속층(8)이 칩(2)의 배선들(6,6a)과 보드의 내부 및 외부회로사이에 존재한다.
또한, 이 장치(1)의 동작에 있어서, 볼(10a), 랜드(5a), 및 배선(6a)을 통해 IC칩(2)의 패드(3a)에 공급되는 일정한 접지전압이 금속층(8)으로 인가된다. 따라서, 배선들(6)은 금속층(8)에 의해 보드의 회로들로부터 전기적으로 차단된다.
그 결과, 반도체칩(2)의 배선들(6)을 통해 전파되는 전기신호와 탑재보드의 회로를 통해 전파되는 전기신호 사이의 간섭이 효과적으로 제거되거나 억제될 수 있다. 이는 이 신호들 사이의 간섭에 기인한 노이즈를 억제한다.
이 장점들은 IC칩(2) 자체의 구조를 변경하지 않고서도 얻을 수 있다. 다시 말하면, 칩(2)의 특정한 구조를 사용하지 않고도 얻을 수 있다.
제2실시예
도 12 내지 도 14는 본 발명의 제2실시예에 따른 칩사이즈 BGA형 반도체장치(1A)를 나타낸 것으로서, 제3폴리이미드층(21)과 제2금속층(22)이 반도체칩(2)의 표면과 제1폴리이미드층(4) 사이에 부가적으로 제공된다는 점을 제외하고는, 도 8 내지 도 11의 제1실시예에 따른 장치(1)와 동일한 구조를 갖는다. 따라서, 여기에서는, 도 12 내지 도 14에서의 동일한 소자 또는 부분에는 제1실시예에서 사용된 동일한 참조번호를 부여함으로써, 간략화를 위해 동일한 구조에 관한 설명은 생략한다.
도 13 및 도 14에 도시된 바와 같이, 칩(2)의 표면이 제3폴리이미드층(21)(즉, 제3절연층)으로 덮여진다. 이 폴리이미드층(21)은 각각 패드들(3,3a)을 노출시키는 개구들(23,23a)을 가진다.
제2금속층(22)이 제3폴리이미드층(21)상에 형성된다. 도 14에 도시된 바와 같이, 이 층(22)은 TiN 또는 TiW로 만들어진 배리어금속서브층(25)과 저전기저항을 갖는 Cu서브층(26)으로 형성된 이층구조를 가진다. 도 13에 도시된 바와 같이, 이 층(22)은 아래의 칩(2)의 패드들(3)을 노출시키는 개구들(24)을 가지고, 따라서, 이 층(22)은 배선들(6)로부터 전기적으로 분리된다. 이와 달리, 층(22)은 아래의 칩(2)의 패드(3a)를 노출시키는 개구를 갖지 않고, 따라서, 이 층(22)은 아래의 패드(3a)와 접촉하여 전기적으로 연결된다.
제1금속층(8)과 유사하게, 제2금속층(22)은 층(8)에 형성된 슬릿들(11)과 동일한 방식으로 배열된 관통슬릿들(미도시)을 갖는다.
제2금속층(22)상에 형성된 제1폴리이미드층(4)은 아래의 패드들(3)을 노출시키는 개구들(13)과 아래의 제2금속층(22)을 노출시키는 개구(13a)를 가진다. 이 개구(13a)는 패드(3a)와 전체적으로 오버랩된다. 제1폴리이미드층(4)은 개구(24)의 내면을 따라 제2금속층(22)의 전면을 덮는다.
배선들(6,6a)은 제1폴리이미드층(4)상에 형성되어, 층(4)의 대응하는 개구들(13)과 제3폴리이미드층(21)의 대응하는 개구들(23)을 통해, 패드들(3)과 전기적으로 연결된다. 이 배선(6a)은 층(4)의 개구(13a)를 통해 제2금속층(22)에 전기적으로 연결된다.
제1실시예에 따른 반도체장치(1)와 마찬가지로, 랜드들(5,5a)은 각각 배선들(6,6a)의 내측단상에 형성된다. 이 배선들(6,6a)은 제1폴리이미드층(4)상에 형성된 제2폴리이미드층(7)으로 덮여진다. 제2폴리이미드층(7)은 랜드(5a)에 전기적으로 연결된 제1금속층(8)으로 덮여진다. 이 층(8)은 수지층(9)으로 덮여진다. 솔더볼들(10,10a)(즉, 접속범프들)이 층(9)으로부터 노출된 랜드들(5,5a)에 고정된다.
솔더볼들(10)은 랜드들(5)과 배선들(6)을 통해 칩(2)의 패드들(3)에 전기적으로 연결된다. 솔더볼(10a)은 랜드(5a)와 제2금속층(22)을 통해 칩(2)의 패드(3a)에 전기적으로 연결된다. 이 볼(10a)은 패드(3a)에 접지전압을 공급하기 위한 접지단자로서 제공된다.
다음에, 제2실시예에 따른 반도체장치(1A)의 제조방법을 설명한다.
먼저, 소정의 기능을 제공하도록 구성된 복수개의 반도체칩(2)이 반도체웨이퍼(미도시)상에서 제조되고, 이어서, 칩들(2)이 양호한 지의 여부를 알아내는 특정한 전자테스트가 수행된다. 다음에, 폴리이미드가 웨이퍼의 전면에 도포되어 각 칩(2)의 전면상에 제3폴리이미드층(21)을 형성한다. 이어서, 이 층(21)이 선택적으로 제거되어 각 칩(2)의 패드들(3,3a)을 위한 개구들(23,23a)을 형성한다.
다음에, 진공스퍼터링장치내에서, TiN 또는 TiW 그리고 Cu가 연속적으로 각 칩(2)의 제3폴리이미드층(21)상에 증착되어, 대략 200㎚의 두께를 갖는 TiN 또는 TiW서브층과 대략 500㎚의 두께를 갖는 Cu서브층(26)으로 만들어진 이층구조를 형성한다. 따라서, 서브층들(25,26)을 갖는 제2금속층(22)이 형성된다. 이렇게 형성된 막(22)은 선택적으로 제거되어 칩(2)의 패드들(3)을 노출시키는 개구들(24)을형성한다.
폴리이미드가 웨이퍼의 전면에 도포되어 각 칩(2)상에 제1폴리이미드층(4)을 형성한다. 이 층(4)은 선택적으로 제거되어 각 칩(2)의 패드들(3.3a)을 위한 개구들(13,13a)을 형성한다.
이후의 공정들은 제1실시예에 따른 제조방법과 동일하고, 따라서, 여기에서 이들 공정들에 대한 설명은 생략한다.
상술한 바와 같이, 제2실시예에 따른 반도체장치(1A)에 있어서, 제2금속층(22)이 제3폴리이미드층(21)을 개재하여 반도체칩(2)위에 형성된다. 제2폴리이미드층(7)은 제1폴리이미드층(4)상에 형성되어 배선들(6,6a)을 덮는다. 제1금속층(8)은 제2폴리이미드층(7)상에 형성되어 랜드(5a)를 통해 솔더볼(10a)(즉, 접지단자)에 전기적으로 연결되고, 여기에서 볼(10a)은 칩(2)의 패드(3a)에 전기적으로 접속된다. 제2금속층(22)은 배선(6a)과 랜드(5a)를 통해 솔더볼(10a)(즉, 접지단자)에 전기적으로 접속된다.
따라서, 반도체장치(1A)가 솔더볼들(10,10a)을 갖는 PWB등의 탑재보드상에 탑재되는 경우에, 제1금속층(8)이 칩(2)의 배선들(6,6a)과 보드의 외부 및 내부회로들 사이에 존재하고, 동시에, 제2금속층(22)이 배선들(6,6a)과 칩(2)의 내부회로들 사이에 존재한다. 또한, 제1금속층(8)뿐 아니라 제2금속층(22)이 랜드(5a)와 배선(6a)을 통해 솔더볼(10a)(즉, 접지단자)에 전기적으로 연결되고, 여기에서, 솔더볼(10a)은 칩(2)의 본딩패드(3a)에 전기적으로 연결된다.
또한, 이 장치(1A)의 동작에 있어서, 볼(10a), 랜드(5a), 및 배선(6a)을 통해 IC칩(2)의 패드(3a)에 공급되는 일정한 접지전압이 제1및 제2금속층(8,22)으로 인가된다. 따라서, 배선들(6)은 제1금속층(8)에 의해 보드의 회로들로부터 전기적으로 차단되고, 동시에, 배선들(6)은 제2금속층(22)에 의해 칩(2)의 내부회로들로부터 전기적으로 차단된다.
그 결과, 반도체칩(2)의 배선들(6)을 통해 전파되는 전기신호와 탑재보드의 회로를 통해 전파되는 전기신호 사이의 간섭이 효과적으로 제거되거나 억제될 수 있다. 이는 제1실시예에 따른 장치(1)보다 더욱 효과적으로 이 신호들 사이의 간섭에 기인한 노이즈를 억제한다.
이 장점들은 IC칩(2) 자체의 구조를 변경하지 않고서도 얻을 수 있다. 다시 말하면, 칩(2)의 특정한 구조를 사용하지 않고도 얻을 수 있다.
제3실시예
도 15는 본 발명의 제3실시예에 따른 칩사이즈 BGA형 반도체장치(1B)를 나타낸 것으로서, 제2실시예에 따른 반도체장치(1A)로부터 제1금속층(8)을 제거함으로써 얻어진 구조를 가진다. 따라서, 여기에서는, 간략화를 위해 도 15에서의 동일한 소자들에는 제2실시예에서 사용된 동일한 참조번호를 부여함으로써, 구조에 대한 설명은 생략한다.
제3실시예에 따른 반도체장치(1B)에 있어서는, 제2실시예에 따른 반도체장치(1A)와 마찬가지로, 배선들(6)이 제2금속층(22)에 의해 칩(2)의 내부회로들로부터 전기적으로 차단된다.
그 결과, 반도체칩(2)의 배선들(6)을 통해 전파되는 전기신호와 칩(2)의 내부회로들을 통해 전파되는 전기신호 사이의 간섭이 효과적으로 제거되거나 억제될 수 있다. 이는 이 신호들 사이의 간섭에 기인한 노이즈를 효과적으로 억제한다.
이 장점들은 IC칩(2) 자체의 구조를 변경하지 않고서도 얻을 수 있다. 다시 말하면, 칩(2)의 특정한 구조를 사용하지 않고도 얻을 수 있다.
변형예
본 발명이 상술한 제1내지 제3실시예에 한정되지 않고 다양한 변형이 적용될 수 있다는 것은 당연하다. 예들 들면, 제1내지 제3실시예들에 따른 상술한 반도체장치들(1,1A,1B)에 있어서, 제1금속층(8) 및/또는 제2금속층(22)이 칩(2)의 패드(3a)에 전기적으로 연결된다. 그러나, 본 발명은 이 구조에 한정되지 않는다. 제1금속층(8)이 랜드(5a)로부터 분리되고 다른 배선 또는 배선구조를 통해 반도체칩(2)의 패드(3a)에 전기적으로 연결될 수 있는 것은 당연하다.
제1및 제2금속층들(8,22)이 접지전위로 인가되지만, 이들은 접지전압 이외의 전원전압 또는 접지전압과 전원전압간의 전압등의 다른 전압으로 인가될 수 있다. 제1및 제2금속층들(8,22)은 각각 동일하거나 서로 다른 일정치를 갖는 전압으로 인가될 수 있다.
제1금속층(8)의 슬릿들(11)은 제거될 수 있다. 제2금속층(22)의 슬릿들도 제거될 수 있다.
각 제1및 제2금속층들(8,22)은 소정의 도전성을 갖는 다른 전도층으로 대체될 수 있다.
본 발명의 바람직한 형태들이 설명되었지만, 당업자에게는 본 발명의 사상에서 벗어나지 않고 변경이 가능하다. 따라서, 본 발명의 범위는 첨부되는 특허청구범위에 의해 결정되어야 한다.
상술한 바와 같이, 본 발명에 따르면, 반도체칩의 배선들을 통해 전파되는 전기신호와 탑재보드의 회로를 통해 전파되는 전기신호 사이의 간섭이 효과적으로 제거되거나 억제될 수 있다. 이는 이 신호들 사이의 간섭에 기인한 노이즈를 억제할 수 있다. 이 장점들은 IC칩 자체의 구조를 변경하지 않고서도 얻을 수 있다. 다시 말하면, 칩의 특정한 구조를 사용하지 않고도 얻을 수 있다.

Claims (10)

  1. BGA형 반도체장치에 있어서:
    (a)그의 표면상에 본딩패드들을 갖는 반도체칩;
    (b)상기 칩의 표면상에서, 상기 패드들을 덮도록 형성되며 관통개구들을 갖는 제1절연층;
    (c)상기 제1절연층상에 형성되며, 상기 제1절연층의 상기 개구들을 통해 상기 패드들과 전기적으로 연결되는 배선들;
    (d)상기 제1절연층상에서 상기 배선들을 덮도록 형성되며 관통개구들을 갖는 제2절연층;
    (e)상기 제2절연층상에 형성되고, 관통개구들을 가지며, 동작시 고정된 전압이 인가되도록 설계되고 전기적 차단층으로서 제공되는 제1도전층; 그리고
    (f)상기 제1도전층으로부터 돌출되도록 형성되고, 상기 제1도전층의 상기 개구들과 상기 제2절연층의 상기 개구들을 통해 상기 배선들과 전기적으로 연결되는 접속범프들을 구비하는 BGA형 반도체장치.
  2. 제1항에 있어서, 상기 제1금속층은 상기 제1도전층과 상기 제2절연층의 열팽창율간의 차이에 기인하는 스트레스를 완화하기 위한 슬릿들을 갖는 것을 특징으로 하는 BGA형 반도체장치.
  3. 제1항에 있어서, 상기 배선들상에 형성되는 도전성 랜드들을 추가로 구비하고, 상기 범프들은 상기 랜드들상에 위치되는 것을 특징으로 하는 BGA형 반도체장치.
  4. 제1항에 있어서,
    상기 칩의 표면상에 상기 패드들을 덮도록 형성된 제3절연층; 그리고
    상기 제3절연층상에 형성된 제2도전층을 추가로 구비하며;
    상기 제1절연층은 상기 제2도전층상에 위치되고;
    상기 제2도전층은 동작시에 고정된 전압이 인가되도록 설계되며 또 다른 전기적 차단층으로 제공되는 것을 특징으로 하는 BGA형 반도체장치.
  5. 제1항에 있어서, 상기 제1금속층은 배리어서브층과 도전성서브층을 포함하는 다층구조를 갖는 것을 특징으로 하는 BGA형 반도체장치.
  6. 제4항에 있어서, 상기 제1및 제2금속층들중 적어도 하나는 배리어서브층과 도전성서브층을 포함하는 다층구조를 갖는 것을 특징으로 하는 BGA형 반도체장치.
  7. BGA형 반도체장치에 있어서:
    (a)그의 표면상에 본딩패드들을 갖는 반도체칩;
    (b)상기 칩의 표면상에서 상기 패드들을 덮도록 형성되며, 관통개구들을 갖는 제1절연층;
    (c)상기 제1절연층상에 형성되고, 관통개구들을 가지며, 동작시 고정된 전압이 인가되도록 설계되고 전기적 차단층으로서 제공되는 제1도전층;
    (d)상기 제1도전층상에 형성되며, 관통개구들을 갖는 제2절연층;
    (e)상기 제2절연층상에 형성되고, 상기 제1절연층의 상기 개구들과 상기 제2절연층의 상기 개구들을 통해 상기 패드들과 전기적으로 연결되는 배선들;
    (f)상기 제2절연층상에 형성되며, 관통개구들을 갖는 제3절연층; 그리고
    (g)상기 제3절연층으로부터 돌출되도록 형성되고, 상기 제3절연층의 상기 개구들을 통해 상기 배선들과 전기적으로 연결되는 접속범프들을 구비하는 BGA형 반도체장치.
  8. 제7항에 있어서, 상기 제1금속층은 상기 제1도전층과 상기 제2절연층의 열팽창율간의 차이에 기인하는 스트레스를 완화하기 위한 슬릿들을 갖는 것을 특징으로 하는 BGA형 반도체장치.
  9. 제7항에 있어서, 상기 배선들상에 형성되는 도전성 랜드들을 추가로 구비하고, 상기 범프들은 상기 랜드들상에 위치되는 것을 특징으로 하는 BGA형 반도체장치.
  10. 제7항에 있어서, 상기 제1금속층은 배리어서브층과 도전성서브층을 포함하는다층구조를 갖는 것을 특징으로 하는 BGA형 반도체장치.
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