JP2004056135A - １つの金属層を備え折り返されたテープ領域アレイ・パッケージ - Google Patents

１つの金属層を備え折り返されたテープ領域アレイ・パッケージ Download PDF

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Abstract

【課題】１つの金属層を備え折り返されたテープ領域アレイ・パッケージを提供する。
【解決手段】可撓性のテープの１つの表面上にパターンに作成された金属相互接続体を有する廉価に製造される領域アレイ半導体デバイス基板は、それぞれの象限のパターンに作成されていない領域に分裂される。チップ接触パッドが基板の頂部に配置されるように、導線が端部のまわりを覆うように、および外側のハンダ・ボール接触パッドが基板の反対側の表面に配置されるように、金属相互接続体が折り返される。チップは、従来の配線接合体またはフリップ・チップ相互接続体のいずれかによって基板に接続される。また異なる実施例では、熱拡散器または他の堅牢なコア材料および種々の構成のストレスを吸収する層が組み込まれる。
【選択図】　　　図５

Description

【０００１】
【発明の属する技術分野】
本発明は、全体的に言えば、半導体デバイスに関する。さらに詳細に言えば、本発明は、半導体デバイスのパッケージングに関する。
【０００２】
【発明が解決しようとする課題】
半導体の産業界においては、電子部品の寸法が小さくなり、その複雑さが増大しているために、さらに小型でさらに複雑な集積回路が必要であることが要請されている。同じ動向は、さらに小さな接地面積とさらに良好な特性とを有するＩＣパッケージの開発を推し進める原動力になっている。接地面積をさらに小さくするという要求を満たすために、ボール・グリッド・アレイ（ＢＧＡ）およびチップ・スケール・パッケージ（ＣＳＰ）のような領域アレイ・パッケージが主として開発されてきている。ＢＧＡおよび／またはＣＳＰは、通常は、パッケージの底部から突き出たハンダ・ボールのアレイの形式の接触端子を備えた正方形または長方形のパッケージである。これらの端子は、プリント配線基板の表面または他の次のレベルの相互接続回路に配置された複数のパッドに接続されるように設計される。
【０００３】
チップの入力／出力のパッドに対する接触は、典型的には、配線接合またはパッケージ基板または挿入体の上側側面のメタライズされた導線およびパッドに対するフリップ・チップ相互接続のいずれかによって行われる。次に、これらのパッドは、パッケージ基板を通して、領域アレイ・パッケージの反対側の側面のハンダ・ボール端子に接続される。プリント配線基板の産業界における技術を用いて、パッケージ基板の上に導線を直接に作成することができる。または、絶縁性で可撓性のあるテープ挿入体の上に、さらに複雑で密に配置された導線を作成することができる。パターンに作成された金属導線を備えた可撓性のテープを用いることが、ＴＡＢ（テープ自動化接合）相互接続デバイスから考案されている。ＴＡＢ相互接続デバイスでは、半導体デバイスの入力／出力パッドの金の隆起部がテープの上のパッドに接合されている。
【０００４】
テープ上のパターンに作成される金属は、典型的には、フォト・リソグラフィ処理工程を必要としている。フォト・リソグラフィ処理工程では、金属の比較的に薄い層がテープに対して沈着されまたは層状に付着され、フォト・レジストが取り付けられ、露光が行われ、不必要な金属がエッチング処置工程によって除去される。次に、このテープがパッケージの基板に取り付けられ、または図１に示されたザ・テキサス・インスツルメンツ・マイクロ・スターＴＭパッケージのような一定の設計の場合には、このテープは、パッケージの底部を形成する。このデバイスは、可撓性のテープ基板１２上のパターンに作成された金属パッドに対して配線接合１１によって接続された半導体チップ１０として備えられている。この組立体は、プラスチックのカプセル材料１８でもって上から成型される。ハンダ・ボール１７は、基板１２の中の導電性の貫通孔１５を通して、チップが取り付けられている基板の上側表面１２１上のメタライズされた軌跡１６に接続される。
【０００５】
フレックス・テープ相互接続には多くの利点がある。すなわち、（１）熱的に安定で可撓性のテープ上に銅を基本とする高特性の導線を製造するための材料と技術が長年にわたって開発されてきている。（２）高誘電強度のテープ上に導線を高密度にパターンに作成する処理工程が既に知られている。（３）薄いテープ基板は、チップ相互接続体にストレスをほとんど与えない。（４）テープは、切断することが容易であり、種々の形状に容易に作成することができる。
【０００６】
しかし、フレックス・テープ導電体を有する領域アレイ・パッケージには、いくつかの欠点がある。具体的に言えば、信頼性できる導電性の貫通孔を製造することが難しいこと、および信頼できる接触を確実に得るためにこのような貫通孔を検査することが難しいことなどの欠点がある。さらに、相互接続された金属をパターンに作成することがテープの両面で必要であるならば、難しくてコストのかかる処理工程が必要となる。
【０００７】
信頼性が高くコストの安いテープ基板パッケージがあれば、それは産業界に歓迎される。特に、コストが重要であるデバイスの場合には歓迎される。コストの高い従来のテープ基板は、領域アレイ・デバイスとして製造することは受け入れられない。
【０００８】
【課題を解決するための手段】
本発明の１つの目的は、金属導線がテープの１つの表面上だけでパターンに作成されるフレックス・テープ基板を有する領域アレイ半導体デバイスを得ることである。
【０００９】
チップとの配線接合またはチップとフリップ・チップ相互接続のいずれかを基板が受け入れることができることが本発明のまた１つの目的である。
【００１０】
本発明のまた別の目的は、基板を貫通する導電性の貫通孔が必要であることをなくすることである。
【００１１】
特定の実施例が熱拡散器コアを必要とする高電力デバイスに応用可能であること、および他の実施例がコアを有しない低電力デバイスに応用可能であることが本発明のまた１つの目的である。
【００１２】
本発明のまた別の目的は、この組立体のストレスに敏感な部品に対する熱膨張率の不整合によるストレスが最小限である信頼性の高いパッケージを得ることである。
【００１３】
パッケージの相互接続が正確であり容易に検査することができることが本発明のまた１つの目的である。
【００１４】
パッケージを廉価に製造および組み立てることが本発明のまた１つの目的である。
【００１５】
巻き枠を用いて巻き枠輸送するといった高度に自動化された処理工程に対して、この基板の製造が適応可能であることが本発明のさらに１つの目的である。
【００１６】
前記の目的およびその他の目的は、可撓性のテープの単一の表面上で金属相互接続体がパターンに作成され、このテープが象限のおのおののパターンに作成されていない領域に分裂され、チップ接触パッドが基板の頂部に配置されるようにこれらの象限のおのおのが折り返され、導線が端部のまわりを覆い、外側のハンダ・ボール接触パッドが基板の反対側の表面の上にあり、それによって導電性の貫通孔が必要でなくなる、一連の多用途で廉価な半導体パッケージによって達成される。
【００１７】
チップは、従来の配線接合またはフリップ・チップ相互接続のいずれかによって基板に接続される。半導体デバイスの電力に関する要求によって指示される一定の実施例では、テープは、熱拡散器を回って折り返される。一定の実施例では、ストレスを軽減する化合物が基板の中に組み込まれ、この組立体の選定されたストレスに敏感な部分に及ぼすストレスが最小限になるように、このストレスを軽減する化合物が配置される。
【００１８】
本発明の前記およびその他の目的、特徴および利点は、好ましい実施例に関して添付図面を参照して下記説明からさらに明確になる。
【００１９】
【発明の実施の形態】
図２は、半導体チップをハンダ・ボール接触体に相互接続する導線を備えた領域アレイ折返しフレックス・テープ・デバイスを示した図である。折り返されたテープ基板２０１は、基板の第１の表面２０１１上で半導体チップ２０３の下から端部２０１３をまわって延長され、下側の側面において基板の第２の表面２０１２から突き出ているハンダ・ボール２０５のアレイで終端している絶縁体のテープ上に金属導線２０２のアレイを有する。このデバイス構造は、ハンダ・ボールをチップ接触体に接続するために、連続した金属導線が基板のまわりを回っている点が独特である。この構成により基板を通して作成される導電性の貫通孔は、必要ではなくなり、それにより領域アレイ・パッケージにおける主要な故障の原因を回避することができる。メッキまたはハンダ・ウイッキング（ｗｉｃｋｉｎｇ）または他の手段のいずれかによって充填される現在のデバイスの貫通孔は、空所および他の欠陥を生じやすい。これらの欠陥のために回路が開放されまたは断続を生ずることがある。さらに、これらの欠陥の検査を正確に行うことが難しい。
【００２０】
可撓性の（フレックスな）絶縁体テープの１つの表面に金属の層を沈着するまたは薄層状にするまたは接着することによって、導線および接触体パッドのアレイをパターンに作成することによって、基板が作成される。このテープの反対側の表面は、導電体を有していなくて不活性化されている。第２の表面、すなわち不活性化された表面は、それ自身に接着するまたは基板の中に組み込まれたまた別の部品に接着する接着剤の膜によって、被覆されることができる。フレックス・テープ基板の製造は、ストリップの形態で行われることが好ましく、個々の基板に分離される前に、テープを種々の工程において巻き枠から巻き枠に送るといったような高度に自動化された製造技術に対応できることが好ましい。
【００２１】
図３ａは、パターンに作成された導線３０２のアレイを有するテープ３０１の第１の表面を示した図である。これらのパターンに作成された導線３０２は、両方の端部に接触体パッド３０６、３０７を備えている。このテープは、良好な誘電特性を有するポリイミド群から選定された熱的に安定なポリマ材料であることが好ましい。導線３０２およびパッド３０６、３０７は、おのおのの区画の中に複数の導線を備えた正方形または長方形のパターンを形成するそれぞれの象限の中に配列される。
【００２２】
外側のパッド３０６は、反対側の端部のパッドよりも大きいことが好ましい。外側のパッド３０６は、ハンダ・ボールを取り付ける位置を提供する。小さな内側のパッド３０７は、配線接合場所または隆起したパッドのいずれかのようなチップの相互接続のための接触位置を提供する。参考として言えば、ハンダ・ボールは、プリント配線基板または他の次のレベルの相互接続に対する接触体を示し、一方、隆起部は、基板または挿入体に対するチップの接触体を示す。チップの接触隆起部は、ハンダまたは導電性の接着剤または産業界において周知である他の材料であることができる。全体的に言えば、ハンダ・ボールは、隆起接続体よりも大きな直径を有する。
【００２３】
外側のパッド３０６は、大きなハンダ・ボールを配置することができるように互い違いに配列されることが好ましく、内側のパッド３０７は、フリップ・チップ隆起接触体を鏡映するように互い違いに配列することができ、または周辺のフリップ・チップ接触体および／または配線接合パッドに対して、図３ａに示されているように、単一の行に配列することができる。
【００２４】
図３ｂでは、テープ３０１は、部分的に折り返され、パッケージ基板に作成される。テープが反転されて金属のパターンが下向きになり、コーナが分裂される。側辺のおのおのが内側に折り返され、それにより配線接合接触またはフリップ・チップ接触のための小さなパッド３０７がデバイスの上側表面に配置される。導線３０２は、作成された基板の端部のまわりに延長されており、基板の底部側面のハンダ・ボール・パッドに接続される。
【００２５】
可撓性のテープとパターンに作成された金属との両方は、十分な順応性を有していて、チップ・パッドとハンダ・ボール・パッドとが反対側の表面にあるように折り返すことができる。１つの好ましいテープは、ポリイミド群からの熱的に安定なポリマである。このポリマは、その誘電率が小さいことが半導体の産業界においては周知であり、種々のテープ相互接続の応用およびパッケージングの応用に対して好ましい材料であるとして周知であるフレックス・テープの厚さは、０．０２５ミリメートル（０．００１インチ）から０．０７５ミリメートル（０．００３インチ）の範囲内にあることが好ましい。
【００２６】
好ましい金属導電体には、露出された表面上に金または他の貴金属またはハンダ付け可能な金属の薄膜で被覆された、ニッケルまたは他の障壁金属の薄膜を備えた銅合金が含まれる。
【００２７】
本発明のフレックス・テープ基板は、フリップ・チップの相互接続に適応でき、また配線接合デバイスにも適応できる。図４ａおよび図４ｂは、フリップ・チップ実施例の製造の種々の段階を示した図である。テープがパターンに作成され、分裂され、パターンに作成されていない表面のコーナを内側に折り返されることによって基板が部分的に作成される。折り返されたテープのパターンに作成されていない表面が一緒に接着されまたはコア部品に接着され、それにより機械的に安定な基板が得られる。
【００２８】
図４ａに示された実施例では、ハンダ・ボールのための大きな端子４０６が基板４０１の折り返された部分４０１１上に配置され、チップ接触端子が下側の表面または折り返されていない表面４０１２上に配置される。図４ｂでは、テープ基板４０１は、図４ａの視点からは反転されている。活性回路４０８上または配列された周辺回路４０９上に配置された複数の接触隆起部を有するフリップ・フロップ半導体デバイス４０３は、基板上のそれぞれの受信パッド４０７と整合し、これらの受信パッドに取り付けられる。基板の特定の設計では、チップに対する領域アレイ４０８または周辺回路４０９の隆起相互接続体を収容することができる。
【００２９】
また別の実施例では、テープが折り返され、それにより図３ｂの構成と同様に、基板の折り返された部分上のフリップ・チップ端子および中央の表面の大きなハンダ隆起端子が露出される。
【００３０】
図５は、配線接合５１０によって接続された半導体デバイス５０３を有する本発明の単一層金属折返しフレックス・テープ基板５０１を示した図である。図から分かるように、チップ・パッドに接合された細い配線が基板上の接合場所または接合パッド５０７に接続される。チップおよび接合配線を保護するために、この組立体は、後で封止される。ハンダ・ボールが下側側面のパッドに取り付けられる。
【００３１】
図６ａは、フレックス・テープ６０１のまた別の実施例を示した図である。このフレックス・テープ６０１は、堅牢なコア６２０のまわりに形成される単一の側面の上にパターンに作成される金属導線を有する。堅牢なコア６２０は、大きな熱伝導率を有することが好ましく、それによりコア６２０は、熱の拡散器としての役割を果たす。パッケージの外側寸法をほぼ定めているコア、すなわち熱拡散器６２０は、テープ６０１を確実に取り付けるための熱的に活性化される接着性の被覆を有することができる。テープがコアのまわりに形成され、テープを固定するために熱と圧力が加えられ、それにより安定で堅牢な基板が得られる。熱拡散器コアは、合金または銅／インバール／銅のような被覆金属または比較的に小さい熱膨張率（ＣＴＥ）の熱伝導性のセラミックであることが好ましい。小さい熱膨張率の被覆金属またはセラミックのいずれかにより、シリコン・チップの熱膨張率と整合した熱膨張率が得られる。被覆金属またはセラミックのいずれかは、小さなフリップ・チップ相互接続点における熱的ストレスが関係しているフリップ・チップの応用に対しては特に適している。熱拡散器コアの厚さは、完成した半導体デバイスに要求される幾何学的寸法によって決定される。多くのデバイスは、厚さおよびパッケージの全体の寸法に対して多くの要求を有しているために、厚さは、０．１３ミリメートル（０．００５インチ）から０．５１ミリメートル（０．０２０インチ）の範囲内にあることが好ましい。
【００３２】
図６ｂに示されているように、コアは、それぞれのコーナに突起部６２１を有することができる。これらの突起部６２１は、パッケージの側面の露出した導線を機械的な損傷から保護する役割を果たす。パッケージの頂部側面の接合場所、すなわちパッド６０７によりチップの接続のための位置が得られ、図６ｃでは、パッケージの底部側面のハンダ・ボールに対するＢＧＡパッド６０６は、互い違いに配列される。
【００３３】
チップをパッケージの基板に接続するまたは基板を次のレベルの相互接続体に接続するいずれかのハンダ隆起部および／またはボール接合点を有する半導体デバイスは、ＣＴＥの不整合から生ずる疲労を受けることがある。薄いフレックス・テープ基板では、接合点でストレスは、ほとんど働かない。しかし、約　２．３ＰＰＭの膨脹係数を有する堅牢なシリコン・チップは、２０ＰＰＭないし５０ＰＰＭの範囲の膨張率を有する典型的なプリント基板に対して整合は、良好ではない。熱的な不整合から生ずるこのようなストレスを軽減するために、本発明ではテープ基板の折り返された表面の間にストレスを吸収する材料が組み込まれる。本発明の基板の異なる実施例では、堅牢なコア、すなわち熱拡散器のいずれかの側面または両方の側面にまたは堅牢なコアを有しない折り返されたテープの間に、ストレスを吸収する材料を配置することができる。
【００３４】
図７は、チップ７０３を有するフリップ・チップ・デバイスの横断面図である。チップ７０３は、フレックス・テープ基板７０１上のパターンに作成された金属７０７に取り付けられたハンダ隆起部７０８およびハンダ・ボール７０５を備えている。チップ７０３の熱膨張率と同程度の熱膨張率を有する堅牢なコア７２０は、デバイスの頂部側面、すなわちチップ側面でテープ７０１と接触している。コアと回路基板７８０との間のＣＴＥの不整合から生ずるハンダ接合に及ぼすストレスを軽減するために、パッケージの底部側面、すなわちハンダ・ボール７０５側面上でのコア７２０とテープ７０１との間にストレスを吸収する材料が組み込まれる。小さな弾性率を有するストレスを吸収する材料は、熱の良導体であることが好ましく、電気的には導電体または絶縁体であることができ、および接着性の材料であることができ、または接着剤で取り付けることができる材料であることができる。このストレスを吸収する材料の層の厚さは、その弾性率によって大幅に変わる。
【００３５】
１つの特定の実施例では、チップの相互接続部をさらに保護するために、チップ７０３とテープ７０１との間に下側充填材料７０９が付加される。
【００３６】
さらに別の実施例では、図８に示されているように、チップの側面のテープ８０１と堅牢なコア８２０との間の折り返された基板の中に、ストレスを吸収する材料８３１の層が組み込まれる。層８３１は、熱的な不整合から生ずる隆起相互接続体８０８のストレスの大部分を吸収し、一方、コアの底部側面の同様な層８３０は、ハンダ・ボール８０５接合部を保護する。
【００３７】
図９は、堅牢なコア９２０を有するテープ基板９０１に対する配線接合接触体９１０をチップ９０３が有している１つの実施例を示した図である。ハンダ・ボールの側面のテープとコアとの間の小さな弾性率の材料９３０の層により、ハンダ接合部のストレスが軽減される。チップ９０３のＣＴＥは、コア９２０のＣＴＥと整合しており、堅牢なコアにより信頼性の高い配線接合部のための安定な接合場所９０７１が得られる。
【００３８】
図１０は、本発明の１つのフリップ・チップ実施例の横断面図であって、この実施例は、コア材料を有していなく、テープ１００１の不活性な折り返された表面の中に閉じ込められたストレスを吸収する層１０３０を有している。チップ１００３は、このデバイスの最も堅牢な部品であり、ストレスを吸収する層１０３０は、ハンダ・ボール１００５と隆起接合部１００８との両方を保護する。
【００３９】
チップからハンダ・ボールへの連続した金属導線の１つの重要な利点は、相互接続の連続性が容易に検査できることである。基板を折り返す前に図３に示されているように、パッド３０６とパッド３０７との間の導線のおのおのの抵抗値が検査される。特性の劣化がないことを確かめるために、図３ｂおよび図４に示されているように、これらの検査の結果が折り返された基板に対する導線の抵抗値と比較される。現存する領域アレイ基板を悩ませている空所およびその他の欠陥を有する貫通孔をなくすることにより、完成したデバイスを信頼性をもって安価に、検査しそして解析することができる。
【００４０】
前記の実施例は、複数の象限を有する正方形または長方形のデバイスについて説明された。折り返されたテープの概念は、中央が接合されたデバイスまたは２つまたは多数の側辺を有する他のデバイスにも応用可能であることが理解されるはずである。
【００４１】
金属導線がテープの１つの表面の上でパターンに作成され、テープが折り返されて導線がチップと外部の接触点との両方と接触することができる、コストの安いフレックス・テープ・パッケージに対する応用は、多く存在することが分かる。前記で説明された実施例は、一例を示したものであって、その他の多くの修正実施例および変更実施例が可能であることは当業者には明らかである。したがって、特許請求の範囲は、先行技術の観点で可能な限り広く解釈されなければならない。
【００４２】
以上の説明に関して更に以下の項を開示する。
（１）　可撓性のテープ基板であって、いずれかの端部上にチップおよびハンダ・ボール接触パッドを備えテープの第１の表面上でパターンに作成された連続した金属導線を有する可撓性のテープ基板と、
テープがコーナにおいて分裂し折り返されて作成された基板の頂部のチップ接触パッドおよび基板の底部のハンダ・ボール接触体を露出し、
チップ接触パッドに接続された半導体チップと、
を有する領域アレイ半導体デバイスである。
（２）　（１）記載の半導体デバイスにおいて、チップが配線接合によって接続される半導体デバイスである。
（３）　（１）記載の半導体デバイスにおいて、チップがフリップ・チップ隆起部によって接続される半導体デバイスである。
（４）　（１）記載の半導体デバイスにおいて、作成された基板の中に組み込まれたストレスを吸収する層をさらに有する半導体デバイスである。
（５）　（１）記載の半導体デバイスにおいて、作成された基板の中に配置されテープの第２の表面と接触している堅牢なコアをさらに有する半導体デバイスである。
（６）　（５）記載のデバイスにおいて、堅牢なコアが熱の良導体であるデバイスである。
（７）　（５）記載のデバイスにおいて、堅牢なコアのいずれかの側面または両方の側面に隣接して１つまたは多数のストレスを吸収する層をさらに有するデバイスである。
（８）（ａ）　可撓性の誘電体薄膜の１つの表面に金属の層を沈着する段階と、（ｂ）　導線および接触パッドのアレイをパターンに作成するためにフォトレジストを沈着しそして露光し現像する段階と、
（ｃ）　金属導線のアレイを作成するために不必要な金属を除去するエッチングを行う段階と、
（ｄ）　個別のパターンに作成された基板のコーナのおのおのに膜を分裂する段階と、
（ｅ）　１つの表面にチップ接触体を有し反対側の表面にハンダ・ボール接触体を有する基板を得るために象限のおのおのに膜を折り返す段階と、
を有する領域アレイ折返し可撓性テープを作成する方法である。
（９）　（８）記載の方法において、膜を折り返す前にパターンに作成されていない膜の表面の上に堅牢なコアを配置する段階をさらに有する方法である。
（１０）　（９）記載の方法において、膜を折り返す前にコアの主要な表面のいずれかまたは両方の上にストレスを吸収する材料の１つまたは多数の層を配置する段階をさらに有する方法である。
【００４３】
（１１）　可撓性のテープ５０１の１つの表面の上にパターンに作成された金属相互接続体を有する廉価に製造される領域アレイ半導体デバイス基板は、それぞれの象限のパターンに作成されていない領域に分裂される。チップ接触パッド５０７が基板の頂部に配置されるように、導線が端部のまわりを覆うように、および外側のハンダ・ボール接触パッドが基板の反対側の表面に配置されるように、金属相互接続体が折り返される。それにより、導電性の貫通孔が必要でなくなる。チップ５０３は、従来の配線接合体５１０またはフリップ・チップ相互接続体のいずれかによって基板に接続される。また異なる実施例では、熱拡散器または他の堅牢なコア材料および種々の構成のストレスを吸収する層が組み込まれ、それにより信頼性の高いデバイス組立体を確実に得ることができる。
【図面の簡単な説明】
【図１】テープ基板（先行技術）を有する領域アレイ・パッケージの図。
【図２】パターに作成された金属の単一の層を有する折り返されたテープ基板上の本発明の半導体デバイスの図。
【図３】導線およびパッドの金属のパターンを有するテープの図であってａは、折り返される前の図。ｂは、チップ相互接続パッドが上側表面にあるように部分的に折り返されたパターンに作成されたテープの図。
【図４】フリップ・チップ組立体のために部分的に折り返された本発明のテープ・デバイスの図であってａは、ハンダ・ボール・パッドが折り返された部分上にあることを示した図。ｂは、基板の中央の折り返されていない表面の上の隆起部を鏡映する接触体を備えたテープ基板およびフリップ・チップ隆起半導体デバイスの図。
【図５】チップに対する配線接合相互接続体を有する折り返されたテープ領域アレイ・パッケージの図。
【図６】折り返されたテープ・パッケージの図であってａは、堅牢なコア、すなわち熱拡散器が備えらていることを示した図。ｂは、堅牢なコアを有する折り返されたテープ・パッケージの上側側面の導線を示した図。ｃは、ＢＡＧパッドを備えたパッケージの下側側面を示した図。
【図７】堅牢なコアとストレスを吸収する層とを有し不十分に充填された材料をさらに有する、折り返されたテープ・デバイスのフリップ・チップ実施例の図。
【図８】コアの両方の主要な表面を被覆しているストレスを吸収する層を備えた堅牢なコアを有するフリップ・チップ折返しテープ・デバイスの図。
【図９】ハンダ隆起部を保護するストレス吸収層を備えた堅牢なコアを有する配線接合折返しテープ・デバイスの図。
【図１０】テープの内側の表面の間にストレスを吸収する層を有するフリップ・チップ折返しテープ・デバイスの横断面図。
【符号の説明】
５０１　可撓性のテープ基板
５０３　半導体チップ
５０７　接触パッド
５１０　配線接合
６２０　堅牢なコア
８３０、８３１　ストレスを吸収する層

Claims (2)

  1. 可撓性のテープ基板であって、いずれかの端部上にチップおよびハンダ・ボール接触パッドを備え前記テープの第１の表面上でパターンに作成された連続した金属導線を有する前記可撓性のテープ基板と、
    前記テープがコーナにおいて分裂し折り返されて前記作成された基板の頂部上で前記チップ接触パッドおよび前記基板の底部のハンダ・ボール接触体を露出し、
    前記チップ接触パッドに接続された半導体チップと、
    を含む領域アレイ半導体デバイス。
  2. （ａ）　可撓性の誘電体薄膜の１つの表面に金属の層を沈着する段階と、
    （ｂ）　導線および接触パッドのアレイをパターンに作成するフォトレジストを沈着し露光し現像する段階と、
    （ｃ）　金属導線のアレイを作成するために不必要な金属を除去するエッチングを行う段階と、
    （ｄ）　個別のパターンに作成された基板のコーナのおのおのに前記膜を分裂する段階と、
    （ｅ）　１つの表面にチップ接触体を有し反対側の表面にハンダ・ボール接触体を有する基板を得るために象限のおのおのに前記膜を折り返す段階と、
    を含む領域アレイ折返し可撓性テープを作成する方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242082B2 (en) * 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
US6967411B2 (en) * 2002-02-07 2005-11-22 Irvine Sensors Corporation Stackable layers containing ball grid array packages
US7268425B2 (en) * 2003-03-05 2007-09-11 Intel Corporation Thermally enhanced electronic flip-chip packaging with external-connector-side die and method
JP3846437B2 (ja) * 2003-03-17 2006-11-15 株式会社日立製作所 自動車用コントロールユニット
US20040246008A1 (en) * 2003-06-04 2004-12-09 Barr Andrew H. Apparatus and method for detecting and rejecting high impedance interconnect failures in manufacturing process
US6940288B2 (en) * 2003-06-04 2005-09-06 Hewlett-Packard Development Company, L.P. Apparatus and method for monitoring and predicting failures in system interconnect
US7112877B2 (en) * 2004-06-28 2006-09-26 General Electric Company High density package with wrap around interconnect
JP4904601B2 (ja) * 2005-04-28 2012-03-28 エスティー‐エリクソン、ソシエテ、アノニム 集積回路チップ上における電源及びグランドラインルーティングのための受動集積基板を有する集積回路組立体
US7170183B1 (en) * 2005-05-13 2007-01-30 Amkor Technology, Inc. Wafer level stacked package
US8541876B2 (en) * 2005-09-30 2013-09-24 Intel Corporation Microelectronic package having direct contact heat spreader and method of manufacturing same
US7684205B2 (en) * 2006-02-22 2010-03-23 General Dynamics Advanced Information Systems, Inc. System and method of using a compliant lead interposer
US7990727B1 (en) 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US7714426B1 (en) 2007-07-07 2010-05-11 Keith Gann Ball grid array package format layers and structure
US8829685B2 (en) * 2009-03-31 2014-09-09 Semiconductor Components Industries, Llc Circuit device having funnel shaped lead and method for manufacturing the same
US20130308274A1 (en) * 2012-05-21 2013-11-21 Triquint Semiconductor, Inc. Thermal spreader having graduated thermal expansion parameters

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072283A (en) * 1988-04-12 1991-12-10 Bolger Justin C Pre-formed chip carrier cavity package
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5278724A (en) * 1992-07-06 1994-01-11 International Business Machines Corporation Electronic package and method of making same

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