JP4000815B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電子機器、通信装置等に用いられる半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置には、ＱＦＰパッケージ、ＳＯＰパッケージがあり、最近では、ＣＳＰ（Chip Size Package）と呼ばれるベアチップのサイズと同等の小型パッケージがある。これら半導体装置の再配線に関しては、特開２０００−２３５９７９号公報に記載されたものが知られている。
【０００３】
図９は従来の半導体装置の断面図を示したものであり、図１０は同平面図を示す。この半導体装置はシリコン板１を備えている。このシリコン板１は図９の一点鎖線で示すように、上面の四辺部を除く中央部を回路素子形成領域２とされている。この回路素子形成領域２内には例えば、この半導体装置がデータ通信用ＩＣである場合、高周波増幅器、発振回路、レギュレータ回路、ベースバンド部等が設けられている。
【０００４】
この回路素子形成領域２の外側には、図９に示す複数の接続パッド３ａ，３ｂが設けられている。接続パッド３ａは、シリコン板１の上部に設けられた配線層４ａの一端部と接続され、この配線層４ａを介して上記データ通信用回路等と接続されている。接続パッド３ｂは配線層４ｂの一端部と接続されている。配線層４ｂはシリコン板１の上面に設けた酸化シリコン等からなる第一の絶縁層５の上面に形成された接地電位層８と接続パッド３ｂを介して接続されている。
【０００５】
次に、この接地電位層８は第二の絶縁層７で覆われており、その上面には再配線層９が設けられている。さらにこの再配線層９の上面に第三の絶縁層１０が形成され、この第三の絶縁層１０の表面に再配線層９と接続された柱状電極６ａ，６ｂの端面が露出している。
【０００６】
以上のようにシリコン板１の回路素子形成領域２内に設けられた発振回路等と再配線層９がクロスしても、接地電位層８によりクロストークが発生しないようにし、再配線層９の配置に制約を受けないようにしている。
【０００７】
【発明が解決しようとする課題】
しかしながら従来、このような半導体装置では、再配線するときの層間におけるアイソレーションを確保するために、回路素子形成領域２上に接地電位層８をベタパターンで設けているので、配線層４ａ，４ｂと接地電位層８および再配線層９と接地電位層８との間で寄生容量が発生する。高周波回路を構成する場合、この寄生容量による信号の損失で高周波回路の特性が劣化するという問題があった。
【０００８】
本発明は配線層と接地電位層との間の寄生容量および再配線層と接地電位層との間の寄生容量の影響を抑制することにより、信号の損失を防ぐことのできる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の請求項１に記載の発明は、上面に回路素子が形成された半導体板と、この半導体板の上面を覆う第一の絶縁層と、この第一の絶縁層上に形成された接地電位層である第一の配線層と、この第一の配線層を覆うように前記第一の絶縁層上に形成された第二の絶縁層と、この第二の絶縁層上に形成された第二の配線層と、この第二の配線層を覆うように前記第二の絶縁層上に形成された封止樹脂とを備え、前記第一の配線層が第二の配線層よりも導電率の低い材料で構成された半導体装置である。
【００１０】
この構成によれば、第一の配線層と半導体板、第一の配線層と第二の配線層の容量成分に抵抗成分が付加される。付加される抵抗成分が大きければ、容量値は変わらなくとも容量成分としての影響は小さくなるために層間での容量の影響は小さくなる。したがって容量による信号の結合や損失を防ぐことができ、再配線による信号の損失、結合を抑制できる。
【００１１】
さらに、格子形状に空孔を有するパターンとした場合、接地電位層である第一の配線層をベタパターンで構成する場合に比べ、接着部分の凹凸が多く、層間での密着強度の向上が可能となる。
【００１２】
また、第一の配線層が接続パッドの接地電位層と接続され、第一の配線層が丸形の空孔を多数もつように形成し、この空孔の直径が波長の８分の１以下とした。
【００１３】
この構成によれば、空孔の直径をアイソレーションを確保したい周波数の波長の８分の１以下に構成したために、これよりも波長の長い周波数の定在波は発生しない。このため、第一の配線層の上下でアイソレーションが確保でき、半導体板上の回路と第二の配線層の間でアイソレーションが確保できるため、半導体板上の回路配置による制約を受けずに、第二の配線層での配線が可能となる。また、第一の配線層のパターンを丸形の空孔を多数有する構成としているために、第一の配線層と半導体板上の回路パターンや、第一の配線層と第二の配線層との間に生じる寄生容量を大幅に低減でき、容量による信号の結合や損失を防ぐことができる。また、格子形状に空孔を設けるパターンを形成する場合に比べ、丸形の空孔を多数設けることにより、空孔の面積がより大きくなるために、寄生容量はさらに小さくできる。
【００１４】
さらに、接地電位層をベタパターンで構成する場合に比べ、接着部分の凹凸が多く、層間での密着強度の向上が可能となる。
【００１５】
また、第一の絶縁層の厚みが第一の配線層よりも厚くした。この構成によれば、第一の絶縁層の厚みを大きくすることにより半導体板上の回路パターンと第一の配線層に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができ、再配線による信号の損失、結合を抑制できる。
【００１６】
さらにまた、第二の絶縁層の厚みが第二の配線層よりも厚くしたものである。この構成によれば、第一の配線層と第二の配線層に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができる。
【００１７】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の断面図であり、図２はその平面図を示したものである。この半導体装置は半導体板としてのシリコン板１を備えている。シリコン板１は、図２に示すように平面正方形状であって、一点鎖線で示すように上面の四辺部を除く中央部を回路素子形成領域２としている。この回路素子形成領域２内には、例えばこの半導体装置がデータ通信用ＩＣである場合、高周波増幅器、発振回路、レギュレータ回路、ベースバンド部等で構成されている。
【００１８】
シリコン板１の上面の回路素子形成領域２の外側には、第一の接続パッド３ａが設けられている。シリコン板１の上面にはシリコン板を覆うように第一の絶縁層５が設けられ、さらに、この第一の絶縁層５上に設けられた第一の配線層１１の上面にはこの第一の配線層１１を覆うように第二の絶縁層７が形成され、この第二の絶縁層７上には一端が第二の接続パッド３ｂと電気的に接続された第二の配線層１２が形成されている。前記第二の絶縁層７と第二の配線層１２を覆うように封止樹脂１３を備え、第一および第二の配線層１１，１２の所定個所にそれぞれ電気導体材料からなる第一および第二の導体ポスト１４ａ，１４ｂが前記封止樹脂１３の表面に露出するように設けられて第一および第二の電極部を形成している。
【００１９】
ここで、第一の配線層１１は格子形状に空孔をもつパターンに形成された接地電位層であり、格子形状の空孔の対角線の距離１５は、アイソレーションを確保したい周波数の波長の８分の１以下に構成されている。
【００２０】
このようにこの半導体装置では、接地電位層である第一の配線層１１のパターンを格子形状に空孔を有した形状とし、格子形状の空孔の対角線の距離１５をアイソレーションを確保したい周波数の波長の８分の１以下に構成したために、この波長よりも波長の長い周波数の定在波は発生しない。このため、第一の配線層１１の上下でアイソレーションが確保でき、シリコン板１の上部の回路素子形成領域２に構成された発振器等の回路と第二の配線層１２の間でアイソレーションが確保できるため、シリコン板１上の回路配置による制約を受けずに、第二の配線層１２での配線が可能となる。
【００２１】
また、シリコン板１上の回路素子形成領域２と第一の配線層１１との間に生じる寄生容量および第一の配線層１１と第二の配線層１２との間に生じる寄生容量を大幅に低減でき、容量による信号の結合や損失を防ぐことができる。さらに、格子形状に空孔を有したパターンとすることで、第一の配線層１１をベタパターンで構成する場合に比べて、接着部分の凹凸が多く、層間での密着強度の向上が可能となる。
【００２２】
（実施の形態２）
図３は本発明の実施の形態２における半導体装置の平面図である。この半導体装置では、実施の形態１で説明した図１の第一の配線層１１が丸形の空孔を多数備えた形状に形成されている。空孔の直径は、アイソレーションを確保したい周波数の波長の８分の１以下に構成されている。
【００２３】
このように、この半導体装置では、接地電位層である第一の配線層１１のパターンを丸形の空孔を多数有した形状とし、空孔の直径１６をアイソレーションを確保したい周波数の波長の８分の１以下に構成したために、これよりも波長の長い周波数の定在波は発生しない。このため、第一の配線層１１の上下でアイソレーションが確保でき、シリコン板１上の回路配置による制約を受けずに第二の配線層１２での配線が可能となる。
【００２４】
また、第一の配線層１１のパターンを直径が波長の８分の１以下の空孔を多数有する構成としているため、格子形状に空孔を有するパターンを構成した場合に比べ、空孔の面積がより大きくなる。このため、第一の配線層１１とシリコン板１上の回路パターンや、第一の配線層１１と第二の配線層１２との間に生じる寄生容量を格子形状の空孔を有するパターンに比べ低減でき、信号の結合や損失を防ぐことができる。さらに、丸形の空孔を有するパターンとした場合、接地電位層である第一の配線層１１をベタパターンで構成する場合に比べ、接着部分の凹凸が多く層間での密着強度の向上が可能となる。
【００２５】
（実施の形態３）
図４は本発明の実施の形態３における半導体装置の断面図であり、第二の絶縁層７と第二の配線層１２を覆うように封止樹脂１３を備え、第一の配線層１１および第二の配線層１２の所定個所よりそれぞれ電気導体材料からなる第一の導体ポスト１４ａおよび第二の導体ポスト１４ｂが前記封止樹脂１３の表面から露出している。
【００２６】
この半導体装置では、第一の配線層１１が第二の配線層１２よりも導電率の低い材料で構成されている。第二の配線層１２およびシリコン板１上の回路素子形成領域２の配線は通常銅等の導電率の高い材料で構成されるが、この場合、第一の配線層１１はより導電率の低いクロム、スズ、ストロンチウム、ビスマス、ニクロム、ニッケル、白金ロジウム等で構成する。
【００２７】
このように、この半導体装置では、第一の配線層１１が第二の配線層１２よりも導電率の低い材料で構成したために、第一の配線層１１と第二の配線層１２およびシリコン板１のパターンと第一の配線層１１に生じる容量成分に対して配線層の抵抗成分が付加される。付加される抵抗成分が大きければ、容量値は変わらなくとも容量成分としての影響は小さくなるために、層間での容量の影響は小さくなるため容量による信号の結合や損失を防ぐことができる。
【００２８】
また、第一の配線層１１を接地電位層として使用する場合、接地電位層の面積を大きく構成することで抵抗成分の影響は無視できる。
【００２９】
（実施の形態４）
図５は本発明の実施の形態４における半導体装置の断面図である。第一の絶縁層５の厚みが第一の配線層１１よりも厚く構成されている。容量成分は電極間の厚みに反比例することから、厚みを大きくすることにより容量成分を小さくできる。したがって、シリコン板１のパターンと第一の配線層１１に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができる。第一絶縁層５にはポリイミド等が使用され、層厚は数μｍで構成している。
【００３０】
（実施の形態５）
図６は本発明の実施の形態５における半導体装置の断面図である。この半導体装置では、第二の絶縁層７の厚みが第二の配線層１２よりも厚く構成されている。容量成分は電極間の厚みに反比例することから、厚みを大きくすることにより容量成分を小さくできる。したがって、シリコン板１のパターンと第一の配線層１１に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができ、シリコン板１の回路配置に影響されずに再配線をすることが可能となる。
【００３１】
（実施の形態６）
図７は本発明の実施の形態６における半導体装置の断面図であり、図８はその平面図である。この半導体装置では、第一の配線層１１が接続パッド３ａによりシリコン板１上の接地電位層である配線層４ａと接続され、前記第一の配線層１１が直径１６が波長の８分の１以下で構成された丸形の空孔を多数有した形状に形成され、この空孔の中央を介してシリコン板１上の配線層４ｂと第二の配線層１２が接続パッド３ｂにより接続されたものである。したがって、シリコン板１上の回路と第二の配線層１２の接続を任意の空孔の中央部分に行えるために配線の引き回しを小さくすることができる。このため、引き回しによる寄生容量の発生を抑制でき、信号の結合や損失を防ぐことができる。
【００３２】
【発明の効果】
以上のように本発明は、上面に回路素子が形成された半導体板と、この半導体板の上面を覆う第一の絶縁層と、この第一の絶縁層上に形成された接地電位層である第一の配線層と、この第一の配線層を覆うように前記第一の絶縁層上に形成された第二の絶縁層と、この第二の絶縁層上に形成された第二の配線層と、この第二の配線層を覆うように前記第二の絶縁層上に形成された封止樹脂とを備え、前記第一の配線層が第二の配線層よりも導電率の低い材料で構成された半導体装置である。この構成によれば、第一の配線層と半導体板、第一の配線層と第二の配線層の容量成分に抵抗成分が付加される。付加される抵抗成分が大きければ、容量値は変わらなくとも容量成分としての影響は小さくなるために層間での容量の影響は小さくなる。したがって容量による信号の結合や損失を防ぐことができ、再配線による信号の損失、結合を抑制できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を示す断面図
【図２】 本発明の実施の形態１による半導体装置を示す平面図
【図３】 本発明の実施の形態２による半導体装置を示す平面図
【図４】 本発明の実施の形態３による半導体装置を示す断面図
【図５】 本発明の実施の形態４による半導体装置を示す断面図
【図６】 本発明の実施の形態５による半導体装置を示す断面図
【図７】 本発明の実施の形態６による半導体装置を示す断面図
【図８】 本発明の実施の形態６による半導体装置を示す平面図
【図９】 従来の半導体装置を示す断面図
【図１０】 従来の半導体装置を示す平面図
【符号の説明】
１ シリコン板
２ 回路素子形成領域
３ａ，３ｂ 接続パッド
４ａ，４ｂ 配線層
５ 第一の絶縁層
６ａ，６ｂ 電極
７ 第二の絶縁層
８ 接地電位層
９ 再配線層
１０ 第三の絶縁層
１１ 第一の配線層
１２ 第二の配線層
１３ 封止樹脂
１４ａ，１４ｂ 導体ポスト
１５ 距離
１６ 直径
【発明の属する技術分野】
本発明は電子機器、通信装置等に用いられる半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置には、ＱＦＰパッケージ、ＳＯＰパッケージがあり、最近では、ＣＳＰ（Chip Size Package）と呼ばれるベアチップのサイズと同等の小型パッケージがある。これら半導体装置の再配線に関しては、特開２０００−２３５９７９号公報に記載されたものが知られている。
【０００３】
図９は従来の半導体装置の断面図を示したものであり、図１０は同平面図を示す。この半導体装置はシリコン板１を備えている。このシリコン板１は図９の一点鎖線で示すように、上面の四辺部を除く中央部を回路素子形成領域２とされている。この回路素子形成領域２内には例えば、この半導体装置がデータ通信用ＩＣである場合、高周波増幅器、発振回路、レギュレータ回路、ベースバンド部等が設けられている。
【０００４】
この回路素子形成領域２の外側には、図９に示す複数の接続パッド３ａ，３ｂが設けられている。接続パッド３ａは、シリコン板１の上部に設けられた配線層４ａの一端部と接続され、この配線層４ａを介して上記データ通信用回路等と接続されている。接続パッド３ｂは配線層４ｂの一端部と接続されている。配線層４ｂはシリコン板１の上面に設けた酸化シリコン等からなる第一の絶縁層５の上面に形成された接地電位層８と接続パッド３ｂを介して接続されている。
【０００５】
次に、この接地電位層８は第二の絶縁層７で覆われており、その上面には再配線層９が設けられている。さらにこの再配線層９の上面に第三の絶縁層１０が形成され、この第三の絶縁層１０の表面に再配線層９と接続された柱状電極６ａ，６ｂの端面が露出している。
【０００６】
以上のようにシリコン板１の回路素子形成領域２内に設けられた発振回路等と再配線層９がクロスしても、接地電位層８によりクロストークが発生しないようにし、再配線層９の配置に制約を受けないようにしている。
【０００７】
【発明が解決しようとする課題】
しかしながら従来、このような半導体装置では、再配線するときの層間におけるアイソレーションを確保するために、回路素子形成領域２上に接地電位層８をベタパターンで設けているので、配線層４ａ，４ｂと接地電位層８および再配線層９と接地電位層８との間で寄生容量が発生する。高周波回路を構成する場合、この寄生容量による信号の損失で高周波回路の特性が劣化するという問題があった。
【０００８】
本発明は配線層と接地電位層との間の寄生容量および再配線層と接地電位層との間の寄生容量の影響を抑制することにより、信号の損失を防ぐことのできる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の請求項１に記載の発明は、上面に回路素子が形成された半導体板と、この半導体板の上面を覆う第一の絶縁層と、この第一の絶縁層上に形成された接地電位層である第一の配線層と、この第一の配線層を覆うように前記第一の絶縁層上に形成された第二の絶縁層と、この第二の絶縁層上に形成された第二の配線層と、この第二の配線層を覆うように前記第二の絶縁層上に形成された封止樹脂とを備え、前記第一の配線層が第二の配線層よりも導電率の低い材料で構成された半導体装置である。
【００１０】
この構成によれば、第一の配線層と半導体板、第一の配線層と第二の配線層の容量成分に抵抗成分が付加される。付加される抵抗成分が大きければ、容量値は変わらなくとも容量成分としての影響は小さくなるために層間での容量の影響は小さくなる。したがって容量による信号の結合や損失を防ぐことができ、再配線による信号の損失、結合を抑制できる。
【００１１】
さらに、格子形状に空孔を有するパターンとした場合、接地電位層である第一の配線層をベタパターンで構成する場合に比べ、接着部分の凹凸が多く、層間での密着強度の向上が可能となる。
【００１２】
また、第一の配線層が接続パッドの接地電位層と接続され、第一の配線層が丸形の空孔を多数もつように形成し、この空孔の直径が波長の８分の１以下とした。
【００１３】
この構成によれば、空孔の直径をアイソレーションを確保したい周波数の波長の８分の１以下に構成したために、これよりも波長の長い周波数の定在波は発生しない。このため、第一の配線層の上下でアイソレーションが確保でき、半導体板上の回路と第二の配線層の間でアイソレーションが確保できるため、半導体板上の回路配置による制約を受けずに、第二の配線層での配線が可能となる。また、第一の配線層のパターンを丸形の空孔を多数有する構成としているために、第一の配線層と半導体板上の回路パターンや、第一の配線層と第二の配線層との間に生じる寄生容量を大幅に低減でき、容量による信号の結合や損失を防ぐことができる。また、格子形状に空孔を設けるパターンを形成する場合に比べ、丸形の空孔を多数設けることにより、空孔の面積がより大きくなるために、寄生容量はさらに小さくできる。
【００１４】
さらに、接地電位層をベタパターンで構成する場合に比べ、接着部分の凹凸が多く、層間での密着強度の向上が可能となる。
【００１５】
また、第一の絶縁層の厚みが第一の配線層よりも厚くした。この構成によれば、第一の絶縁層の厚みを大きくすることにより半導体板上の回路パターンと第一の配線層に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができ、再配線による信号の損失、結合を抑制できる。
【００１６】
さらにまた、第二の絶縁層の厚みが第二の配線層よりも厚くしたものである。この構成によれば、第一の配線層と第二の配線層に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができる。
【００１７】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の断面図であり、図２はその平面図を示したものである。この半導体装置は半導体板としてのシリコン板１を備えている。シリコン板１は、図２に示すように平面正方形状であって、一点鎖線で示すように上面の四辺部を除く中央部を回路素子形成領域２としている。この回路素子形成領域２内には、例えばこの半導体装置がデータ通信用ＩＣである場合、高周波増幅器、発振回路、レギュレータ回路、ベースバンド部等で構成されている。
【００１８】
シリコン板１の上面の回路素子形成領域２の外側には、第一の接続パッド３ａが設けられている。シリコン板１の上面にはシリコン板を覆うように第一の絶縁層５が設けられ、さらに、この第一の絶縁層５上に設けられた第一の配線層１１の上面にはこの第一の配線層１１を覆うように第二の絶縁層７が形成され、この第二の絶縁層７上には一端が第二の接続パッド３ｂと電気的に接続された第二の配線層１２が形成されている。前記第二の絶縁層７と第二の配線層１２を覆うように封止樹脂１３を備え、第一および第二の配線層１１，１２の所定個所にそれぞれ電気導体材料からなる第一および第二の導体ポスト１４ａ，１４ｂが前記封止樹脂１３の表面に露出するように設けられて第一および第二の電極部を形成している。
【００１９】
ここで、第一の配線層１１は格子形状に空孔をもつパターンに形成された接地電位層であり、格子形状の空孔の対角線の距離１５は、アイソレーションを確保したい周波数の波長の８分の１以下に構成されている。
【００２０】
このようにこの半導体装置では、接地電位層である第一の配線層１１のパターンを格子形状に空孔を有した形状とし、格子形状の空孔の対角線の距離１５をアイソレーションを確保したい周波数の波長の８分の１以下に構成したために、この波長よりも波長の長い周波数の定在波は発生しない。このため、第一の配線層１１の上下でアイソレーションが確保でき、シリコン板１の上部の回路素子形成領域２に構成された発振器等の回路と第二の配線層１２の間でアイソレーションが確保できるため、シリコン板１上の回路配置による制約を受けずに、第二の配線層１２での配線が可能となる。
【００２１】
また、シリコン板１上の回路素子形成領域２と第一の配線層１１との間に生じる寄生容量および第一の配線層１１と第二の配線層１２との間に生じる寄生容量を大幅に低減でき、容量による信号の結合や損失を防ぐことができる。さらに、格子形状に空孔を有したパターンとすることで、第一の配線層１１をベタパターンで構成する場合に比べて、接着部分の凹凸が多く、層間での密着強度の向上が可能となる。
【００２２】
（実施の形態２）
図３は本発明の実施の形態２における半導体装置の平面図である。この半導体装置では、実施の形態１で説明した図１の第一の配線層１１が丸形の空孔を多数備えた形状に形成されている。空孔の直径は、アイソレーションを確保したい周波数の波長の８分の１以下に構成されている。
【００２３】
このように、この半導体装置では、接地電位層である第一の配線層１１のパターンを丸形の空孔を多数有した形状とし、空孔の直径１６をアイソレーションを確保したい周波数の波長の８分の１以下に構成したために、これよりも波長の長い周波数の定在波は発生しない。このため、第一の配線層１１の上下でアイソレーションが確保でき、シリコン板１上の回路配置による制約を受けずに第二の配線層１２での配線が可能となる。
【００２４】
また、第一の配線層１１のパターンを直径が波長の８分の１以下の空孔を多数有する構成としているため、格子形状に空孔を有するパターンを構成した場合に比べ、空孔の面積がより大きくなる。このため、第一の配線層１１とシリコン板１上の回路パターンや、第一の配線層１１と第二の配線層１２との間に生じる寄生容量を格子形状の空孔を有するパターンに比べ低減でき、信号の結合や損失を防ぐことができる。さらに、丸形の空孔を有するパターンとした場合、接地電位層である第一の配線層１１をベタパターンで構成する場合に比べ、接着部分の凹凸が多く層間での密着強度の向上が可能となる。
【００２５】
（実施の形態３）
図４は本発明の実施の形態３における半導体装置の断面図であり、第二の絶縁層７と第二の配線層１２を覆うように封止樹脂１３を備え、第一の配線層１１および第二の配線層１２の所定個所よりそれぞれ電気導体材料からなる第一の導体ポスト１４ａおよび第二の導体ポスト１４ｂが前記封止樹脂１３の表面から露出している。
【００２６】
この半導体装置では、第一の配線層１１が第二の配線層１２よりも導電率の低い材料で構成されている。第二の配線層１２およびシリコン板１上の回路素子形成領域２の配線は通常銅等の導電率の高い材料で構成されるが、この場合、第一の配線層１１はより導電率の低いクロム、スズ、ストロンチウム、ビスマス、ニクロム、ニッケル、白金ロジウム等で構成する。
【００２７】
このように、この半導体装置では、第一の配線層１１が第二の配線層１２よりも導電率の低い材料で構成したために、第一の配線層１１と第二の配線層１２およびシリコン板１のパターンと第一の配線層１１に生じる容量成分に対して配線層の抵抗成分が付加される。付加される抵抗成分が大きければ、容量値は変わらなくとも容量成分としての影響は小さくなるために、層間での容量の影響は小さくなるため容量による信号の結合や損失を防ぐことができる。
【００２８】
また、第一の配線層１１を接地電位層として使用する場合、接地電位層の面積を大きく構成することで抵抗成分の影響は無視できる。
【００２９】
（実施の形態４）
図５は本発明の実施の形態４における半導体装置の断面図である。第一の絶縁層５の厚みが第一の配線層１１よりも厚く構成されている。容量成分は電極間の厚みに反比例することから、厚みを大きくすることにより容量成分を小さくできる。したがって、シリコン板１のパターンと第一の配線層１１に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができる。第一絶縁層５にはポリイミド等が使用され、層厚は数μｍで構成している。
【００３０】
（実施の形態５）
図６は本発明の実施の形態５における半導体装置の断面図である。この半導体装置では、第二の絶縁層７の厚みが第二の配線層１２よりも厚く構成されている。容量成分は電極間の厚みに反比例することから、厚みを大きくすることにより容量成分を小さくできる。したがって、シリコン板１のパターンと第一の配線層１１に生じる容量成分を小さくでき、層間の容量による信号の結合や損失を防ぐことができ、シリコン板１の回路配置に影響されずに再配線をすることが可能となる。
【００３１】
（実施の形態６）
図７は本発明の実施の形態６における半導体装置の断面図であり、図８はその平面図である。この半導体装置では、第一の配線層１１が接続パッド３ａによりシリコン板１上の接地電位層である配線層４ａと接続され、前記第一の配線層１１が直径１６が波長の８分の１以下で構成された丸形の空孔を多数有した形状に形成され、この空孔の中央を介してシリコン板１上の配線層４ｂと第二の配線層１２が接続パッド３ｂにより接続されたものである。したがって、シリコン板１上の回路と第二の配線層１２の接続を任意の空孔の中央部分に行えるために配線の引き回しを小さくすることができる。このため、引き回しによる寄生容量の発生を抑制でき、信号の結合や損失を防ぐことができる。
【００３２】
【発明の効果】
以上のように本発明は、上面に回路素子が形成された半導体板と、この半導体板の上面を覆う第一の絶縁層と、この第一の絶縁層上に形成された接地電位層である第一の配線層と、この第一の配線層を覆うように前記第一の絶縁層上に形成された第二の絶縁層と、この第二の絶縁層上に形成された第二の配線層と、この第二の配線層を覆うように前記第二の絶縁層上に形成された封止樹脂とを備え、前記第一の配線層が第二の配線層よりも導電率の低い材料で構成された半導体装置である。この構成によれば、第一の配線層と半導体板、第一の配線層と第二の配線層の容量成分に抵抗成分が付加される。付加される抵抗成分が大きければ、容量値は変わらなくとも容量成分としての影響は小さくなるために層間での容量の影響は小さくなる。したがって容量による信号の結合や損失を防ぐことができ、再配線による信号の損失、結合を抑制できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を示す断面図
【図２】 本発明の実施の形態１による半導体装置を示す平面図
【図３】 本発明の実施の形態２による半導体装置を示す平面図
【図４】 本発明の実施の形態３による半導体装置を示す断面図
【図５】 本発明の実施の形態４による半導体装置を示す断面図
【図６】 本発明の実施の形態５による半導体装置を示す断面図
【図７】 本発明の実施の形態６による半導体装置を示す断面図
【図８】 本発明の実施の形態６による半導体装置を示す平面図
【図９】 従来の半導体装置を示す断面図
【図１０】 従来の半導体装置を示す平面図
【符号の説明】
１ シリコン板
２ 回路素子形成領域
３ａ，３ｂ 接続パッド
４ａ，４ｂ 配線層
５ 第一の絶縁層
６ａ，６ｂ 電極
７ 第二の絶縁層
８ 接地電位層
９ 再配線層
１０ 第三の絶縁層
１１ 第一の配線層
１２ 第二の配線層
１３ 封止樹脂
１４ａ，１４ｂ 導体ポスト
１５ 距離
１６ 直径
Claims (6)
- 上面に回路素子が形成された半導体板と、
この半導体板の上面を覆う第一の絶縁層と、
この第一の絶縁層上に形成された接地電位層である第一の配線層と、
この第一の配線層を覆うように前記第一の絶縁層上に形成された第二の絶縁層と、
この第二の絶縁層上に形成された第二の配線層と、
この第二の配線層を覆うように前記第二の絶縁層上に形成された封止樹脂とを備え、
前記第一の配線層が第二の配線層よりも導電率の低い材料で構成された半導体装置。 - 前記第一の配線層の下方には前記回路素子が形成され、
前記第一の配線層の上方には前記第二の配線層が形成されている請求項１に記載の半導体装置。 - 前記第一の配線層が格子形状に空孔をもつように形成し、この格子形状の空孔の対角線の距離が波長の８分の１以下とした請求項１に記載の半導体装置。
- 前記第一の配線層が多数の丸形の空孔をもつように形成し、この空孔の直径が波長の８分の１以下とした請求項１に記載の半導体装置。
- 第一の絶縁層の厚みが第一の配線層よりも厚くした請求項１に記載の半導体装置。
- 第二の絶縁層の厚みが第二の配線層よりも厚くした請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320169A JP4000815B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320169A JP4000815B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124394A JP2003124394A (ja) | 2003-04-25 |
| JP4000815B2 true JP4000815B2 (ja) | 2007-10-31 |
Family
ID=19137601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001320169A Expired - Fee Related JP4000815B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4000815B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4506767B2 (ja) * | 2007-02-28 | 2010-07-21 | カシオ計算機株式会社 | 半導体装置の製造方法 |
| JP5068830B2 (ja) * | 2010-01-29 | 2012-11-07 | 株式会社テラミクロス | 半導体装置 |
| JP5591587B2 (ja) * | 2010-05-21 | 2014-09-17 | Ｎｅｃトーキン株式会社 | ノイズ抑制伝送路及びそれに用いられるシート状構造体 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3230953B2 (ja) * | 1994-07-28 | 2001-11-19 | 富士通株式会社 | 多層薄膜配線基板 |
| US5675299A (en) * | 1996-03-25 | 1997-10-07 | Ast Research, Inc. | Bidirectional non-solid impedance controlled reference plane requiring no conductor to grid alignment |
| JPH09289214A (ja) * | 1996-04-24 | 1997-11-04 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH11177247A (ja) * | 1997-12-15 | 1999-07-02 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP3394480B2 (ja) * | 1999-10-22 | 2003-04-07 | 九州日本電気株式会社 | 半導体装置 |
| JP3578964B2 (ja) * | 2000-03-21 | 2004-10-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3796104B2 (ja) * | 2000-08-01 | 2006-07-12 | 京セラ株式会社 | 多層配線基板 |
-
2001
- 2001-10-18 JP JP2001320169A patent/JP4000815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003124394A (ja) | 2003-04-25 |
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| A977 | Report on retrieval |
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