JP4547655B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4547655B2 JP4547655B2 JP2001040094A JP2001040094A JP4547655B2 JP 4547655 B2 JP4547655 B2 JP 4547655B2 JP 2001040094 A JP2001040094 A JP 2001040094A JP 2001040094 A JP2001040094 A JP 2001040094A JP 4547655 B2 JP4547655 B2 JP 4547655B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- bump
- bumps
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体チップと配線基板とのバンプによる電極間の接続構造と半導体装置筐体への搭載方法に特徴を有する半導体装置に関する。
【０００２】
【従来の技術】
高周波数信号を扱う高速デバイスは、更なる高集積化、広帯域化が進み、現在では通信分野に至っては、数ギガ[bit／s]の通信速度を持ったデバイスの開発も進められている。この際に必要となる帯域は数１０[GHz]程度となる。
【０００３】
このような高速デバイスでは、半導体チップを配線基板にフェイスダウンでバンプを介して接続するフリップチップ接続が多く採用されている。また、上記高速デバイスでは、電源に信号と同じ周波数帯域の電流が流れるため、電源を一定電圧に保つ為に、電源／ＧＮＤ間にカップリングコンデンサを設置することが必要である。
【０００４】
例えば、特開平１０−２０９３２８号公報に記載されるように、電源とＧＮＤを結合するコンデンサを配線基板中に形成することで、配線長によるインダクタンスを軽減し、電源ノイズの低減を図っている。上記公報記載の技術は、図１３に示すように、絶縁層１３１０と配線層１３０９とが交互に積層されてなる配線基板１３０３内に、誘電体層１３１１を電極層１３１２で挟み込んだ内蔵コンデンサ１３１４を設ける構成となっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置において、ギガヘルツ単位の信号周波数を用いるには、電源／ＧＮＤ間に接続する容量までの配線長が充分に短いとはいえず、またコンデンサを搭載する場所を確保する必要があり、小型化には向かないという問題がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、従来よりも配線長を短く、かつ容易に容量を電源／ＧＮＤ間に配置することができ、電源ノイズを軽減することができる半導体装置を提供することにある。
【０００７】
【課題を解決する為の手段】
上記目的を達成するため、本発明は、配線基板にバンプを介して半導体チップが接続されてなる半導体装置において、前記半導体チップの前記バンプ接続面には、高周波回路と、該高周波回路の信号入出力電極、電源電極及びＧＮＤ電極と、が形成され、相隣り合う前記電極の組み合わせの内、前記電源電極又は前記ＧＮＤ電極で構成される組では、前記電極上に形成される前記バンプの間に樹脂層が配設されて、前記バンプ間に容量が形成され、前記信号入出力電極を含む組では、相隣り合う前記バンプとの間に樹脂層が形成されないものである。
【０００８】
本発明においては、前記半導体チップの前記バンプ接続面の他側の面には、金属からなるベタパタンが、前記ＧＮＤ電極と電気的に絶縁された状態で配設され、前記配線基板には、前記半導体チップの各々の電極と対向する位置に、マイクロストリップ構造の電極が形成されている構成とすることができる。
【０００９】
また、本発明においては、少なくとも、前記半導体装置の一辺において前記電極が千鳥状に配列され、前記千鳥状の電極が、相隣り合う複数の電極を接続するパタン、又は、各々の電極が独立するパタンにより構成されているものとすることができる。
【００１０】
また、本発明においては、千鳥状に配列される前記電極が、前記電源電極又は前記ＧＮＤ電極により構成され、前記千鳥状に配列される前記電極上の前記バンプの距離が小となり、前記バンプ間の前記樹脂層により形成される容量が大きくなるように設定される構成とすることもできる。
【００１１】
また、本発明においては、前記樹脂層を構成する樹脂が、誘電体、または、抵抗体からなることが好ましい。
【００１２】
また、本発明においては、前記バンプが、金バンプ、または、導電性ピラー、または、金属のボールを芯とした半田ボールによって形成されたボールバンプからなることが好ましい。
【００１３】
このように、本発明は上記構成により、電源電圧の高周波帯域における変動を軽減することができ、半導体装置の信号帯域を広げることができる。これにより、電源／ＧＮＤ間に別途、容量を搭載する必要がなくなり、装置の小型化を図ることができる。
【００１４】
【発明の実施の形態】
本発明に係る半導体装置は、その好ましい一実施の形態において、半導体チップの表面には、高周波回路と、高周波回路の信号入出力電極、電源電極及びＧＮＤ電極とが形成され、裏面には、金属からなるベタパタンがＧＮＤ電極と電気的に絶縁された状態で配設され、配線基板には、前記半導体チップの各々の電極と対向する位置にマイクロストリップ構造の電極が形成されて各々の電極がバンプを介して接続され、更に、相隣り合う電極の組み合わせの内、電源電極又はＧＮＤ電極で構成される組では、電極上のバンプの間に樹脂層が配設されてバンプ間に容量が形成され、信号入出力電極を含む組では、相隣り合うバンプ間に樹脂層が形成されないように構成され、裏面ベタパタンをＧＮＤと絶縁することにより、通過帯域を拡大することができると共に、バンプ間に樹脂層による容量を形成することによって、良好な電源ノイズ除去を実現することができる。以下に図面を参照しながら説明する。
【００１５】
［実施の形態１］
まず、本発明の第１の実施形態について、図１、図１０及び図１１を参照して説明する。図１は、第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ａ面）側の平面図、（ｂ）は半導体装置の側面図である。また、図１０は、バンプ間に誘電性の樹脂層を形成した時の効果を示す等価回路であり、図１１は、樹脂が抵抗体の場合の等価回路を示す図である。
【００１６】
図１に示すように、本実施形態の半導体装置は、高周波回路１０２の外周に複数個の電極を配置し、配線基板１０３に半導体チップ１０１を搭載するために配置された電源バンプ１０５またはＧＮＤバンプ１０６の間に樹脂層１０８を形成したものである。
【００１７】
この樹脂層１０８は、半導体チップ１０１の電極への金バンプのボールボンディング工程後、半導体チップ１０１を配線基板１０３へ搭載する前に、半導体チップ１０１の電源バンプ１０５またはＧＮＤバンプ１０６の間に樹脂をディスペンサ等で塗布し、その後、半導体チップ１０１を配線基板１０３へマウントすることにより形成される。また、半導体チップ１０１をマウント前に、配線基板１０３の電源電極またはＧＮＤ電極間に樹脂を塗布し、半導体チップ１０１をマウントすることにより形成することもできる。なお、この樹脂層１０８としては熱硬化性樹脂を用いることにより、配線基板１０３と半導体チップ１０１とを熱圧着する際に同時に硬化させることができる。
【００１８】
そして、樹脂層１０８は硬化すると絶縁体となり、半導体チップ１０１の電極部分は図１０に示すような等価回路となる。なお、図１０では、樹脂層１０８により増加した容量１００９を点線で示し、従来から行なわれている外部に容量を接地した場合１０１０の等価回路を実線で示している。このように樹脂層１０８を電源バンプとＧＮＤバンプとの間に設けることにより、電源バンプとＧＮＤバンプにコンデンサとの間に容量１００９が形成され、電源ノイズが配線のインダクタンスを通過することがなくなり、外部に別途容量を設けなくても良好なノイズ除去を行うことができる。
【００１９】
また、硬化すると抵抗体となる樹脂層１０８を用いると、図１１のような等価回路となる。この場合、樹脂層１０８は、実際には並列の抵抗成分と容量成分とを持つこととなり、ノイズ電力がこの抵抗成分に消費され、同様に外部に別途容量を設けなくても良好な電源ノイズの除去を行うことができる。
【００２０】
［実施の形態２］
次に、本発明の第２の実施形態について、図２及び図３を参照して説明する。
図２は、第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｂ面）側の平面図、（ｂ）は半導体装置の側面図である。また、図３は、本実施形態の効果を説明するための図である。
【００２１】
図２に示すように、本実施形態の半導体装置は、マイクロストリップ構造の電極を有する配線基板２０３に半導体チップ２０１をフリップチップ接続し、この半導体チップ２０１の裏面には裏面ベタパタン２０４を形成し、この裏面ベタパタン２０４を半導体チップ２０１表面のＧＮＤと絶縁することを特徴とするものであり、本構造は、本願発明者の実験によって得た知見に基づき案出されたものである。
【００２２】
上記構造の半導体装置を用いて通過特性を測定した結果を図３に示す。図３の横軸は周波数を、縦軸は通過特性を示し、裏面ベタパタン２０４をＧＮＤと接続した従来の特性（３０２）に比べて、裏面ベタパタン２０４をＧＮＤと絶縁した本実施形態の特性（３０１）の方が、特に高周波数帯域で通過特性が改善されていることが分かる。このように、裏面ベタパタン２０４を表面ＧＮＤと絶縁するという簡単な構成によって、帯域を延ばすことが可能となる。
【００２３】
［実施の形態３］
次に、本発明の第３の実施形態について、図４乃至図７を参照して説明する。
図４は、第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｃ面）側の平面図、（ｂ）は半導体装置の側面図である。また、図５乃至図７は、千鳥配列の電極パタン部の拡大図であり、（ａ）は側面図、（ｂ）は上面図である。
【００２４】
図４に示すように、本実施形態の半導体装置は、高周波回路４０１の外周に配置した複数個の電極の中で千鳥に配列する部分を有する場合である。千鳥のパタンを拡大すると、図５に示すような電極が３つ接続されたパタン、図６に示すような電極が２つ接続されたパタン、又は、図７に示すように電極が他の電極と接続されないパタンで構成される。
【００２５】
このように、電極を千鳥に配置することにより、半導体チップ４０１へのバンプボンディング時の加熱と、配線基板４０３に半導体チップ４０１を熱圧着する時の電極の熱むらを軽減することができ、さらには金バンプの接続むらを無くすことができる。
【００２６】
［実施の形態４］
次に、本発明の第４の実施形態について、図８を参照して説明する。図８は、第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｄ面）側の平面図、（ｂ）は半導体装置の側面図である。
【００２７】
図８に示すように、本実施形態の半導体装置は、第２の実施形態の金バンプ３０５〜３０７を導電性ピラー８０５〜８０７に置き換えた接続構造である。導電性ピラーは、例えば、半導体チップ８０１製造時にメッキにより形成したもので、厚みが５０〜１００μｍ程度であり、電源ピラー８０５とＧＮＤピラー８０６との間に熱硬化性の樹脂８０８を塗布し、配線基板８０３へ半導体チップ８０１を熱圧着する時に同時に硬化する。このような構成によっても、前記した第２の実施形態と同様の効果を奏することができる。なお、金バンプ又は導電性ピラーに代えて、金属のボールを芯とした半田ボールによって形成されたボールバンプを用いて接続することもできる。
【００２８】
［実施の形態５］
次に、本発明の第５の実施形態について、図９を参照して説明する。図９は、第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｅ面）側の平面図、（ｂ）は半導体装置の側面図である。
【００２９】
図９に示すように、本実施形態の半導体装置は、第３の実施形態の千鳥に配置するバンプを電源バンプ９０５またはＧＮＤバンプ９０６とし、これらのピッチを狭めることによって、電源／ＧＮＤ間の容量を増加したものである。このような構成によれば、前記した第３の実施形態よりも更に電源ノイズを軽減することができる。
【００３０】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、下記記載の効果を奏することができる。
【００３１】
本発明の第１の効果は、半導体チップの裏面ベタを配線基板のＧＮＤと絶縁することにより、通過帯域を拡大することができるということである。
【００３２】
また、本発明の第２の効果は、電源バンプとＧＮＤバンプとの間に樹脂層を設け、両バンプ間に容量を形成することによって、良好な電源ノイズ除去を実現することができるということである。
【００３３】
また、本発明の第３の効果は、本発明の構成では、半導体チップの裏面ベタパタンを配線基板のＧＮＤと接続する必要がないため、半導体チップを貫通するビア形成時やパッケージへの搭載時に金属による接続を行なう必要がなく、コストを低減することができるということである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図２】本発明の第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図３】本発明の第２の実施形態に係る半導体装置の効果を示すグラフである。
【図４】本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図５】本発明の第３の実施形態における電極パタンを示す図であり、（ａ）は側面図、（ｂ）は拡大上面図である。
【図６】本発明の第３の実施形態における電極パタンを示す図であり、（ａ）は側面図、（ｂ）は拡大上面図である。
【図７】本発明の第３の実施形態における電極パタンを示す図であり、（ａ）は側面図、（ｂ）は拡大上面図である。
【図８】本発明の第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図９】本発明の第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図１０】本発明の樹脂層が誘電体であるときの等価回路である。
【図１１】本発明の樹脂層が抵抗体であるときの等価回路である。
【図１２】従来の半導体装置の接続構造を示す断面図である。
【図１３】従来の半導体装置の接続構造を示す断面図である。
【符号の説明】
１０１、２０１、４０１、５０１、６０１、７０１、８０１、９０１、１００１、１２０１、１３０１ 半導体チップ
１０２、２０２、４０２、８０２、９０２ 高周波回路
１０３、２０３、４０３、５０３、６０３、７０３、８０３、９０３、１２０３、１３０３ 配線基板
１０４、２０４、４０４、８０４、９０４ 裏面ベタパタン
１０５、２０５、４０５、９０５、１００５、１１０５ 電源バンプ
１０６、２０６、４０６、９０６、１００６、１１０６ ＧＮＤバンプ
１０７、２０７、４０７、９０７、１００７ 信号バンプ
３０１ 裏面ベタパタンとＧＮＤを絶縁した特性
３０２ 裏面ベタパタンとＧＮＤを接続した特性
１０８、４０８、８０８、９０８ 樹脂層
５１３、６１３、７１３、１２１３、１３１３ バンプ
５０８、６０８、７０８ 配線基板上のパタン
５０９、６０９、７０９ 半導体チップ上のパタン
８０５ 電源ピラー
８０６ ＧＮＤピラー
８０７ 信号ピラー
１００９ 樹脂層による増加容量
１０１０ 外部配線により付加された容量
１０１１ リードまたは配線によるインダクタ
１１１１ 抵抗体樹脂層の等価回路
１１１２ 外部電源
１３０９ 配線層
１３１０ 絶縁体層
１３１１ 誘電体層
１３１２ 電極層
１３１４ 内蔵コンデンサ
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体チップと配線基板とのバンプによる電極間の接続構造と半導体装置筐体への搭載方法に特徴を有する半導体装置に関する。
【０００２】
【従来の技術】
高周波数信号を扱う高速デバイスは、更なる高集積化、広帯域化が進み、現在では通信分野に至っては、数ギガ[bit／s]の通信速度を持ったデバイスの開発も進められている。この際に必要となる帯域は数１０[GHz]程度となる。
【０００３】
このような高速デバイスでは、半導体チップを配線基板にフェイスダウンでバンプを介して接続するフリップチップ接続が多く採用されている。また、上記高速デバイスでは、電源に信号と同じ周波数帯域の電流が流れるため、電源を一定電圧に保つ為に、電源／ＧＮＤ間にカップリングコンデンサを設置することが必要である。
【０００４】
例えば、特開平１０−２０９３２８号公報に記載されるように、電源とＧＮＤを結合するコンデンサを配線基板中に形成することで、配線長によるインダクタンスを軽減し、電源ノイズの低減を図っている。上記公報記載の技術は、図１３に示すように、絶縁層１３１０と配線層１３０９とが交互に積層されてなる配線基板１３０３内に、誘電体層１３１１を電極層１３１２で挟み込んだ内蔵コンデンサ１３１４を設ける構成となっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置において、ギガヘルツ単位の信号周波数を用いるには、電源／ＧＮＤ間に接続する容量までの配線長が充分に短いとはいえず、またコンデンサを搭載する場所を確保する必要があり、小型化には向かないという問題がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、従来よりも配線長を短く、かつ容易に容量を電源／ＧＮＤ間に配置することができ、電源ノイズを軽減することができる半導体装置を提供することにある。
【０００７】
【課題を解決する為の手段】
上記目的を達成するため、本発明は、配線基板にバンプを介して半導体チップが接続されてなる半導体装置において、前記半導体チップの前記バンプ接続面には、高周波回路と、該高周波回路の信号入出力電極、電源電極及びＧＮＤ電極と、が形成され、相隣り合う前記電極の組み合わせの内、前記電源電極又は前記ＧＮＤ電極で構成される組では、前記電極上に形成される前記バンプの間に樹脂層が配設されて、前記バンプ間に容量が形成され、前記信号入出力電極を含む組では、相隣り合う前記バンプとの間に樹脂層が形成されないものである。
【０００８】
本発明においては、前記半導体チップの前記バンプ接続面の他側の面には、金属からなるベタパタンが、前記ＧＮＤ電極と電気的に絶縁された状態で配設され、前記配線基板には、前記半導体チップの各々の電極と対向する位置に、マイクロストリップ構造の電極が形成されている構成とすることができる。
【０００９】
また、本発明においては、少なくとも、前記半導体装置の一辺において前記電極が千鳥状に配列され、前記千鳥状の電極が、相隣り合う複数の電極を接続するパタン、又は、各々の電極が独立するパタンにより構成されているものとすることができる。
【００１０】
また、本発明においては、千鳥状に配列される前記電極が、前記電源電極又は前記ＧＮＤ電極により構成され、前記千鳥状に配列される前記電極上の前記バンプの距離が小となり、前記バンプ間の前記樹脂層により形成される容量が大きくなるように設定される構成とすることもできる。
【００１１】
また、本発明においては、前記樹脂層を構成する樹脂が、誘電体、または、抵抗体からなることが好ましい。
【００１２】
また、本発明においては、前記バンプが、金バンプ、または、導電性ピラー、または、金属のボールを芯とした半田ボールによって形成されたボールバンプからなることが好ましい。
【００１３】
このように、本発明は上記構成により、電源電圧の高周波帯域における変動を軽減することができ、半導体装置の信号帯域を広げることができる。これにより、電源／ＧＮＤ間に別途、容量を搭載する必要がなくなり、装置の小型化を図ることができる。
【００１４】
【発明の実施の形態】
本発明に係る半導体装置は、その好ましい一実施の形態において、半導体チップの表面には、高周波回路と、高周波回路の信号入出力電極、電源電極及びＧＮＤ電極とが形成され、裏面には、金属からなるベタパタンがＧＮＤ電極と電気的に絶縁された状態で配設され、配線基板には、前記半導体チップの各々の電極と対向する位置にマイクロストリップ構造の電極が形成されて各々の電極がバンプを介して接続され、更に、相隣り合う電極の組み合わせの内、電源電極又はＧＮＤ電極で構成される組では、電極上のバンプの間に樹脂層が配設されてバンプ間に容量が形成され、信号入出力電極を含む組では、相隣り合うバンプ間に樹脂層が形成されないように構成され、裏面ベタパタンをＧＮＤと絶縁することにより、通過帯域を拡大することができると共に、バンプ間に樹脂層による容量を形成することによって、良好な電源ノイズ除去を実現することができる。以下に図面を参照しながら説明する。
【００１５】
［実施の形態１］
まず、本発明の第１の実施形態について、図１、図１０及び図１１を参照して説明する。図１は、第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ａ面）側の平面図、（ｂ）は半導体装置の側面図である。また、図１０は、バンプ間に誘電性の樹脂層を形成した時の効果を示す等価回路であり、図１１は、樹脂が抵抗体の場合の等価回路を示す図である。
【００１６】
図１に示すように、本実施形態の半導体装置は、高周波回路１０２の外周に複数個の電極を配置し、配線基板１０３に半導体チップ１０１を搭載するために配置された電源バンプ１０５またはＧＮＤバンプ１０６の間に樹脂層１０８を形成したものである。
【００１７】
この樹脂層１０８は、半導体チップ１０１の電極への金バンプのボールボンディング工程後、半導体チップ１０１を配線基板１０３へ搭載する前に、半導体チップ１０１の電源バンプ１０５またはＧＮＤバンプ１０６の間に樹脂をディスペンサ等で塗布し、その後、半導体チップ１０１を配線基板１０３へマウントすることにより形成される。また、半導体チップ１０１をマウント前に、配線基板１０３の電源電極またはＧＮＤ電極間に樹脂を塗布し、半導体チップ１０１をマウントすることにより形成することもできる。なお、この樹脂層１０８としては熱硬化性樹脂を用いることにより、配線基板１０３と半導体チップ１０１とを熱圧着する際に同時に硬化させることができる。
【００１８】
そして、樹脂層１０８は硬化すると絶縁体となり、半導体チップ１０１の電極部分は図１０に示すような等価回路となる。なお、図１０では、樹脂層１０８により増加した容量１００９を点線で示し、従来から行なわれている外部に容量を接地した場合１０１０の等価回路を実線で示している。このように樹脂層１０８を電源バンプとＧＮＤバンプとの間に設けることにより、電源バンプとＧＮＤバンプにコンデンサとの間に容量１００９が形成され、電源ノイズが配線のインダクタンスを通過することがなくなり、外部に別途容量を設けなくても良好なノイズ除去を行うことができる。
【００１９】
また、硬化すると抵抗体となる樹脂層１０８を用いると、図１１のような等価回路となる。この場合、樹脂層１０８は、実際には並列の抵抗成分と容量成分とを持つこととなり、ノイズ電力がこの抵抗成分に消費され、同様に外部に別途容量を設けなくても良好な電源ノイズの除去を行うことができる。
【００２０】
［実施の形態２］
次に、本発明の第２の実施形態について、図２及び図３を参照して説明する。
図２は、第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｂ面）側の平面図、（ｂ）は半導体装置の側面図である。また、図３は、本実施形態の効果を説明するための図である。
【００２１】
図２に示すように、本実施形態の半導体装置は、マイクロストリップ構造の電極を有する配線基板２０３に半導体チップ２０１をフリップチップ接続し、この半導体チップ２０１の裏面には裏面ベタパタン２０４を形成し、この裏面ベタパタン２０４を半導体チップ２０１表面のＧＮＤと絶縁することを特徴とするものであり、本構造は、本願発明者の実験によって得た知見に基づき案出されたものである。
【００２２】
上記構造の半導体装置を用いて通過特性を測定した結果を図３に示す。図３の横軸は周波数を、縦軸は通過特性を示し、裏面ベタパタン２０４をＧＮＤと接続した従来の特性（３０２）に比べて、裏面ベタパタン２０４をＧＮＤと絶縁した本実施形態の特性（３０１）の方が、特に高周波数帯域で通過特性が改善されていることが分かる。このように、裏面ベタパタン２０４を表面ＧＮＤと絶縁するという簡単な構成によって、帯域を延ばすことが可能となる。
【００２３】
［実施の形態３］
次に、本発明の第３の実施形態について、図４乃至図７を参照して説明する。
図４は、第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｃ面）側の平面図、（ｂ）は半導体装置の側面図である。また、図５乃至図７は、千鳥配列の電極パタン部の拡大図であり、（ａ）は側面図、（ｂ）は上面図である。
【００２４】
図４に示すように、本実施形態の半導体装置は、高周波回路４０１の外周に配置した複数個の電極の中で千鳥に配列する部分を有する場合である。千鳥のパタンを拡大すると、図５に示すような電極が３つ接続されたパタン、図６に示すような電極が２つ接続されたパタン、又は、図７に示すように電極が他の電極と接続されないパタンで構成される。
【００２５】
このように、電極を千鳥に配置することにより、半導体チップ４０１へのバンプボンディング時の加熱と、配線基板４０３に半導体チップ４０１を熱圧着する時の電極の熱むらを軽減することができ、さらには金バンプの接続むらを無くすことができる。
【００２６】
［実施の形態４］
次に、本発明の第４の実施形態について、図８を参照して説明する。図８は、第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｄ面）側の平面図、（ｂ）は半導体装置の側面図である。
【００２７】
図８に示すように、本実施形態の半導体装置は、第２の実施形態の金バンプ３０５〜３０７を導電性ピラー８０５〜８０７に置き換えた接続構造である。導電性ピラーは、例えば、半導体チップ８０１製造時にメッキにより形成したもので、厚みが５０〜１００μｍ程度であり、電源ピラー８０５とＧＮＤピラー８０６との間に熱硬化性の樹脂８０８を塗布し、配線基板８０３へ半導体チップ８０１を熱圧着する時に同時に硬化する。このような構成によっても、前記した第２の実施形態と同様の効果を奏することができる。なお、金バンプ又は導電性ピラーに代えて、金属のボールを芯とした半田ボールによって形成されたボールバンプを用いて接続することもできる。
【００２８】
［実施の形態５］
次に、本発明の第５の実施形態について、図９を参照して説明する。図９は、第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップのバンプ接合面（Ｅ面）側の平面図、（ｂ）は半導体装置の側面図である。
【００２９】
図９に示すように、本実施形態の半導体装置は、第３の実施形態の千鳥に配置するバンプを電源バンプ９０５またはＧＮＤバンプ９０６とし、これらのピッチを狭めることによって、電源／ＧＮＤ間の容量を増加したものである。このような構成によれば、前記した第３の実施形態よりも更に電源ノイズを軽減することができる。
【００３０】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、下記記載の効果を奏することができる。
【００３１】
本発明の第１の効果は、半導体チップの裏面ベタを配線基板のＧＮＤと絶縁することにより、通過帯域を拡大することができるということである。
【００３２】
また、本発明の第２の効果は、電源バンプとＧＮＤバンプとの間に樹脂層を設け、両バンプ間に容量を形成することによって、良好な電源ノイズ除去を実現することができるということである。
【００３３】
また、本発明の第３の効果は、本発明の構成では、半導体チップの裏面ベタパタンを配線基板のＧＮＤと接続する必要がないため、半導体チップを貫通するビア形成時やパッケージへの搭載時に金属による接続を行なう必要がなく、コストを低減することができるということである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図２】本発明の第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図３】本発明の第２の実施形態に係る半導体装置の効果を示すグラフである。
【図４】本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図５】本発明の第３の実施形態における電極パタンを示す図であり、（ａ）は側面図、（ｂ）は拡大上面図である。
【図６】本発明の第３の実施形態における電極パタンを示す図であり、（ａ）は側面図、（ｂ）は拡大上面図である。
【図７】本発明の第３の実施形態における電極パタンを示す図であり、（ａ）は側面図、（ｂ）は拡大上面図である。
【図８】本発明の第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図９】本発明の第５の実施形態に係る半導体装置の構造を示す図であり、（ａ）は半導体チップの平面図、（ｂ）は半導体装置の側面図である。
【図１０】本発明の樹脂層が誘電体であるときの等価回路である。
【図１１】本発明の樹脂層が抵抗体であるときの等価回路である。
【図１２】従来の半導体装置の接続構造を示す断面図である。
【図１３】従来の半導体装置の接続構造を示す断面図である。
【符号の説明】
１０１、２０１、４０１、５０１、６０１、７０１、８０１、９０１、１００１、１２０１、１３０１ 半導体チップ
１０２、２０２、４０２、８０２、９０２ 高周波回路
１０３、２０３、４０３、５０３、６０３、７０３、８０３、９０３、１２０３、１３０３ 配線基板
１０４、２０４、４０４、８０４、９０４ 裏面ベタパタン
１０５、２０５、４０５、９０５、１００５、１１０５ 電源バンプ
１０６、２０６、４０６、９０６、１００６、１１０６ ＧＮＤバンプ
１０７、２０７、４０７、９０７、１００７ 信号バンプ
３０１ 裏面ベタパタンとＧＮＤを絶縁した特性
３０２ 裏面ベタパタンとＧＮＤを接続した特性
１０８、４０８、８０８、９０８ 樹脂層
５１３、６１３、７１３、１２１３、１３１３ バンプ
５０８、６０８、７０８ 配線基板上のパタン
５０９、６０９、７０９ 半導体チップ上のパタン
８０５ 電源ピラー
８０６ ＧＮＤピラー
８０７ 信号ピラー
１００９ 樹脂層による増加容量
１０１０ 外部配線により付加された容量
１０１１ リードまたは配線によるインダクタ
１１１１ 抵抗体樹脂層の等価回路
１１１２ 外部電源
１３０９ 配線層
１３１０ 絶縁体層
１３１１ 誘電体層
１３１２ 電極層
１３１４ 内蔵コンデンサ
Claims (10)
- 配線基板にバンプを介して半導体チップが接続されてなる半導体装置において、
前記半導体チップの前記バンプ接続面には、高周波回路と、該高周波回路の信号入出力電極、電源電極及びＧＮＤ電極と、が形成され、
相隣り合う前記電極の組み合わせの内、
前記電源電極又は前記ＧＮＤ電極で構成される組では、前記電極上に形成される前記バンプの間に樹脂層が配設されて、前記バンプ間に容量が形成され、
前記信号入出力電極を含む組では、相隣り合う前記バンプとの間に樹脂層が形成されていないことを特徴とする半導体装置。 - 前記半導体チップの前記バンプ接続面の他側の面には、金属からなるベタパタンが、前記ＧＮＤ電極と電気的に絶縁された状態で配設され、
前記配線基板には、前記半導体チップの各々の電極と対向する位置に、マイクロストリップ構造の電極が形成されていることを特徴とする請求項１記載の半導体装置。 - 少なくとも、前記半導体装置の一辺において前記電極が千鳥状に配列され、
前記千鳥状の電極が、相隣り合う複数の電極を接続するパタン、又は、各々の電極が独立するパタンにより構成されていることを特徴とする請求項１又は２に記載の半導体装置。 - 千鳥状に配列される前記電極が、前記電源電極又は前記ＧＮＤ電極により構成されていることを特徴とする請求項３記載の半導体装置。
- 前記千鳥状に配列される前記電極上の前記バンプの距離が小となり、前記バンプ間の前記樹脂層により形成される容量が大きくなるように設定されることを特徴とする請求項４記載の半導体装置。
- 前記樹脂層を構成する樹脂が、誘電体からなることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
- 前記樹脂層を構成する樹脂が、抵抗体からなることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
- 前記バンプが、金バンプからなることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
- 前記バンプが、導電性ピラーからなることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
- 前記バンプが、金属のボールを芯とした半田ボールによって形成されたボールバンプからなることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040094A JP4547655B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001040094A JP4547655B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246552A JP2002246552A (ja) | 2002-08-30 |
| JP4547655B2 true JP4547655B2 (ja) | 2010-09-22 |
Family
ID=18902763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001040094A Expired - Fee Related JP4547655B2 (ja) | 2001-02-16 | 2001-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4547655B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101708093B1 (ko) | 2011-03-22 | 2017-02-17 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2021136281A (ja) * | 2020-02-25 | 2021-09-13 | ソニーセミコンダクタソリューションズ株式会社 | スイッチ回路及び通信装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09237803A (ja) * | 1996-02-29 | 1997-09-09 | Oki Electric Ind Co Ltd | 半導体チップの実装構造および実装方法 |
| JPH1064956A (ja) * | 1996-08-20 | 1998-03-06 | Fujitsu Ltd | フェースダウンボンディング半導体装置 |
-
2001
- 2001-02-16 JP JP2001040094A patent/JP4547655B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09237803A (ja) * | 1996-02-29 | 1997-09-09 | Oki Electric Ind Co Ltd | 半導体チップの実装構造および実装方法 |
| JPH1064956A (ja) * | 1996-08-20 | 1998-03-06 | Fujitsu Ltd | フェースダウンボンディング半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002246552A (ja) | 2002-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100703642B1 (ko) | 높은 양호도의 반응성 소자를 구비하는 집적 회로를 위한장치 및 방법 | |
| US7046501B2 (en) | Capacitor-embedded substrate | |
| JP4387231B2 (ja) | キャパシタ実装配線基板及びその製造方法 | |
| JP4474431B2 (ja) | 半導体パッケージおよび該製造方法 | |
| US6624501B2 (en) | Capacitor and semiconductor device | |
| US7884458B2 (en) | Decoupling capacitor, wafer stack package including the decoupling capacitor, and method of fabricating the wafer stack package | |
| JP2003110084A (ja) | 半導体装置 | |
| JP4365166B2 (ja) | キャパシタ、多層配線基板及び半導体装置 | |
| JP2005515611A (ja) | インターポーザを有する高性能低コスト超小型回路パッケージ | |
| JP2004128219A (ja) | 付加機能を有する半導体装置及びその製造方法 | |
| JPH05109813A (ja) | 半導体装置 | |
| JP2005150748A (ja) | デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 | |
| JP4829998B2 (ja) | キャパシタ実装配線基板 | |
| US20180226391A1 (en) | Thin film lc component and mounting structure of same | |
| JP4120562B2 (ja) | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 | |
| JP2002299496A (ja) | 半導体装置及びその製造方法 | |
| US6683781B2 (en) | Packaging structure with low switching noises | |
| JP4547655B2 (ja) | 半導体装置 | |
| JP2008124072A (ja) | 半導体装置 | |
| TWI245380B (en) | Semiconductor device | |
| JP3081786B2 (ja) | 高周波半導体装置 | |
| JP2009182087A (ja) | 積層型半導体パッケージおよび電子装置 | |
| JP2003218472A (ja) | モジュールおよび表面実装モジュール | |
| JP4000815B2 (ja) | 半導体装置 | |
| JPH10112472A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100611 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100617 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100624 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |