JPH05109813A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 (修正有) 【目的】 高集積化を可能とし、かつ機械的強度を高め
た電極パッドを有する半導体装置を得る。 【構成】 上層配線で電極パッド1を構成し、この電極
パッド1の直下にダミー配線6を含む複数本の下層配線
3,5,6を形成し、電極パッド1と複数本の下層配線
のうち、異なる電位以外の下層配線3,6とを複数のス
ルーホール7で接続する。このため、層間絶縁膜12に
対する電極パッド1及び下層配線の接触面積が増大で
き、機械的強度を向上することが可能となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
多層配線を有する半導体装置の電極パッド構造に関す
る。
【0002】
【従来の技術】従来の半導体装置における電極パッドの
一例を図4に示す。この電極パッドは、上層配線金属に
てパッド1を形成し、パッド端部でスルーホール2を介
して下層配線3に接続されている。この例はチップ周囲
に入出力パッドとして電極パッドを配置しておき、ワイ
ヤーボンディングによりチップ外部との電気的接続を得
る場合に多用されている。
【0003】又、従来の他の電極パッドを図5に示す。
この例では、上層配線で形成されたパッド1の面内に設
置されたスルーホール4を介して下層配線3とパッドが
接続されている。このような構成は、エリアTAB,フ
リップチップ等のようにチップ表面のパッド上にバンプ
を散在させた半導体装置と、チップ側のバンプ位置と同
じ寸法で接続部を設けた実装基板との間で半田等により
電気的接続を得る場合に多用される。ここではチップ内
部にもパッドを設けるため、電極パッド1とは電位の異
なる配線5もパッド直下を通過させる場合がある。
【0004】
【発明が解決しようとする課題】従来の図4の電極パッ
ドでは、電極パッドをチップ周囲に並べた場合に、配置
できるパッド数がチップサイズによって制限される。
又、電極パッドをチップ内部に設置すると大面積を必要
とし素子や配線の集積度を犠牲にするという問題があ
る。
【0005】一方、図5の電極パッドでは、チップ面積
を有効に使え高集積化が可能である反面、フリップチッ
プ化した場合は外部より加わる力が電極パッド部に集中
する。このため、電極パッドの直下で層間絶縁膜との間
で剥がれが生じ易く、電極パッドの機械的強度が不足さ
れるという問題がある。特に、近年では、多層配線の層
間膜としてポリイミド等の有機系塗布膜が用いられてい
るが、これは金属との密着性が弱く多層配線構造を有す
る半導体装置の実装方法を大きく制限していた。本発明
の目的は、高集積化を可能とし、かつ機械的強度を高め
た電極パッドを有する半導体装置を提供することにあ
る。
【0006】
【課題を解決するための手段】本発明の半導体装置は、
層間絶縁膜上の上層配線で電極パッドを構成し、この電
極パッドの直下に複数本の下層配線を形成し、電極パッ
ドと複数本の下層配線とを複数のスルーホールで接続す
る。又、本発明は、上層配線で電極パッドを構成し、こ
の電極パッドの直下に形成された幅広の下層配線にスリ
ットを設けて複数本の状態とし、電極パッドと複数本状
態の下層配線とを複数のスルーホールで接続する。
【0007】
【作用】本発明によれば、複数本又は複数本状態の下層
配線と、複数のスルーホールで下層配線及び電極パッド
と層間絶縁膜との接触面積を増大させる。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の第1実施例を示し、(a)は平面
図、(b)はそのA−A線拡大断面図である。電極パッ
ド1は上層配線金属で形成され、そのパッド面内でスル
ーホールを4を介して電極パッドと同電位の下層配線3
に接続される。又、電極パッド1の直下には、電極パッ
ドと異なる電位を持つ下層配線5が延設される。ここ
で、電極パッド1の直下で前記下層配線3及び5が形成
されない領域には、下層配線の一部でダミー配線6を形
成し、このダミー配線6と電極パッド1とを複数個のス
ルーホール7を介して接続する。尚、10はシリコン基
板、11は下地絶縁膜、12は層間絶縁膜である。
【0009】この構成によれば、図1(b)の断面構造
から判るように、電極パッド1とダミー配線6とは複数
個のスルーホール7で相互に接続されているため、この
スルーホール7の側面の面積が増大され、結果として電
極パッド1と層間絶縁膜12の接触面積が増大される。
又、同時にダミー配線6を形成することで、下層配線
3,5を含む下層配線と層間絶縁膜12との接触面積を
増大することができる。したがって、この電極パッド1
を図5に示したようなフリップチップ用の電極パッドと
して構成した場合に、外部の力が電極パッド1に集中さ
れた場合でも、電極パッド1と層間絶縁膜12との間、
及び下層配線3,5,6と層間絶縁膜12との間での剥
離を防止でき、電極パッドの機械的な強度を向上するこ
とができる。
【0010】因みに、図2は下層配線幅が4μm、ダミ
ー配線長が 100μm、電極パッド面積が 100μm× 100
μm、スルーホールサイズが2μm×2μm,スルーホ
ールピッチが5μmの場合の下層ダミー配線数と金属−
絶縁膜の総接触面積の関係を示したものである。ここで
ダミー配線がない場合を1としてある。同図よりダミー
配線を設けてスルーホールで接続することで総接触面積
はダミー配線を設けない場合の2倍となり、電極パッド
に加わる力に対して大きな強度を持たせることが実現で
きることが判る。尚、電極パッドをチップ内に配置する
ことで、チップ面積を有効に利用して高集積化が可能で
あることは言うまでもない。
【0011】図3は本発明の第2の実施例を示し、
(a)は平面図、(b)はそのB−B線拡大断面図であ
る。この実施例では電極パッド1の直下に、電極パッド
サイズと同等以上の幅の下層配線、ここでは電源配線8
が延設されている例を示している。この場合には、電極
パッド1の直下電源配線8にスリット9を設けて電源配
線8の一部を複数本に細分化し、細分化された各部分に
おいて複数個のスルーホール7で電極パッド1と接続を
行っている。
【0012】この構成においても、複数個のスルーホー
ル7によって電極パッド1と層間絶縁膜12との接触面
積を増大させ、スリット9によって電源配線8と層間絶
縁膜12との接触面積を増大させることができ、電極パ
ッド1の機械的な強度が向上できる。又、この構成を適
用することにより、電極パッドと同サイズ以上の下層配
線の場合でも、絶縁膜との接触面積を大きくすることが
可能となる。
【0013】
【発明の効果】以上説明したように本発明は、上層配線
で形成した電極パッドと、その直下に形成された複数本
の下層配線とを複数のスルーホールで接続しているの
で、電極パッド及び下層配線と層間絶縁膜との接触面積
を増大させ、電極パッドの機械的強度を向上することが
できる効果がある。この場合、電極パッドをチップ内に
配置することで、電極パッドの直下を有効利用して半導
体装置の高集積化に有利となることは言うまでもない。
又、下層配線が幅広の場合でも、下層配線にスリットを
設けることで複数本の状態にでき、これらをスルーホー
ルにて接続することで、電極パッド及び下層配線と層間
絶縁膜との接触面積を増大させることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例を示し、(a)は平面図、
(b)はそのA−A線拡大断面図である。
【図2】ダミー配線の本数と接触面積比を示す図であ
る。
【図3】本発明の第2実施例を示し、(a)は平面図、
(b)はそのB−B線拡大断面図である。
【図4】従来の電極パッドの一例を示す平面図である。
【図5】従来の電極パッドの他の例を示す平面図であ
る。
【符号の説明】
1 電極パッド 3 下層配線(同電位下層配線) 4 スルーホール 5 下層配線(異なる電位の下層配線) 6 ダミー配線 7 スルーホール 8 電源配線 9 スリット

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 少なくとも2層以上の金属配線層を有す
    る半導体装置において、層間絶縁膜上に形成した上層配
    線で電極パッドを構成し、この電極パッドの直下におい
    て前記層間絶縁膜下に複数本の下層配線を形成し、前記
    電極パッドと複数本の下層配線とを複数のスルーホール
    で接続したことを特徴とする半導体装置。
  2. 【請求項2】 少なくとも2層以上の金属配線層を有す
    る半導体装置において、層間絶縁膜上に形成した上層配
    線で電極パッドを構成し、この電極パッドの直下におい
    て前記層間絶縁膜下に形成された幅広の下層配線にスリ
    ットを設けて複数本の状態とし、前記電極パッドと複数
    本状態の下層配線とを複数のスルーホールで接続したこ
    とを特徴とする半導体装置。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161722A (ja) * 1993-12-03 1995-06-23 Nec Corp 半導体装置のパッド構造
JP2002324798A (ja) * 2001-04-25 2002-11-08 Nissan Motor Co Ltd 電極構造
US6653729B2 (en) 2000-09-29 2003-11-25 Nec Electronics Corporation Semiconductor device and test method for manufacturing same
JP2007503113A (ja) * 2003-08-21 2007-02-15 インターシル アメリカズ インク 能動領域ボンディングの両立性のある高電流構造体
JP2007103848A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
JP2007514318A (ja) * 2003-12-17 2007-05-31 インテル コーポレイション 半導体ダイのバンプ電力接続
JP2009071283A (ja) * 2007-08-07 2009-04-02 Rohm Co Ltd 半導体装置
KR100896026B1 (ko) * 2001-04-27 2009-05-11 신꼬오덴기 고교 가부시키가이샤 반도체 패키지
JP2009111333A (ja) * 2007-10-12 2009-05-21 Panasonic Corp 半導体装置
JP2010028134A (ja) * 2009-10-28 2010-02-04 Renesas Technology Corp 薄膜磁性体記憶装置
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置
JP2020004756A (ja) * 2018-06-25 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5650355A (en) * 1995-03-30 1997-07-22 Texas Instruments Incorporated Process of making and process of trimming a fuse in a top level metal and in a step
US5985692A (en) * 1995-06-07 1999-11-16 Microunit Systems Engineering, Inc. Process for flip-chip bonding a semiconductor die having gold bump electrodes
US5635421A (en) * 1995-06-15 1997-06-03 Taiwan Semiconductor Manufacturing Company Method of making a precision capacitor array
JP3432963B2 (ja) * 1995-06-15 2003-08-04 沖電気工業株式会社 半導体集積回路
DE69703482T2 (de) * 1996-02-29 2001-05-03 The Whitaker Corp., Wilmington Nicht-ohmische energiekupplung zur reduzierung des übersprechens
JP3504421B2 (ja) * 1996-03-12 2004-03-08 株式会社ルネサステクノロジ 半導体装置
US5886414A (en) * 1996-09-20 1999-03-23 Integrated Device Technology, Inc. Removal of extended bond pads using intermetallics
US5783868A (en) * 1996-09-20 1998-07-21 Integrated Device Technology, Inc. Extended bond pads with a plurality of perforations
US7034402B1 (en) * 2000-06-28 2006-04-25 Intel Corporation Device with segmented ball limiting metallurgy
US6555910B1 (en) * 2000-08-29 2003-04-29 Agere Systems Inc. Use of small openings in large topography features to improve dielectric thickness control and a method of manufacture thereof
JP3806016B2 (ja) * 2000-11-30 2006-08-09 富士通株式会社 半導体集積回路
KR100854378B1 (ko) * 2002-03-20 2008-08-26 엘지디스플레이 주식회사 액정 패널 및 그 제조방법
US8274160B2 (en) 2003-08-21 2012-09-25 Intersil Americas Inc. Active area bonding compatible high current structures
SG155096A1 (en) 2008-03-03 2009-09-30 Micron Technology Inc Board-on-chip type substrates with conductive traces in multiple planes, semiconductor device packages including such substrates, and associated methods
TWI372456B (en) * 2008-08-19 2012-09-11 Chimei Innolux Corp Systems for displaying images and constructing method for display panels
US9984987B2 (en) * 2016-08-05 2018-05-29 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592357A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体集積回路
JPH01225137A (ja) * 1988-03-04 1989-09-08 Toshiba Corp 半導体集積回路装置
JPH03129738A (ja) * 1989-07-10 1991-06-03 Nec Corp 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161722A (ja) * 1993-12-03 1995-06-23 Nec Corp 半導体装置のパッド構造
US6653729B2 (en) 2000-09-29 2003-11-25 Nec Electronics Corporation Semiconductor device and test method for manufacturing same
US6815325B2 (en) 2000-09-29 2004-11-09 Nec Electronics Corporation Semiconductor device and test method for manufacturing same
JP2002324798A (ja) * 2001-04-25 2002-11-08 Nissan Motor Co Ltd 電極構造
KR100896026B1 (ko) * 2001-04-27 2009-05-11 신꼬오덴기 고교 가부시키가이샤 반도체 패키지
JP2007503113A (ja) * 2003-08-21 2007-02-15 インターシル アメリカズ インク 能動領域ボンディングの両立性のある高電流構造体
JP2007514318A (ja) * 2003-12-17 2007-05-31 インテル コーポレイション 半導体ダイのバンプ電力接続
JP2007103848A (ja) * 2005-10-07 2007-04-19 Renesas Technology Corp 半導体装置およびその製造方法
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2009071283A (ja) * 2007-08-07 2009-04-02 Rohm Co Ltd 半導体装置
JP2009111333A (ja) * 2007-10-12 2009-05-21 Panasonic Corp 半導体装置
JP2010028134A (ja) * 2009-10-28 2010-02-04 Renesas Technology Corp 薄膜磁性体記憶装置
WO2019021789A1 (ja) * 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置
US11404357B2 (en) 2017-07-24 2022-08-02 Murata Manufacturing Co., Ltd. Semiconductor device
JP2020004756A (ja) * 2018-06-25 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置

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