JP2008507134A - ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール - Google Patents

ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール Download PDF

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Abstract

マルチパッケージモジュールは、様々な機能を有する様々なマルチダイを備える。本実施例において、モジュールは、ディジタルプロセッサ、アナログデバイス、及びメモリを含む。比較的大きいフットプリントを有する第一ダイは第一パッケージ回路基盤の表面上へ搭載される。顕著に小さいフットプリントを有する第二ダイは、第一ダイの一端の側にある第二ダイ接着領域上の、第一ダイの表面の上へ搭載される。第一ダイは回路基盤のダイ接着側の導電線へワイヤボンドにより電気的に接続される。第二ダイは第一パッケージ回路基盤へワイヤボンドにより電気的に接続されて、第一ダイへワイヤボンドにより付加的に接続されることとなる。スペーサは、ダイ接着領域の中ではない第一ダイの表面のスペーサ接着領域上で、一般的に第一ダイの縁付近である、第一ダイの上へ搭載される。

Description

関連出願の相互参照
本出願は、ここに参照することにより本書に含まれる、「ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール」と題された、２００４年７月１３日に出願された、米国仮出願Ｎｏ．６０／５８７，４２８の利益を主張する、「ダイと、ボールグリッドアレイパッケージを覆うように積層された反転ランドグリッドアレイパッケージとを含む半導体マルチパッケージモジュール」と題された、２００４年１２月２３日に出願された米国特許出願Ｎｏ．１１／０２２，３７５の利益を主張する。
本発明は、半導体デバイスのパッケージ化に関し、特に、モジュールの中に様々な機能を有するダイを含むマルチパッケージモジュールに関してである。
背景技術及び発明が解決しようとする課題
実際の適用において、単一のパッケージの中の電気的に結合された回路装置のいくつかの異なるタイプを組み合すことが望まれる。特に移動通信デバイスにとって、例えば、単一のパッケージの中に、ディジタルプロセッサ、アナログデバイス、及びメモリデバイスを含むことが望まれる。いくつかのダイの相互接続は複雑になるが、積層されたダイパッケージの中で他のダイを覆うように１つのダイを積層することが可能である。
様々なダイのタイプを有するパッケージにとっての更なる課題は、全てのダイが「合格品」ではないので、積層されたダイパッケージのたった１つの「不良品」が機能不全のパッケージ及び不「合格品」のダイをもたらすという事実がある。
本発明によると、様々なタイプと様々な機能を有する複合ダイがパッケージの中に含まれる。ある実施例においてパッケージはディジタルプロセッサ、アナログデバイス、及びメモリを含む。比較的大きいフットプリントを有する第一ダイは第一パッケージ回路基盤の表面上へ搭載される。顕著に小さいフットプリントを有する第二ダイは、第一ダイの一端の側にある第二ダイ接着領域上の、第一ダイの表面の上へ搭載される。第一ダイは回路基盤のダイ接着側の導電線へワイヤボンドにより電気的に接続される。第二ダイは第一パッケージ回路基盤へワイヤボンドにより電気的に接続されて、第一ダイへワイヤボンドにより付加的に接続されることとなる。スペーサは、ダイ接着領域の中ではない第一ダイの表面のスペーサ接着領域上で、一般的に第一ダイの縁付近である、第一ダイの上へ配置される。ランドグリッドアレイ（ＬＧＡ）パッケージは、ＬＧＡパッケージのほとんどが第二ダイを覆いかぶさるように、スペーサの端付近のＬＧＡパッケージの一端を有するスペーサ上に反転されて配置される。ＬＧＡパッケージは、ＬＧＡパッケージ上のボンド位置とＢＧＡパッケージ上のボンド位置との間のワイヤボンドにより第一パッケージ回路基盤へ電気的に接続される。ＢＧＡパッケージ回路基盤は、ＢＧＡダイからワイヤボンドを供給するための一方の列と反転されたＬＧＡパッケージからワイヤボンドを供給するための他方の列との、少なくとも１つの縁に沿った、２列のボンドパッドを備えて供給される。
そのような実施形態において、スペーサは、第一ダイの中心からオフセットされて覆うように搭載される。更に、そのような実施形態において、スペーサは、一面に配置されるＬＧＡパッケージの中心からオフセットされて覆うように搭載される。
スペーサは、下にある第一及び第二ダイから離れて、そして第一及び第二ダイを第一回路基盤へ接続するワイヤボンドループとの接触から離れてＬＧＡパッケージを固定するために十分な厚みをもつ。即ち、スペーサと接着剤とを合わした厚みは、たとえ一方の側の第一ダイ及び他方の側の反転されたＬＧＡパッケージへスペーサを取り付けるために用いられる場合であっても、ワイヤボンドの隙間を考慮に入れた十分な大きさが必要であり、加工の際の中心から外れたＬＧＡパッケージの限界傾角を考慮に入れた許容範囲を加える必要がある。
一般的な一側面として、本発明は、第一パッケージ回路基盤上に搭載された第一パッケージダイを含む第一パッケージを特徴とし、第一パッケージダイの活性表面は第一パッケージ回路基盤の外方を向いており、第一パッケージダイは第一パッケージ回路基盤の導電線へワイヤボンドにより電気的に接続されて、第一パッケージダイの活性表面は第二ダイ接着領域を含む。更に、スペーサは第一パッケージダイの活性表面のスペーサ接着領域上に搭載され、ダイ接着領域はスペーサ接着領域の外側にあることを特徴とする。第一パッケージダイ上に搭載されるスペーサを有して、本側面に係る第一パッケージは、スペーサの脇で第二ダイ接着領域上に搭載される第二ダイを有して、スペーサ上に配置され第二ダイに覆いかぶさる、反転されたパッケージのような複数の付加的なデバイスを有するマルチパッケージモジュールの構築に有効である。
一般的な他の側面において、本発明は、第一パッケージ回路基盤上に搭載された第一パッケージダイを含む第一パッケージと特徴として、第一パッケージダイの活性表面は第一パッケージ回路基盤から外方を向いており、第一パッケージ回路基盤の導電線へワイヤボンドにより電気的に接続されて、第一パッケージダイの活性表面はスペーサ接着領域を備える。更に、第二ダイは第一パッケージダイの活性表面のダイ接着領域上に搭載され、ダイ接着領域はスペーサ接着領域の外側にあることを特徴とする。第二ダイは第一パッケージ回路基盤上の導電線へワイヤボンドにより電気的に相互接続される。或いは、第二ダイは第一パッケージダイ上のパッドへワイヤボンドにより電気的に相互接続される。或いは、第二ダイは第一パッケージダイ上のパッド及び第一パッケージ回路基盤上の導電線の両方へワイヤボンドにより電気的に接続される。第一パッケージダイ上に搭載された第二ダイを有する、本側面に係る第一パッケージは、スペーサ接着領域上に搭載されたスペーサと、反転されたパッケージのようなスペーサ上に搭載され第二ダイに覆いかぶさる複数の付加的なデバイスとを有するマルチパッケージモジュールの構築に有効である。
ある実施形態において、第二ダイ接着領域は、第一パッケージの活性面の中心から離れて配置され、更に、第一パッケージダイの表面の端付近に配置され、更に、第一パッケージダイの表面の隅付近に配置される。ある実施形態において、スペーサ接着領域は第一パッケージダイの端付近に配置される。
他の一般的な側面において、本発明は、第一パッケージ回路基盤上に搭載された第一パッケージダイを含む第一パッケージを備えるマルチパッケージモジュールを特徴として、第一パッケージダイの活性表面は第一パッケージ回路基盤から外方に向いており、第一パッケージダイは、第一パッケージ回路基盤の導電線へワイヤボンドにより電気的に相互接続され、第一パッケージダイの活性表面は、第二ダイ接着領域とスペーサ接着領域とを有して、更に、第二ダイ接着領域上に搭載された第二ダイとスペーサ接着領域に搭載されたスペーサとを備え、更に、スペーサ上に搭載されて少なくとも第二ダイの一部に覆いかぶさる反転されたランドグリッドアレイを備える。第二ダイは第一パッケージ回路基盤の導電線へワイヤボンドにより電気的に相互接続される。或いは、第二ダイは第一パッケージダイのパッドへワイヤボンドにより電気的に相互接続される。或いは、第二ダイは第一パッケージダイ上のパッドと第一パッケージ回路基盤上の導電線との両方へワイヤボンドにより電気的に相互接続される。反転されたランドグリッドアレイパッケージは、ランドグリッドアレイパッケージの上方接面の導電線のボンド位置と第一パッケージ回路基盤の導電線との間のワイヤボンドにより第一パッケージ回路基盤へ電気的に相互接続される。ある実施形態においてモールドは、ランドグリッドアレイパッケージとそれと関連するワイヤ、第二ダイとそれと関連するワイヤ、及び第一パッケージとスペーサとの露出部分を覆い保護するために形成される。
他の一般的な側面において、本発明は、誘電層と少なくとも一つの導電層とを有して側面と第一及び第二表面とを有するＬＧＡ回路基盤を含む。ランドグリッドアレイパッケージを特徴として、ＬＧＡ回路基盤は、付加的なパッケージへの電気的相互接続のためのＬＧＡ回路基盤の第二表面の端に沿った露出したワイヤボンド位置を有して、ランドグリッドアレイパッケージは、ＬＧＡ回路基盤の第一表面のダイ接着領域上に搭載された第一ＬＧＡダイを有して、第一ＬＧＡダイの端に沿ったダイパッドとＬＧＡ回路基盤の第一表面の端に沿って露出された位置との間のワイヤボンドにより電気的に相互接続される。ある実施形態において、第一表面の端と第二表面の端との両方はＬＧＡ回路基盤の一方の側にある。ある実施形態において、ランドグリッドアレイパッケージは、第一ＬＧＡダイの第二ＬＧＡダイ接着領域上に配置されて、第二ＬＧＡダイの端に沿ったダイパッドとＬＧＡ回路基盤の第一表面の端に沿って露出された位置との間のワイヤボンドにより電気的に相互接続された、第二ＬＧＡダイを更に含む。第二ＬＧＡダイの端が第一ＬＧＡダイ上のダイパッドと接触しないように、ダイパッドを有する第二ＬＧＡダイの端が一般的に平行でありダイパッドを有する第一ＬＧＡダイの端からオフセットされるように、第二ＬＧＡダイは配置される。ある実施形態において、ダイ及びワイヤボンドは、ランドグリッドアレイパッケージの表面を構成する表面を備えるモールドにより覆われる。
本発明の側面に係るＬＧＡパッケージは、第一パッケージを覆うように搭載されたスペーサを覆うように反転されて搭載されて、ランドグリッドアレイパッケージより小さいフットプリントを有する場合に、第一パッケージ（「ｚ−相互接続」）へワイヤボンドにより電気的に相互接続されるランドグリッドアレイパッケージを有するマルチパッケージモジュールの構築に特に有効である。そのようなモジュールにおいて、ランドグリッドアレイパッケージのほとんどの部分はスペーサから飛び出しており支持されない。本発明に係る反転されたランドグリッドアレイパッケージは、ｚ−相互接続ワイヤボンド工程の間の特にアセンブリの向上した安定性を供給しながら、スペーサは、ｚ−相互接続パッドを有するパッケージの端付近のランドグリッドアレイパッケージの一部を支持するために、スペーサを覆うように配置される。
ある実施形態において、第二ダイ接着領域は第一パッケージダイの活性側の中心から離れて配置され、更に、第一パッケージダイの表面の端付近に配置され、更に、第一パッケージダイの表面の隅付近に配置されることとなる。ある実施形態において、スペーサ接着領域は第一パッケージダイの端付近に配置される。
本発明のある実施形態において、第一ダイはディジタルプロセッサであり、更に、第一ダイ回路基盤とともに第一ダイはボールグリッドアレイ（ＢＧＡ）パッケージを構成する。ある実施形態において、第二ダイはアナログダイである。ある実施形態においてＬＧＡパッケージはメモリパッケージである。
ＬＧＡパッケージは、単一のダイ又は複数の積層ダイを有する。ＬＧＡパッケージダイは一つの縁に沿ったボンドパッド（フィンガー）を有して、更にそのような実施形態において、ＬＧＡパッケージ回路基盤は関連する縁に沿ったワイヤボンド位置を有する。ＬＧＡパッケージが複数のダイを含む場合、ダイは、パッケージの同じ端の方にある各々のボンドパッドの縁を有しながら積層されて、各々のダイとＬＧＡパッケージ回路基盤の縁付近との間のワイヤボンドのための空間を残すためにオフセットされる。ＬＧＡは（半田ボールを有さない）ボンドフィンガーに加えてボールパッドを有する。ボールパッドはモジュールのアセンブリの前のＬＧＡパッケージテストのために供給される。
スペーサは、ガラス又はシリコンのような素材の一体型構造であり、例えば「ダミー」ダイであり、更に、接着剤を用いてＬＧＡパッケージ及び第一ダイへ取り付けられる。或いは、「充填」スペーサ接着剤は下方パッケージダイと上方パッケージとの間の接着と間隔を供給するために持ちいれられる。そのような接着スペーサは、下方パッケージダイを下方パッケージ回路基盤へ接続するワイヤボンドのループ高さに近づけながら、上方パッケージと下方ダイとの間隔をより狭めるために提供される。
他の実施形態において、付加的なスペーサは、加工の間のＬＧＡパッケージの傾角を最小化して、ＬＧＡパッケージの反りを軽減されるために積層された第二ダイの上へ配置される。
そのような実施形態において、シリコンスペーサ（「ダミー」ダイ）は、積層された第二ダイと同様の厚みを有して供給される。そのようなスペーサは、ワイヤループの隙間を与えるに十分な厚みではない。従って、本実施において、充填スペーサ接着剤はスペーサと積層された第二ダイとの両方を覆うように供給される。充填スペーサ接着剤のある望ましいタイプは、ポリマー球を有して充填される接着剤である。充填された接着剤スペーサは、ワイヤボンドループを超えるために、積層された第二ダイ及びＢＧＡ回路基盤の上のＬＧＡパッケージの要求された付加的な上昇を提供するための十分な直径のポリマー球（フィラー）を有するために選択される。即ち、ポリマースペーサは、ある許容範囲を加えて、第二ダイのワイヤボンドのループ高さ以上の直径を備えるように選択される。
そのような実施形態は、モジュールをモールドするより簡単な工程を提供するという点において、更なる利点を有する。特に、第二ダイとＬＧＡパッケージとの間のスペーサを有しない実施形態においてであり、第二ダイとＬＧＡパッケージとの間の比較的広く範囲を有する薄い部分である。それはあまりにも薄いので、この部分はモールド材料を即座に充填させない、そしてパッケージがより薄く形成されうる範囲の限界を供給する。
本発明は、薄型マルチパッケージモジュールを提供する。本発明の用途は、半導体のパッケージ化の分野、特にマルチチップパッケージ（ＭＣＰ）又はシステムインパッケージ（ＳｉＰ）又はマルチパッケージモジュール（ＭＰＭ）の分野である。
本発明は、コンピュータ、通信機器、消費者デバイス、特に携帯デバイス、及び電子機器の構築に有効である。
本発明は、単一の薄いパッケージ又はＢＧＡパッケージのフットプリントと近いフットプリントを有するモジュールの中の様々なダイを提供する。特にディジタルシグナルプロセッサ及びアナログプロセッサ及びメモリパッケージはモジュールの中に含まれうる。
標準パッケージはＢＧＡパッケージ及びＬＧＡパッケージとして用いられ、コストを低減することができる。
反転されて、ＢＧＡパッケージダイを覆うように中心から外れたスペーサに積層されたＬＧＡパッケージの使用は、いくつかの特徴の中でも特に、ＢＧＡ回路基盤へのＢＧＡダイのワイヤボンドと、ＢＧＡ回路基盤へのＬＧＡパッケージのワイヤボンドと、ＬＧＡ回路基盤が覆いかぶさる真下のＢＧＡダイの上の第二ダイを積層することを提供する。
ＬＧＡは、モジュール製造効率を向上しながら、アセンブリ前に十分なテストを行なうことができる。
本発明は、本発明の選択的な実施形態を示す図面を参照することによって、ここにさらに詳しく説明される。図は、本発明の特徴と、それらと他の特徴及び構成との関係とを示す概略図であり、一定の比率ではない。説明の一層の明確化のために、本発明の実施形態を示す図において、他の図面において示される要素と一致する要素すべては、すべての図においてすぐに同一視可能であるが、特に名称を付けているわけではない。図のみを用い特徴の相対位置を示唆するために、「上方の」と「下方の」、及び「上の」と「下の」、及び「上に」と「下に」などの特定の条件も図と関連して用いられることとなる。
図１を参照すると、本発明の実施形態に係るマルチパッケージモジュールは、一般的に２０で示される。マルチパッケージモジュールは、回路基盤２１の上に取り付けられワイヤボンドにより電気的に接続されたダイ２２２を含むボールグリッドアレイ（ＢＧＡ）パッケージを備える。ＢＧＡパッケージダイ２２２は、接着剤２２１を用いて回路基盤２１の上に取り付けられる。ＢＧＡパッケージダイはＢＧＡパッケージダイ２２２の上に積層され、ＢＧＡパッケージダイ２２２の上の第二ダイ付着領域の上の接着剤２２３を用いて取り付けられる。本実施形態において第二ダイ２２４は、ＢＧＡ回路基盤２１と同様にＢＧＡパッケージダイ２２２へワイヤボンドにより電気的に接続される。スペーサ２２８はＢＧＡパッケージダイ２２２を覆うように配置されてＢＧＡパッケージダイ２２２のスペーサ接着領域の上へ接着剤２２７を用いて取り付けられる。一般的に２４で示されるランドグリッドアレイ（ＬＧＡ）パッケージは、ＢＧＡパッケージダイ２２２と第二ダイ２２３との上にひっくり返され積層され、スペーサ２２８の露出された表面の上へ接着剤２２９を用いて取り付けられる。反転されたＬＧＡパッケージ２４は、回路基盤２５の上に取り付けられワイヤボンドにより電気的に接続されるダイ２２６を備える。カプセル材料又は成形物２６は、ＬＧＡパッケージダイ２２６と関連したワイヤボンドとＬＧＡ回路基盤２５上のワイヤボンド位置とを囲い込む。ＬＧＡパッケージは、ＬＧＡダイ接着表面（すなわち、ＬＧＡモールディング又はカプセル材料により覆われていないＬＧＡ回路基盤表面上）に対してＬＧＡ回路基盤表面上のワイヤボンドパッドを供給され、反転して積層されたＬＧＡパッケージは、ＬＧＡパッケージ回路基盤上のワイヤボンドパッドからＢＧＡパッケージ回路基盤上のワイヤボンド位置まで達しているワイヤボンドを用いてＢＧＡパッケージ回路基盤へ電気的に接続される。モジュールカプセル材料又はモールディング２２は、ＬＧＡパッケージ２４と、スペーサ２２８と、第二ダイ２２４と、ＢＧＡダイ２２２と、パッケージ２０を完成するための多様な相互接続をしているワイヤボンドとを囲い込む。
ある実施形態において、ＢＧＡパッケージダイはディジタルプロセッサであり、ＬＧＡパッケージはメモリパッケージであり、第二ダイはアナログダイである。図１に示されるような実施形態においてスペーサ付着領域と第二ダイ付着領域とはＢＧＡダイ表面上で隣り合っており、その結果、スペーサは中心から外れている。すなわち、スペーサはＢＧＡダイ表面の側にある。図１に示されるように実施形態においても、ＬＧＡパッケージはスペーサより顕著に大きい。さらに、上方パッケージの中のダイは、ほとんどがダイの縁に沿ったワイヤボンド相互接続を備え、特に、ＢＧＡパッケージダイのワイヤボンド相互接続は、ダイの単一の縁に沿って配置されて、ＬＧＡ回路基盤の対向する表面上のＬＧＡパッドはＬＧＡ回路基盤の単一の縁に沿って配置される。そのような実施形態において、反転されたＬＧＡパッケージは、片持ち梁方式で、ＬＧＡパッケージのかなりの部分が第二ダイに覆いかぶさるように配置され、ＬＧＡパッケージは、ワイヤボンドを有する縁がスペーサの端近くにくるように配置される。従って、ＢＧＡ回路基盤へのＬＧＡパッケージのワイヤボンドは、ＬＧＡパッケージのそれほど広くない範囲で一端が飛び出した部分を備える。
スペーサ２２８は、接着剤２２７，２２９の厚みと共に、第二ダイと第一ダイとの間、及び第二ダイとＢＧＡ回路基盤との間のループ高さに適合するために十分な空間が提供されるように十分に厚く作られる。スペーサ２２８は、「ダミー」ダイとしての例えば、ガラス又はシリコンのような一体型構造である。接着剤２２７及び２２８は、ＬＧＡパッケージの片持ち梁の部分の下方傾角が最小化されるために選択される。ある傾角が許容される間で、ＬＧＡパッケージの片持ち梁の部分は、その真下にワイヤボンドを接着するために十分に傾斜していない。従って、スペーサは、ＢＧＡダイ及び第二ダイからのワイヤボンドループを覆うような付加的な隙間を供給するために、厚く作られることとなる。そして、ＬＧＡパッケージを傾斜することは、ＬＧＡパッケージ及びＢＧＡパッケージ回路基盤の間のワイヤボンドを渡すＬＧＡパッケージの縁を作ることとなり、これが頻繁に発生すれば、ワイヤボンドループがあまりの多くなるので、乱雑なカプセル化又は成形物の表面にさらされることとなる。接着剤２２７及び２２９は、例えば「ロックタイト（Ｌｏｃｔｉｔｅ） ＱＭＩ５３６」のようなエポキシである。この接着剤は、中心から外れたＬＧＡパッケージを固定するためには未硬化な場合も十分な粘着性がある。硬化段階は、ワイヤボンドの前のプラズマ洗浄に至る。スペーサが図に示す一体型構造である場合、接着剤の一方の又は両方は接着フィルムとして提供されることとなる。スペーサは接着性のあるフィルムを有して構成され、デバイスを構築する方法は、例えば米国特許出願Ｎｏ．１０／９８９，７１３や１０／９７６，６０１， １０／９５９，６５９に掲載されている。
或いは、スペーサ２２８は、例えば、ＢＧＡ表面とＬＧＡパッケージ表面との間の十分なスペースを提供するための大きさのポリマー球を有する充填接着剤である。スペーサが粘着性のあるスペーサである場合、さまざまな粘着性スペーサ形状の一部は、例えば米国特許出願Ｎｏ． １０／９６６，５７２， １０／９６６，５７４， １０／９６９，１１６， １０／９６９，３０３に掲載されたものとして採用されることとなる。上記特許出願のいくつかは、ここに参照することとして組み込まれる。ＡＢ段階型（Ａ Ｂ−ｓｔａｇｅａｂｌｅ）エポキシは、そのような実施形態において充填接着剤スペーサの接着要素として好まれることとなる。スペーサが充填接着剤スペーサの場合、接着剤２２７及び２２９は必要ない。
例えば「エイブルボンド（Ａｂｌｅｂｏｎｄ） ２０２５Ｄ」のようなさまざまなダイ取付エポキシのいくつかを用いて、ＢＧＡダイはＢＧＡ回路基盤へ取り付けることができ、ＬＧＡダイはＬＧＡ回路基盤へ取り付けることができ、第二ダイはＢＧＡダイへ取り付けることができる。そして、ダイ接着用接着剤は接着フィルムである。
さまざまな回路基盤のいくつかタイプは、２〜６金属層を有する積層板、又は４〜８金属層を有する集積回路基盤、又はセラミック多層構造回路基盤、又は非常に薄いパッケージのための、１〜２金属層を有する可塑性のポリミドテープを備えながら用いれることとなる。実質的には、金属層、或いは相互接続のためのパッドを有する又はワイヤ又ははんだくずによる層、或いは（例えば、反転されたＬＧＡがパッケージテストの間の接着のためのパッドのエリアアレイを供給される場合の実施形態において）テストのための層は、ソルダーレジスト又はパッド一面の開口を有する他の誘電性のパターン化された層により覆われる。ＢＧＡ回路基盤（図の「下方の」表面）の一方表面上で、ソルダーレジストの開口は、モジュールが、例えば（図示しない）マザーボードとして用いられるモジュールのデバイス又は装置における回路を有する半田ボール相互接続のためのパッドの露出させることを提供される。（第一ダイが接着された、図に示す「上方の」表面上へ）ＢＧＡ回路基盤の対向する表面上で、複数列のボンドパッドは、ＢＧＡ回路基盤と複数の第一ダイ及び積層された第二ダイとの間のワイヤボンド相互接続として提供され、そして、複数列のボンドパッドは、ＢＧＡ回路基盤と反転されたＬＧＡパッケージ回路基盤との間のワイヤボンド相互接続として提供される。（図に示す「下方接面」の表面の）反転されたＬＧＡ回路基盤のある表面上で、複数列のワイヤパッドは、ＬＧＡパッケージダイとＬＧＡパッケージ回路基盤との間の相互接続のために供給される。ＬＧＡパッケージ回路基盤の対向する表面上で、複数列のワイヤパッドは、ＬＧＡパッケージ回路基盤とＢＧＡパッケージ回路基盤との間の相互接続のために供給されて、更に、パッドのエリアアレイは、モジュールアセンブリの前のＬＧＡパッケージの適したテストを任意で付加的に提供されることとなる。
ＢＧＡパッケージとＬＧＡパッケージとは特定の標準パッケージから選択され、ＬＧＡ（メモリ）パッケージは（例えば図に示す単一の縁にのみ沿った）ボンドフィンガーと共に提供され、ボールパッドを任意で付加的に含むこととなる。
任意に、そして、望ましくはあるアプリケーションにおいて、反転されたトップパッケージ回路基盤の上方接面側のボール接着パッドは、慣例のテストソケットを用いるＬＧＡのテストを簡易に行なうために用いられることとなる。そのようなＬＧＡテストは、「合格品」として評価をえるトップＬＧＡのみが（テストされて「合格品」としても確認された）ボトムＢＧＡパッケージに積層されることを保証するために、ボトムパッケージの中へＬＧＡパッケージを取り付ける前に行われる。或いは、ＬＧＡテストは、ＬＧＡの反転とトップパッケージとしての取付を受けて、しかしながら全体のモジュール成形（モールド）の形成の前、又はｚ−相互接続ワイヤボンドの前に行われる。さまざまな製造の工程での、本発明の組立に係る簡易に行なわれるテストは、対応しない構成要素の更なる処理の可能性を顕著に軽減できる。
ワイヤボンドは、例えば、参照することにより本書に含まれる米国特許公報５，２２６，５８２に掲載される、従来技術としてよく知られたいくつかのワイヤボンド技術により形成されることとなる。これらは、前面ボンド（ｆｏｒｗａｒｄ ｂｏｎｄｉｎｇ）又は背面ボンド（ｒｅｖｅｒｓｅ ｂｏｎｄｉｎｇ）により作られることとなる。すなわち、それらは、積層された第二ダイ又は積層されたＬＧＡパッケージ回路基盤のパターン化された金属層のパッドの上方表面にビード又は突起を形成することにより作られ、下方に向かってワイヤを引き付け、ＢＧＡ回路基盤のパターン化された金属層上のパッドの上へそれを溶着させる。又は、ＢＧＡ回路基盤のパターン化された金属層状のパッド表面上のビード又は突起を形成することによって背面方向に作られ、そしてそのときワイヤを上方に向かって引き寄せてＬＧＡ回路基盤のパターン化された金属層上の又は積層された第二ダイ上のパッドの上へそれを溶着させる。上記内容からわかるように、ワイヤボンドの方法の選択は、積層された回路基盤の縁及びそれらのボンド表面の幾何学的な配置に従って決定される。ワイヤボンドは、前面ボンド又は背面ボンドされる。
図２Ａ、図２Ｂ及び図２Ｃは、図１に示されたものと同様のモジュール構成を示している平面の概略図である。図２Ａは、第一ダイの活性側１９の平面図を１２で概して示している。スペーサのフットプリント（すなわち、スペーサ接着領域）は破線１１８で示され、第二ダイのフットプリント（すなわち、第二ダイ接着領域）は破線１１４で示される。この例によると、第一ダイは、第一パッケージ回路基盤へ第一ダイをワイヤボンディングするための、四方全てのボンドパッド１２２の千鳥の列、更には、第一ダイへの第二積層ダイのワイヤボンディングのための一方側上のボンドパッド１２４の列を有するダイである。図２Ｂは、第二ダイの活性側１５の平面図を１４に概して示す。この例によると、第二ダイは、第一ダイへの第二ダイの接続のための、１つの縁に沿ったボンドパッド１４２の列、更には、（図示しない）ＢＧＡ回路基盤への直接的な第二ダイの接続のための隣接した縁に沿ったボンドパッド１４４の列を有する。図２Ｃは、反転ＬＧＡパッケージの上方接面側１７の平面図を１６で概して示す。この例によると、ＬＧＡパッケージは、（図示しない）ＢＧＡ回路基盤への直接的なワイヤボンド接続のための、一端に沿ったボンドフィンガー１６２を有する。ＬＧＡパッケージが、ＬＧＡパッケージの一端に沿ったボンドフィンガーを配置するための、そして、ボンドパッド（さらにＢＧＡ回路基盤へのワイヤボンド）を有するＬＧＡパッケージの一端が第二ダイと離れて配置されるためのモジュールを組み付けるための、メモリパッケージである場合は、アナログダイとＬＧＡメモリとの間のシグナルノイズを最小化できるので、有利となり得る。
第二ダイ取付領域（第二ダイフットプリント）の大きさは、第二ダイの大きさにより決定される。一般的に、第二ダイは第一ダイよりもさらに小さいフットプリントを有する。第二ダイはアナログデバイスであり、例えば、１ｍｍずつ小さいフットプリントを有する。第二ダイの配置は、パッドの数や配置によるが、第一ダイの活性側上のパッドへワイヤボンドにより第一ダイへ第二ダイが電気的に相互接続されるかどうかに依存する。第二ダイは、第一パッケージ回路基盤へのワイヤボンド長さを最小化するために、第一ダイの縁近くに配置される。しかしながら、第二ダイは第一ダイの活性側の上へ取り付けられるので、第一ダイの縁のダイパッドのそれほど近くには配置されず、或いは、パッドは第一ダイの上へ第二ダイを取り付けるために用いられる接着剤によって品質が落とされることとなる。概して、第二ダイを取り付けるために液体エポキシが用いられる場合は、第二ダイの先端は、汚れの重度の危険をなくすために、第一ダイのダイパッドに対して約１２５ｕｍ狭くなる。フィルム接着剤が用いられる場合は、第二ダイの先端は、汚れの重度の危険をなくすために、第一ダイのパッドに対して約１００ｕｍ狭くなる。同様の考えは、第一ダイの先端近くのスペーサを配置する場合に有効である。スペーサ接着領域の大きさは、第二ダイフットプリントの大きさに依存する。スペーサ領域は、ダイ接着領域に重なってはいけない。そしてスペーサが第二ダイの近くに配置されるのであれば、十分なスペースが、後の成形（モールド）過程の間に成形材料の自由流れを可能にするためにそれらの間に提供されなければならない。スペーサそれ自体は、第二パッケージのために十分な支持を与えるために、特に第一パッケージと共に第二パッケージの相互接続のためのワイヤボンディング工程の間に、十分に大きさのフットプリントを持つ必要がある。適合した接着剤の選択により、安定性が与えられる。「スナップキュア（ｓｎａｐ ｃｕｒｅ）」と呼ばれるエポキシは、塗布後数秒間で急速にある程度硬化され（固められ）、スペーサの上へ第二パッケージを搭載するために適している。後述するように、１つ以上のスペーサは、付加的な安定性のため、第一ダイのスペーサ接着領域に備えられることとなる。或いは、付加的なスペーサは、第二ダイに備えられることとなる。スペーサは、スペーサが「ダミー」ダイとしての一体型構造であれば、例えば、約１ｍｍずつ小さいフットプリントを有する。しかし、そのような小さいスペーサは、もし付加的な支持体が備えられなければ、第二パッケージに十分な支持を提供しにくい。
図６は、概略で６０の本発明に係る他の実施形態によるＬＧＡパッケージの典型的なもう一つの実施形態の上方面側６７の平面図を示す。この例によると、ＬＧＡパッケージは、（図示しない）ＢＧＡ回路基盤への直接的なワイヤボンド相互接続のための、一端６６に沿った、例えば６２のボンドフィンガーの列６３を有する。そして、テストのための、例えば６４のパッドのエリアアレイを有する。
図３は、本発明によるマルチパッケージモジュールの他の実施形態、概略３０で示している、図１のような概略図である。この例は、ＬＧＡパッケージが積層されたダイパッケージであることを除いては、図１に示されているものと同様である。マルチパッケージモジュールは、回路基盤３１の上へ取り付けられ、ワイヤボンドにより電気的に接続されたダイ３２２を含むボールグリッドアレイ（ＢＧＡ）パッケージを備える。ＢＧＡパッケージダイ３２２は、接着剤３２１を用いて回路基盤３１の上へ取り付けられる。第二ダイ３２４は、ＢＧＡパッケージダイ３２２を覆うように積層され、ＢＧＡパッケージダイ３２２の第二ダイ接着領域の上へ接着剤３２３を用いて取り付けられる。本実施形態において、第二ダイ３２４は、ＢＧＡ回路基盤３１と同様にＢＧＡパッケージダイ３２２へワイヤボンドにより電気的に接続される。スペーサ３２８は、ＢＧＡパッケージダイ３２２を覆うように配置され、ＢＧＡパッケージダイ３２２のスペーサ接着領域の上へ接着剤３２７を用いて取り付けられる。概略３４で示される、ランドグリッドアレイ（ＬＧＡ）パッケージは、反転されてＢＧＡパッケージダイ３２２と第二ダイ３２３とを覆うように積層され、スペーサ３２８の露出された表面上へ接着剤３２９を用いて取り付けられる。反転されたＬＧＡパッケージ３４は、回路基盤３５の上へ取り付けられワイヤボンドにより電気的に接続された第一ダイ３２６を含み、第二ダイ３３６は第一ダイ３２６の上へ取り付けられ、回路基盤３５へもワイヤボンドにより電気的に接続される。本例によると、第一ダイ３２６及び第二ダイ３３６は単一ダイの端に沿ったワイヤボンドパッドを有する。ＬＧＡパッケージの同様の縁に向かって配置された各々のボンドパッドを備えてオフセット方式で積層される。第一ダイ３２６は接着剤３２５を用いてＬＧＡパッケージ回路基盤へ取り付けられ、第二ダイ３２６は接着剤３３５を用いて第一ダイの活性表面へ取り付けられる。カプセル材料又は成形物３６は、ＬＧＡパッケージダイ３２５，３２６とそれと関連するワイヤボンド及びＬＧＡ回路基盤３５のワイヤボンド位置を囲い込む。ＬＧＡパッケージは、ＬＧＡダイ接着表面に対向したＬＧＡ回路基盤表面の（即ち、ＬＧＡ成型又はカプセル材料により覆われていないＬＧＡ回路基盤表面の）ワイヤボンドパッドと共に備えられ、反転された積層ＬＧＡパッケージは、ＬＧＡパッケージ回路基盤のワイヤボンドパッドからＢＧＡパッケージ回路基盤のワイヤボンド位置まで達しているワイヤボンドを用いてＢＧＡパッケージ回路基盤へ電気的に接続される。モジュールカプセル材料又は成形物３２は、ＬＧＡパッケージ３４、スペーサ３２８、第二ダイ３２４、ＢＧＡダイ３２２、及びパッケージ３０を完成するための各種の相互接続を囲い込む。
ある実施形態において、ＢＧＡパッケージダイはディジタルプロセッサであり、ＬＧＡパッケージはメモリパッケージであり、第二ダイはアナログダイである。図３に示す実施形態において、スペーサ接着領域と第二ダイ接着領域はＢＧＡダイ表面に隣り合っている。従って、スペーサは中心から外れている、即ちスペーサはＢＧＡダイ表面側にある。図３に示す実施形態においてもＬＧＡパッケージはスペーサよりも十分に大きい。さらに、上方のパッケージ内のダイは、ほとんどのダイの縁に沿ったワイヤボンド相互接続を有する。そして、特に、ＢＧＡパッケージダイのワイヤボンド相互接続はダイの単一の縁に沿って配置され、ＬＧＡ回路基盤の反対の表面のＬＧＡパッドはＬＧＡ回路基盤の単一の縁に沿って配置される。そのような実施形態において、反転されたＬＧＡパッケージは、ＬＧＡパッケージのかなりの部分は片持ち方式で第二ダイに覆いかぶさるように配置され、ＬＧＡパッケージは、ワイヤボンドパッドを有する縁がスペーサの端近くであるように配置される。従って、ＢＧＡ回路基盤に対するＬＧＡパッケージのワイヤボンディングは、ＬＧＡパッケージのずっと少ない範囲の片持ち部分しか含まない。
図１の例のように、スペーサ３２８は、接着剤３２７，３２９の厚みと共に、十分なスペースが第二ダイと第一ダイとの間、及び第二ダイとＢＧＡ回路基盤との間のワイヤボンドのループ高さに適合するために提供されるように十分な厚さに作られる。スペーサ３２８は、一体型構造であり、例えば「ダミー」ダイのような、ガラス、又はシリコンである。接着剤３２７及び３２８はＬＧＡパッケージの片持ち部分の下方傾角を最小化するために選択される。ある傾斜が許容される場合でも、ＬＧＡパッケージの片持ち部分は、その真下のワイヤボンドと接続するほど傾けてはいけない。従って、スペーサは、ＢＧＡダイ及び第二ダイからワイヤボンドループに渡って付加的な隙間を提供するために、厚く作られることとなる。そして、ＬＧＡパッケージを傾けることは、ＬＧＡパッケージとＢＧＡパッケージ回路基盤との間のワイヤボンドを渡すＬＧＡパッケージの縁を膨らますこととなる。そして、これがあまりにも頻繁に起こるならば、ワイヤボンドループは乱雑なカプセル材料又は成形物の表面を露出することとなる。接着剤３２７及び３２９は、例えば「ロックタイト（Ｌｏｃｔｉｔｅ） ＱＭＩ５３６」のようなエポキシである。この接着剤は、中心から外れたＬＧＡパッケージを固めるために未硬化であっても、十分な粘着性をもつ。硬化段階はワイヤボンディングの前のプラズマ洗浄にまで至る。
或いは、図１の例のように、スペーサ３２８は、ＢＧＡ表面とＬＧＡパッケージ表面との間の十分なスペースを提供するための大きさをもつポリマー球を有する接着剤のような充填した接着剤である。スペーサが充填した接着剤である場合、接着剤３２７及び接着剤３２９は必要ない。ＡＢ段階型（Ａ Ｂ−ｓｔａｇｅａｂｌｅ）エポキシは、実施形態のように充填接着剤のスペーサの接着要素として備えられる。
接着剤は、図１の例のように図３の例のために選択されることとなる。例えばダイ取付接着剤が接着フィルムである「エイブルボンド（Ａｂｌｅｂｏｎｄ） ２０２５Ｄ」のような標準的な様々なダイ接着エポキシを用いて、ＢＧＡダイはＢＧＡ回路基盤に取り付けられ、ＬＧＡダイはＬＧＡ回路基盤に取り付けられ、第二ダイはＢＧＡダイに接着される。
様々な回路基盤の型は、例えば、２−６金属層、又は４−８金属層を有する集積回路基盤、又はセラミック多層基板、又は１−２金属層を有するフレキシブルポリイミドタイプのような非常に薄いパッケージを含んで用いられる。
ＢＧＡパッケージ及びＬＧＡパッケージは標準的なパッケージから選ばれる。ＬＧＡ（メモリ）パッケージは（図に示す例のなかで１つの縁にのみ沿った）ボンドフィンガーと共に提供され、ボールパッドを任意で付加的に備えることとなる。
任意に、そしてある適用においては望ましくは、反転されたトップパッケージ回路基盤の上方面側のボール接着パッドは通常のテストソケットを用いてＬＧＡの簡易テストを行なう。前記ＬＧＡのテストは、ボトムパッケージの中へトップＬＧＡパッケージを接着する前に、「合格品」として評価するトップＬＧＡのみが（「合格品」と評価され識別された）ボトムＢＧＡパッケージに積層されることを確実にするために行なわれる。或いは、ＬＧＡテストは、トップパッケージとしてＬＧＡの反転と取付とを受けて行なわれ、全体的なモジュール成形の形成の前、又はｚ−相互接続ワイヤボンドの前に行なわれる。製造のいくつかの段階で、本発明の構成による簡易なテストは、規格のない要素の追加加工の可能性を十分に軽減できる。
図１の例のように、図３の例にあるワイヤボンドは、従来からよく知られているワイヤボンド技術により形成される。ワイヤボンドは前面ボンド又は背面ボンドである。
本発明の追加の実施形態は、図４Ａの平面図に示される。この例によると、２つのスペーサ４１８，４１９は、積層された第二ダイ４１５に沿った側の第一ダイの表面４１３の上へ搭載される。ここで、第二ダイ接着領域は、Ｌ字型の領域が露出している第一ダイの表面４１３の隅の方にある。２つのスペーサは、（図示しない）ＬＧＡの傾斜の改良削減を提供しながら、このＬ字型の領域の中の第一ダイの上へ搭載される。この例によると、第一ダイ上のボンドパッド４３１は、第二ダイ接着領域が配置される隅付近を除く、概して第一ダイの縁全体に、回路基盤のボンド側４３３へワイヤボンド４３２により電気的に接続される。第二ダイの一方の縁に沿ったボンドパッド４５１は、第一ダイ上のボンド位置４５３へワイヤボンド４５２によって電気的に接続され、第二ダイの縁付近の他の２つにボンドパッド４５５は、回路基盤４２のボンド側４５７へワイヤボンド４５６により電気的に接続される。回路基盤４２は、ＬＧＡパッケージ４０とＢＧＡパッケージ回路基盤４２との間のワイヤボンドにより相互接続のために、回路基盤の端に沿った、例えば４６２のボンドフィンガーの列４６３を付加的に備える。
図４Ｂは、図４Ａと同様の実施形態の断面図を示す。スペーサ４１９のひとつは、第二ダイ４１５に沿った側の第一ダイ４１３の表面上に搭載された図に示される。図１の例として、ＬＧＡパッケージ４４の実質的な部分が第二ダイ４１５の上に横たわっているので、反転されたＬＧＡパッケージ４４はスペーサ４１９上で中心から外れて搭載される。しかしながら、ＬＧＡパッケージ４４の追加的な支持体は、第二ダイ４１５及びスペーサ４１９により占領されないスペーサ接着領域の中の第一ダイ４１５を覆うように搭載される（本断面図には図示しない）もう一方のスペーサにより提供される。図３の例として、ＬＧＡパッケージ４４は積層ダイパッケージである。
他の実施形態は、図５Ａの平面図に示される。そして、同様の実施形態が図５Ｂの断面図に示される。この例によると、第一スペーサ５１８は、積層された第二ダイ５１５に沿った側の第一ダイの表面５１３の上へ配置される。第一スペーサは第二ダイ５１５の厚みとほぼ同等の厚みを有する。付加的なスペーサ５２８，５２９は、第一スペーサ５１８と第二ダイ５１５との上に備えられる。上方の表面５２８，５１９が反転されたＬＧＡパッケージ５４が搭載されうる実質的な平面を示すように、付加的なスペーサはほぼ同等の厚みを有する。付加的なスペーサの厚みは、反転されたＬＧＡの真下のワイヤボンドループのための適切な隙間を提供するに十分な大きさである。ここに示される図４Ａの例のように、第ニダイ接着領域は、露出されたＬ字型の領域を残しながら、第一ダイの表面５１３の隅の方にある。第一スペーサ５１８は、このＬ字型領域の一方の腕の第一ダイの上へ搭載される。第ニダイ及びその上に配置された付加的なスペーサと共に、第一スペーサ及びその上に配置された付加的なスペーサは、ＬＧＡパッケージの傾斜を実質的に軽減しながら、反転されたＬＧＡパッケージのための良質の支持体を提供する。
図４Ａ及び４Ｂの例のような本例によると、第二ダイ接着領域が配置された隅付近を除く、概して第一ダイの縁全体に、第一ダイ５１３のボンドパッドは、回路基盤５２のボンド位置へワイヤボンドにより電気的に接続される。第二ダイ５１５の一方の縁に沿ったボンドパッドは、第一ダイのボンド位置へワイヤボンドにより電気的に接続され、第二ダイ５１５の縁付近の２つのボンドパッドは、回路基盤５２のボンド位置へワイヤボンドにより電気的に接続される。回路基盤５２は、ＬＧＡパッケージ５０とＢＧＡパッケージ回路基盤５２との間のワイヤボンドによる相互接続のために、回路基盤の端に沿った、例えば５６２のようなボンドフィンガーの列５６３を付加的に有する。
図５Ｂは、図５Ａと同様の実施形態の断面図を示す。スペーサ５１９は、第二ダイ５１５に沿った側の第一ダイ５１３の表面上に配置された図を示す。付加的なスペーサ５２８，５２９は、ワイヤボンドのための隙間を提供するために、第一スペーサ５１９と第二ダイ５２９との上に提供される。反転されたＬＧＡパッケージ５４は、図１のように、付加的なスペーサ５２８の上に中心から外れて配置され、しかしながら、ＬＧＡパッケージは第二ダイ５１５の上に横たわっているＬＧＡパッケージ５４の一部が片持ちになるというよりむしろ支持されるために、第ニダイの付加的なスペーサ５２９により付加的に支持される。
第二ダイの上に横たわるＬＧＡの一部分の支持体を提供することに加えて、第二ダイを覆う付加的なスペーサは、成形加工の間の能力の問題を解消して、第二ダイとＬＧＡパッケージとの間のスペーサとしての役割を果たす。特に、これらの実施形態において、第二ダイとＬＧＡパッケージとの間のスペースに成形材料を流す必要ない。そこで、第二ダイとＬＧＡパッケージとの間の垂直方向の隙間は、スペースが成形の間に効果的な成形材料の流入に十分な大きさであるという要件を考慮せず、（許容範囲を加えて）ワイヤボンドループ高さにより特定されうる。
様々なスペーサタイプが本発明による付加的なスペーサとして用いられる。特に、通常は、ポリマー球又は接着充填剤のような、充填剤粒子を有する様々な充填スペーサ接着剤である。厚み寸法は、（例えば、ポリマー球の直径のような）充填剤粒子の大きさにより決定される。配置スペーサは、例えば上記で示した図２を参照して決定される。
他の実施形態は本発明の範囲において考慮される。例えば、第一ダイ表面上の第二ダイとスペーサとの配置は、第一及び第二ダイの大きさにより、そしてパッドの配置により決定されうる。いくつかの実施形態における反転されたＬＧＡパッケージは、特定のモジュール機能を要求されて、単一のダイ、或いは二つ又は二つ以上の積層ダイを備えることとなる。
様々なダイが第一ダイ及び第二ダイ、そして本発明に係るＬＧＡパッケージとして用いられる。ダイ及びパッケージ回路基盤上の様々なワイヤボンドパッドの配置は、様々なダイの設計により異なる。
本発明に係るモジュールはヒートスプレッダとともに供給される。望ましくは、本発明の側面によれば実施形態のヒートスプレッダは、モジュールの上方表面の周囲に露出された平面を有する金属のような、一般的に平面導熱片である。ヒートスプレッダは、ＬＧＡパッケージの上方接面上に配置され、接着剤を用いては取り付けられる。接着剤は熱伝導性であり、望ましくは、ＬＧＡパッケージの上方接面が露出したテストパッドである場合の実施形態において、接着剤は電気的に非導電性である。パッケージは、ヒートスプレッダがアセンブリの上へ搭載された後に成形される。或いは、ヒートスプレッダは、ＬＧＡパッケージの上方接面と分離される。そのような実施形態においてヒートスプレッダは型孔の中へ落とされ、パッケージアセンブリはそれを覆うように配置され、その際、成形材料は孔の中へ流される。モジュールのための様々なヒートスプレッダ、そしてそれらを構築するための技術は、例えば米国特許出願Ｎｏ．１０／６８１ ，５７２を参照することにより本願に示される。
複数の付加的なダイ及び／又は付加的なパッケージは、ＬＧＡパッケージの上方接面の上へ搭載されて接着剤を用いて取り付けられた、ＬＧＡパッケージを覆うように積層される。そのような付加的なパッケージ又はダイは、特に（付加的なダイがフリップチップダイである場合や、付加的なパッケージがＢＧＡパッケージである場合の実施形態において）パッドのエリアアレイに対する、バンプ又はボールによって、或いは（例えば、付加的なダイが上方の能動側に配置される場合又は付加的なパッケージが反転される場合の実施形態における）ワイヤボンドによって、ＬＧＡパッケージへ相互接続される。スペーサは、ＬＧＡパッケージの上方接面とＢＧＡパッケージ回路基盤との間のワイヤボンドと付加的なデバイスが干渉する場合の実施形態において、そのような付加的なダイ又はパッケージの間で要求される。即ち、ワイヤボンドのある列からオフセットされた位置におけるＬＧＡパッケージを覆うように搭載される十分に小さいフットプリントを付加的なダイが有するならば、スペーサは必要とされない。
本発明に係る積層マルチパッケージモジュールが非常に薄く作ることができる。様々な構成要素の厚みパラメータは、製造可能性同様、コストと性能との選択された基準により適応される。
また、本発明に係る積層マルチパッケージモジュールは小型のフットプリントを備える。特に、フットプリントの下限はＢＧＡパッケージサイズにより決定され、言い換えると、回路及びＢＧＡ回路基盤のワイヤボンド側にとっての許容量をもって、ＢＧＡダイの大きさにより決定される。
本発明の実施形態に係るマルチパッケージモジュールを示す断面図の概略図である。 （Ａ）本発明の実施形態に係る、図１に示すものと同様のマルチパッケージモジュールのように、ＢＧＡパッケージのダイを示し、ダイのフットプリント及びＢＧＡダイ一面に積層されたスペーサを示す平面図の概略図である。（Ｂ）本発明の実施形態に係る、図１に示すものと同様のマルチパッケージモジュールにおけるＢＧＡパッケージダイを覆うように積層されるダイを示す平面図の概略図を示す。（Ｃ）本発明の実施形態に係る、図１に示すものと同様のマルチパッケージモジュールにおけるＢＧＡパッケージダイを覆うように積層されたダイに反転されて積層されたＬＧＡパッケージを示す平面図の概略図である。 図３は、本発明の実施形態に係るマルチパッケージモジュールを示す断面図の概略図である。 （Ａ）ＢＧＡ回路基盤の上へ搭載される二つのスペーサを有する本発明の実施形態に係る、ＢＧＡパッケージとダイとＢＧＡパッケージダイを覆うように積層された二つのスペーサとを示して、積層されたダイとＢＧＡパッケージダイとの間、ＢＧＡダイとＢＧＡ回路基盤との間、及び積層されたダイと回路基盤との間のワイヤボンド相互接続を示す平面図の概略図である。（Ｂ）本発明の実施形態に係る、図４Ａに示すものと同様のマルチパッケージモジュールを示す断面図の概略図である。 （Ａ）本発明の実施形態に係る、ＢＧＡダイとダイとＢＧＡパッケージダイを覆うように積層されたスペーサと積層されたダイを覆うスペーサとを示して、ＢＧＡダイとＢＧＡ回路基盤との間、及び積層されたダイと回路基盤との間のワイヤボンド相互接続を示す。（Ｂ）本発明の実施形態による、図５Ａに示すものと同様のマルチパッケージモジュールを示す断面図の概略図である。 本発明の実施形態に係る、図１に示すものと同様のマルチパッケージモジュールにおけるＢＧＡパッケージダイを覆うように積層されたダイを反転して積層された、ＬＧＡパッケージを示す平面図の概略図である。
符号の説明
１５・・・活性側、１７・・・上方接面側、１９・・・活性側、２０・・・マルチパッケージモジュール、２１・・・回路基盤、２４・・・ランドグリッドアレイパッケージ、２５・・・回路基盤、２６・・・成形物３０・・・マルチパッケージモジュール、３１・・・回路基盤、３２・・・成形物、３４・・・ＬＧＡパッケージ、３５・・・回路基盤、３６・・・成形物４０・・・ＬＧＡパッケージ、４２・・・回路基盤、４４・・・ＬＧＡパッケージ、５０・・・ＬＧＡパッケージ、５２・・・回路基盤、５４・・・ＬＧＡパッケージ、６０・・・ＬＧＡパッケージ、６２・・・ボンドフィンガー、６３・・・列、６６・・・一端、６７・・・上方面側１１４・・・破線、１１８・・・破線、１２２・・・ボンドパッド、１２４・・・ボンドパッド、１４２・・・ボンドパッド、１４４・・・ボンドパッド、１６２・・・ボンドフィンガー、２２１・・・接着剤、２２２・・・ダイ、２２３・・・接着剤、２２４・・・ダイ、２２７・・・接着剤、２２８・・・スペーサ、２２９・・・接着剤、３２１・・・接着剤、３２２・・・ダイ、３２４・・・ダイ、３２５・・・接着剤、３２６・・・ダイ、３２７・・・接着剤、３２８・・・スペーサ、３２９・・・接着剤、３３６・・・ダイ、４１３・・・ダイ、４１５・・・ダイ、４１８・・・スペーサ、４１９・・・スペーサ、４３１・・・ボンドパッド、４３２・・・ワイヤボンド、４３３・・・ボンド側、４５１・・・ボンドパッド、４５２・・・ワイヤボンド、４５５・・・ボンドパッド、４５６・・・ワイヤボンド、４５７・・・ボンド側、４６２・・・ボンドフィンガー、４６３・・・列、５１３・・・ダイ、５１５・・・ダイ、５１８・・・スペーサ、５１９・・・スペーサ、５２８・・・スペーサ、５２９・・・スペーサ、５６３・・・列

Claims (51)

  1. 半導体パッケージであって、
    第一パッケージダイの活性表面が第一パッケージ回路基盤から外方に向いて、第一パッケージダイが第一パッケージ回路基盤の導電線に対してワイヤボンドによって電気的に相互接続されるように、第一パッケージ回路基盤の上に搭載された第一パッケージを備え、第一パッケージダイの活性表面がスペーサ接着領域と第二ダイ接着領域とを備え、
    第一パッケージダイの活性表面のスペーサ接着領域の上に配置されたスペーサを備え、ダイ接着領域がスペーサ接着領域の外側にあることを特徴とする半導体パッケージ。
  2. 更に、スペーサ側の第二ダイ接着領域に搭載された第二ダイを備えることを特徴とする請求項１記載の半導体パッケージ。
  3. 更に、スペーサ上に搭載されて少なくとも第二ダイの一部に覆いかぶさる第二パッケージを備えることを特徴とする請求項１記載の半導体パッケージ。
  4. 半導体パッケージであって、
    第一パッケージダイの活性表面が第一パッケージ回路基盤から外方に向いて、第一パッケージダイが第一パッケージ回路基盤の導電線へワイヤボンドにより電気的に相互接続された、第一パッケージ回路基盤上に搭載された第一パッケージダイを備えて、第一パッケージダイの活性表面がスペーサ接着領域と第二ダイ接着領域とを備えて、
    第一パッケージダイの活性表面のダイ接着領域上に搭載される第二ダイを備えて、ダイ接着領域がスペーサ接着領域の外側にあることを特徴とする半導体パッケージ。
  5. 更に、スペーサの端のスペーサ接着領域上に搭載されたスペーサを備えることを特徴とする請求項４記載の半導体パッケージ。
  6. 更に、スペーサ上に搭載され第二ダイの少なくとも一部に覆いかぶさる第二パッケージを備えることを特徴とする請求項５記載の半導体パッケージ。
  7. 第二ダイは、第一パッケージ回路基盤上の導電線へワイヤボンドにより電気的に相互接続されることを特徴とする請求項４記載の半導体パッケージ。
  8. 第二ダイは、第一パッケージダイ上のパッドへワイヤボンドにより電気的に相互接続されることを特徴とする請求項４記載の半導体パッケージ。
  9. 第二ダイは、付加的に、第一パッケージダイ上のパッドへワイヤボンドにより電気的に相互接続されることを特徴とする請求項７記載の半導体パッケージ。
  10. 第二パッケージは反転されたランドグリッドアレイであり、ランドグリッドアレイパッケージは、第二パッケージの上方接面上のワイヤボンド位置と第一回路基盤の上方接面のワイヤボンド位置との間のワイヤボンドにより第一パッケージへ電気的に相互接続されることを特徴とする請求項６記載の半導体パッケージ。
  11. スペーサ接着領域が第一パッケージダイの端付近に配置されることを特徴とする請求項１記載の半導体パッケージ。
  12. 第二ダイ接着領域は、第一パッケージダイの活性側の中心から離れて配置されることを特徴とする請求項４記載の半導体パッケージ。
  13. 第二ダイ接着領域は、第一パッケージダイの活性側の端付近に配置されることを特徴とする請求項４記載の半導体パッケージ。
  14. 第二ダイ接着領域は、第一パッケージダイの活性側の隅付近に配置されることを特徴とする請求項１３記載の半導体パッケージ。
  15. マルチパッケージモジュールであって、
    第一パッケージダイの活性表面が第一パッケージ回路基盤から外方に向いており、第一パッケージダイが第一パッケージ回路基盤の導電線へワイヤボンドにより電気的に接続されるように、第一パッケージ回路基盤上に搭載された第一パッケージダイを備え、第一パッケージダイの活性表面が第二ダイ接着領域とスペーサ接着領域とを備えて、
    第二ダイ接着領域に搭載された第二ダイとスペーサ接着領域に搭載されたスペーサとを備え、
    スペーサ上に搭載されて第二ダイの少なくとも一部に覆いかぶさる反転されたランドグリッドアレイとを備えるマルチパッケージモジュール。
  16. 第二ダイは、第一パッケージ回路基盤上の導電線へワイヤボンドにより電気的に相互接続されることを特徴とする請求項１５記載のマルチパッケージモジュール。
  17. 第二ダイは、第一パッケージダイ上のパッドへワイヤボンドにより電気的に相互接続されることを特徴とする請求項１５記載のマルチパッケージモジュール。
  18. 第二ダイは、第一パッケージダイ上のパッドへワイヤボンドにより電気的に相互接続されることを特徴とする請求項１７記載のマルチパッケージモジュール。
  19. 反転されたランドグリッドアレイは、ランドグリッドアレイパッケージの上方接面上の導電線のボンド位置と第一パッケージ回路基盤の導電線との間のワイヤボンドにより第一パッケージ回路基盤へ電気的に相互接続されることを特徴とする請求項１５記載のマルチパッケージモジュール。
  20. 更に、ランドグリッドアレイパッケージとそれと関連したワイヤ、第二ダイとそれと関連したワイヤ、及び第一パッケージとスペーサとの露出した部分を覆うモールドを備える請求項１５記載のマルチパッケージモジュール。
  21. 第一パッケージは、ボールグリッドアレイパッケージであることを特徴とする請求項１５記載のマルチパッケージモジュール。
  22. 第一パッケージダイは、ディジタルプロセッサであることを特徴とする請求項１５記載のマルチパッケージモジュール。
  23. 第二ダイは、アナログデバイスであることを特徴とする請求項１５記載のマルチパッケージモジュール。
  24. ランドグリッドアレイパッケージは、メモリパッケージであることを特徴とする請求項１５記載のマルチパッケージモジュール。
  25. ランドグリッドアレイパッケージであって、
    誘電層と少なくとも一つの導電層とを備えて側面と第一及び第二表面とを有するＬＧＡ回路基盤を備え、ＬＧＡ回路基盤は、付加的なパッケージに対する電気的な相互接続のためにＬＧＡ回路基盤の第二表面の端に沿った露出したワイヤボンド位置を有して、ランドグリッドアレイパッケージは、ＬＧＡ回路基盤の第一表面のダイ接着領域上に搭載されて、第一ＬＧＡダイの端に沿ったダイパッドとＬＧＡ回路基盤の第一表面の端に沿って露出した位置との間のワイヤボンドにより電気的に相互接続された第一ＬＧＡダイを備えて、第一表面の端と第二表面の端との両方がＬＧＡ回路基盤の一側面にあることを特徴とするランドグリッドアレイパッケージ。
  26. 該パッケージは、更に、第一ＬＧＡダイの第二ＬＧＡダイ接着領域上に搭載されて、第二ＬＧＡダイの端に沿ったダイパッドとＬＧＡ回路基盤の第一表面の端に沿って露出された位置との間のワイヤボンドにより電気的に相互接続される第二ＬＧＡダイを備える請求項２５記載のランドグリッドアレイパッケージ。
  27. 第二ＬＧＡダイは、第二ＬＧＡダイの端が第一ＬＧＡダイ上のダイパッドと接触しないように、ダイパッドを有する第二ＬＧＡダイの端がダイパッドを有する第一ＬＧＡダイの端に対して平行にオフセットされて配置されることを特徴とする請求項２６記載のランドグリッドアレイパッケージ。
  28. ＬＧＡダイ及びワイヤボンドは、ランドグリッドアレイパッケージの表面を構成する面を有するモールドにより覆われることを特徴とする請求項２５記載のランドグリッドアレイパッケージ。
  29. 第一パッケージが第一パッケージダイと第一パッケージ回路基盤とを備えて、スペーサが、第一パッケージダイを覆うように搭載されて、ランドグリッドアレイパッケージが、反転されてランドグリッドアレイパッケージよりも小さいフットプリントを有するスペーサを覆うように搭載されることを特徴として、更に、反転されたランドグリッドアレイパッケージは、ランドグリッドアレイパッケージの上方接面上の相互接続位置と第一パッケージ回路基盤の上方接面上の相互接続位置との間のワイヤボンドにより第一パッケージへ電気的に接続されることを特徴とする請求項２５記載のランドグリッドアレイパッケージとを備えるマルチパッケージモジュール。
  30. ランドグリッドアレイパッケージの一部がスペーサまで伸びて、スペーサが相互接続位置を有するパッケージの端付近のランドグリッドアレイパッケージの一部を支持するために反転されたランドグリッドパッケージがスペーサを覆うように配置されることを特徴とする請求項２９記載のマルチパッケージモジュール。
  31. 更に、第一パッケージダイの活性表面の第二ダイ接着領域上に搭載された第二ダイを備えることを特徴とする請求項２９記載のマルチパッケージモジュール。
  32. 第二ダイ接着領域は、第一パッケージダイの活性側の中心から離れて配置されることを特徴とする請求項３１記載のマルチパッケージモジュール。
  33. 第二ダイ接着領域は、第一パッケージダイの表面の端付近に配置されることを特徴とする請求項３１記載のマルチパッケージモジュール。
  34. 第二ダイ接着領域は、第一パッケージダイの表面の隅付近に配置されることを特徴とする請求項３１記載のマルチパッケージモジュール。
  35. スペーサは、第一パッケージダイの端付近に配置されることを特徴とする請求項３１記載のマルチパッケージモジュール。
  36. 第一ダイは、ディジタルプロセッサであることを特徴とする請求項３１記載のマルチパッケージモジュール。
  37. 第一ダイ及び第一ダイ回路基盤は、ボールグリッドアレイパッケージを備えることを特徴とする請求項３１記載のマルチパッケージモジュール。
  38. 第二ダイは、アナログデバイスであることを特徴とする請求項３１記載のマルチパッケージモジュール。
  39. ランドグリッドアレイパッケージは、メモリパッケージであることを特徴とする請求項２９記載のマルチパッケージモジュール。
  40. ランドグリッドアレイパッケージダイは、一方のダイの縁に沿ったボンドパッドを有して、ランドグリッドアレイパッケージ回路基盤は、対応する縁に沿ったワイヤボンド位置を有することを特徴とする請求項２５記載のランドグリッドアレイパッケージ。
  41. ボンドパッドの縁がパッケージの同じ端の方に配置されるように第一及び第二ランドグリッドアレイダイが積層され、第二ダイは、第一ダイとランドグリッドアレイパッケージ回路基盤の縁付近との間のワイヤボンドのための空間を残すためにオフセットされることを特徴とする請求項２６記載のランドグリッドアレイパッケージ。
  42. ランドグリッドアレイパッケージ回路基盤は、ボンドフィンガーに加えてボールパッドを有することを特徴とする請求項２５記載のランドグリッドアレイパッケージ。
  43. スペーサは、接着剤を用いて第一ダイへ取り付けられる一体型構造より構成されることを特徴とする請求項１記載の半導体パッケージ。
  44. スペーサは、接着剤を用いて第一ダイ及びランドグリッドアレイパッケージへ取り付けられる一体型構造より構成されることを特徴とする請求項２９記載のマルチパッケージモジュール。
  45. スペーサは、粘着性のあるスペーサより構成されることを特徴とする請求項１記載の半導体パッケージ。
  46. スペーサは、粘着性のあるスペーサより構成されることを特徴とする請求項２９記載のマルチパッケージモジュール。
  47. 更に、第一パッケージダイの上に搭載された第二スペーサを備えることを特徴とする請求項３１記載のマルチパッケージモジュール。
  48. 更に、第二ダイの上に搭載された付加的なスペーサを備えることを特徴とする請求項３１記載のマルチパッケージモジュール。
  49. 付加的なスペーサは、接着剤を用いて第二ダイへ取り付けられる一体型構造より構成されることを特徴とする請求項４６記載のマルチパッケージモジュール。
  50. 付加的なスペーサは、更に、粘着性のスペーサより構成される請求項４７記載のマルチパッケージモジュール。
  51. 第二ダイ及び第一パッケージを覆うように積層された第二パッケージを有するマルチパッケージモジュールの形成方法であって、
    第一パッケージダイの活性表面が第一パッケージ回路基盤から外方に向いて、第一パッケージ回路基盤へ取り付けられる第一パッケージダイを備える第一パッケージを供給して、
    第一パッケージダイの活性表面のスペーサ接着領域の上へスペーサを取り付け、
    第一パッケージ回路基盤の活性表面であり、スペーサ接着領域の外側にある、第二ダイ接着領域の上へ第二ダイを取り付けて、
    ワイヤボンドにより第一パッケージ回路基盤へ第一パッケージダイを相互接続して、
    ワイヤボンドにより第一パッケージ回路基盤へ第二ダイを相互接続して、
    ワイヤボンドにより第一パッケージダイへ第二ダイを選択的に相互接続して、
    第二パッケージ回路基盤へ取り付けられて、ワイヤボンドにより回路基盤へ相互接続されるワイヤである、第二パッケージダイを備える第二パッケージを供給して、
    モールド表面が第二パッケージの表面を形成して、第二パッケージダイとそれと関連するワイヤボンドとを覆うためにモールドして、
    モールド表面が面している、スペーサの中へ第二パッケージを取り付けて
    ワイヤボンドにより第二パッケージを第一パッケージへ相互接続して、
    第二パッケージとそれに関連するワイヤ、第二ダイとそれに関連するワイヤ、及び第一パッケージダイと第一パッケージ回路基盤とそれと関連するワイヤとの露出した部分を覆うためにモールドする
    第二ダイ及び第一パッケージを覆うように積層された第二パッケージを有するマルチパッケージモジュールの形成方法。
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1556895A4 (en) * 2002-10-08 2009-12-30 Chippac Inc SEMICONDUCTOR STACKED MULTIPLE CAPSULATION MODULE WITH INVERTED SECOND CAPACITY
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
US7588963B2 (en) * 2004-06-30 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming overhang support for a stacked semiconductor device
US7253511B2 (en) 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US7745918B1 (en) 2004-11-24 2010-06-29 Amkor Technology, Inc. Package in package (PiP)
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
JP2006276463A (ja) * 2005-03-29 2006-10-12 Sharp Corp 光学装置用モジュール及び光学装置用モジュールの製造方法
JP4748648B2 (ja) * 2005-03-31 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
TWI292224B (en) * 2005-09-02 2008-01-01 Advanced Semiconductor Eng Multi-chip package structure
TWI305410B (en) * 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
JP4930970B2 (ja) * 2005-11-28 2012-05-16 ルネサスエレクトロニクス株式会社 マルチチップモジュール
US8410594B2 (en) * 2006-01-11 2013-04-02 Stats Chippac Ltd. Inter-stacking module system
US20070182841A1 (en) * 2006-02-07 2007-08-09 Donnie Drake Image sensing microelectronic device with glass tilt control features, and various methods of making same
US7981702B2 (en) 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
FR2905520A1 (fr) * 2006-09-04 2008-03-07 St Microelectronics Sa Boitier semi-conducteur a composants inverses et procede de fabrication d'un tel boitier
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures
US20080203566A1 (en) * 2007-02-27 2008-08-28 Chao-Yuan Su Stress buffer layer for packaging process
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US7812435B2 (en) * 2007-08-31 2010-10-12 Stats Chippac Ltd. Integrated circuit package-in-package system with side-by-side and offset stacking
US7872340B2 (en) * 2007-08-31 2011-01-18 Stats Chippac Ltd. Integrated circuit package system employing an offset stacked configuration
US8288860B2 (en) * 2007-09-10 2012-10-16 Stats Chippac Ltd. Memory device system with stacked packages
US8415783B1 (en) * 2007-10-04 2013-04-09 Xilinx, Inc. Apparatus and methodology for testing stacked die
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
US8026582B2 (en) * 2008-02-04 2011-09-27 Stats Chippac Ltd. Integrated circuit package system with internal stacking module adhesive
US7875967B2 (en) * 2008-03-10 2011-01-25 Stats Chippac Ltd. Integrated circuit with step molded inner stacking module package in package system
US8067828B2 (en) * 2008-03-11 2011-11-29 Stats Chippac Ltd. System for solder ball inner stacking module connection
US7804166B2 (en) * 2008-03-24 2010-09-28 Stats Chippac Ltd. Integrated circuit package system with stacking module
KR101193416B1 (ko) * 2008-05-09 2012-10-24 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 3차원 실장 반도체 장치 및 그의 제조 방법
TW200952149A (en) * 2008-06-02 2009-12-16 Kun Yuan Technology Co Ltd Stack structure of integrated circuit with caulking element
US7829984B2 (en) * 2008-06-25 2010-11-09 Stats Chippac Ltd. Integrated circuit package system stackable devices
US20100019392A1 (en) * 2008-07-25 2010-01-28 Tan Gin Ghee Stacked die package having reduced height and method of making same
US7994625B2 (en) * 2008-11-18 2011-08-09 Stats Chippac Ltd. Integrated circuit packaging system having an internal structure protrusion and method of manufacture thereof
US8987056B2 (en) * 2008-11-19 2015-03-24 Stats Chippac Ltd. Integrated circuit package system with support carrier and method of manufacture thereof
US20100133534A1 (en) * 2008-12-03 2010-06-03 Byung Tai Do Integrated circuit packaging system with interposer and flip chip and method of manufacture thereof
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8143098B2 (en) * 2009-03-25 2012-03-27 Stats Chippac Ltd. Integrated circuit packaging system with interposer and method of manufacture thereof
US8405197B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with stacked configuration and method of manufacture thereof
US8426955B2 (en) * 2009-06-12 2013-04-23 Stats Chippac Ltd. Integrated circuit packaging system with a stack package and method of manufacture thereof
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US8552546B2 (en) * 2009-10-06 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package structure including the semiconductor package, and mobile phone including the semiconductor package structure
US8481420B2 (en) 2011-03-15 2013-07-09 Stats Chippac Ltd. Integrated circuit packaging system with lead frame stacking module and method of manufacture thereof
US8633058B2 (en) 2011-03-21 2014-01-21 Stats Chippac Ltd. Integrated circuit packaging system with step mold and method of manufacture thereof
US8409917B2 (en) 2011-03-22 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with an interposer substrate and method of manufacture thereof
KR101237587B1 (ko) * 2011-08-08 2013-02-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
JP5865220B2 (ja) * 2012-09-24 2016-02-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2014138035A (ja) * 2013-01-15 2014-07-28 Toshiba Corp 半導体装置
US8945987B2 (en) * 2013-03-15 2015-02-03 Invensas Corporation Manufacture of face-down microelectronic packages
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR102116979B1 (ko) * 2013-10-28 2020-06-05 삼성전자 주식회사 적층 반도체 패키지
US9406660B2 (en) 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9666539B1 (en) 2015-12-03 2017-05-30 International Business Machines Corporation Packaging for high speed chip to chip communication
US10256213B2 (en) * 2015-12-10 2019-04-09 Intel Corporation Reduced-height electronic memory system and method
US9704819B1 (en) * 2016-03-29 2017-07-11 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
US11329027B2 (en) 2016-04-26 2022-05-10 Intel Corporation Microelectronic packages having a die stack and a device within the footprint of the die stack
US10283479B2 (en) * 2016-05-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
US10037970B2 (en) * 2016-09-08 2018-07-31 Nxp Usa, Inc. Multiple interconnections between die
JP2018147938A (ja) 2017-03-01 2018-09-20 東芝メモリ株式会社 半導体装置
US10269611B1 (en) * 2017-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for bonding semiconductor devices
US10797020B2 (en) 2017-12-29 2020-10-06 Micron Technology, Inc. Semiconductor device assemblies including multiple stacks of different semiconductor dies
US10622736B2 (en) * 2018-07-10 2020-04-14 Futurewei Technologies, Inc. Harmonic termination integrated passive device
US11309281B2 (en) * 2020-08-26 2022-04-19 Micron Technology, Inc. Overlapping die stacks for NAND package architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121643A (ja) * 1990-12-05 1993-05-18 Matra Marconi Space Fr 固体メモリモジユール及びこのようなモジユールを含むメモリデバイス
JP2003229533A (ja) * 2002-02-01 2003-08-15 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
WO2004034433A2 (en) * 2002-10-08 2004-04-22 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446620A (en) 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
FR2694840B1 (fr) 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
US5340771A (en) 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5444296A (en) 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
US5436203A (en) 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
MY112145A (en) 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5652185A (en) 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
US5719440A (en) 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US6075289A (en) 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5898219A (en) 1997-04-02 1999-04-27 Intel Corporation Custom corner attach heat sink design for a plastic ball grid array integrated circuit package
JPH10294423A (ja) 1997-04-17 1998-11-04 Nec Corp 半導体装置
US5982633A (en) 1997-08-20 1999-11-09 Compaq Computer Corporation Opposed ball grid array mounting
JP3834426B2 (ja) 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP3644662B2 (ja) 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
JP2000208698A (ja) 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6034875A (en) 1998-06-17 2000-03-07 International Business Machines Corporation Cooling structure for electronic components
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP2000058691A (ja) 1998-08-07 2000-02-25 Sharp Corp ミリ波半導体装置
US6201302B1 (en) 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
JP3685947B2 (ja) 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
US6118176A (en) 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
US6890798B2 (en) 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
US6238949B1 (en) 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
JP3526788B2 (ja) 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
SG87046A1 (en) 1999-08-17 2002-03-19 Micron Technology Inc Multi-chip module with stacked dice
US6424033B1 (en) 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
WO2001018864A1 (fr) 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP2001156212A (ja) 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001094045A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置
JP3485507B2 (ja) 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001223326A (ja) 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
KR100335717B1 (ko) 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US6462421B1 (en) 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
JP2001308262A (ja) 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
TW445610B (en) 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
TW459361B (en) 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002040095A (ja) 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
JP3377001B2 (ja) 2000-08-31 2003-02-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4570809B2 (ja) 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2002118201A (ja) 2000-10-05 2002-04-19 Hitachi Ltd 半導体装置およびその製造方法
JP4876306B2 (ja) * 2000-10-19 2012-02-15 ソニー株式会社 半導体装置の製造方法
JP3913481B2 (ja) 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
TW459363B (en) 2000-11-22 2001-10-11 Kingpak Tech Inc Integrated circuit stacking structure and the manufacturing method thereof
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6340846B1 (en) 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US6777819B2 (en) 2000-12-20 2004-08-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with flash-proof device
US6734539B2 (en) 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
JP2002208656A (ja) 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
US6465367B1 (en) 2001-01-29 2002-10-15 Taiwan Semiconductor Manufacturing Company Lossless co-planar wave guide in CMOS process
US6388313B1 (en) 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP2002231885A (ja) 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP4780844B2 (ja) 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
TW502408B (en) 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
JP2002280516A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体モジュール
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6400007B1 (en) 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
JP3675364B2 (ja) * 2001-05-30 2005-07-27 ソニー株式会社 半導体装置用基板その製造方法および半導体装置
US6472741B1 (en) 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP2002373969A (ja) 2001-06-15 2002-12-26 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
KR100445073B1 (ko) 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6847105B2 (en) * 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US6599779B2 (en) 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
TW523887B (en) 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US20030113952A1 (en) * 2001-12-19 2003-06-19 Mahesh Sambasivam Underfill materials dispensed in a flip chip package by way of a through hole
TW523894B (en) 2001-12-24 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor device and its manufacturing method
JP2003273317A (ja) 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP3688249B2 (ja) 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3550391B2 (ja) 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
US7063477B2 (en) * 2002-06-12 2006-06-20 Meadwestvaco Corporation Variable capacity binder
JP2004031563A (ja) * 2002-06-25 2004-01-29 Renesas Technology Corp 半導体装置およびその製造方法
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
KR100442880B1 (ko) 2002-07-24 2004-08-02 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US6838761B2 (en) 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7053476B2 (en) 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6972481B2 (en) 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
JP2004134591A (ja) * 2002-10-10 2004-04-30 Renesas Technology Corp 半導体集積回路装置の製造方法
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
SG114585A1 (en) 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
JP3689694B2 (ja) * 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
TW576549U (en) * 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
TWI225292B (en) * 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
US6818980B1 (en) 2003-05-07 2004-11-16 Asat Ltd. Stacked semiconductor package and method of manufacturing the same
TWI299551B (en) 2003-06-25 2008-08-01 Via Tech Inc Quad flat no-lead type chip carrier
US6930378B1 (en) 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20060138631A1 (en) * 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US20060043556A1 (en) * 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
TW200746386A (en) * 2006-06-07 2007-12-16 Advanced Semiconductor Eng System in package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121643A (ja) * 1990-12-05 1993-05-18 Matra Marconi Space Fr 固体メモリモジユール及びこのようなモジユールを含むメモリデバイス
JP2003229533A (ja) * 2002-02-01 2003-08-15 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
WO2004034433A2 (en) * 2002-10-08 2004-04-22 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package

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