KR100996318B1 - 볼 그리드 어레이 패키지 상에 적층된 다이와 뒤집힌 랜드그리드 어레이 패키지를 포함하는 반도체 멀티패키지 모듈 - Google Patents

볼 그리드 어레이 패키지 상에 적층된 다이와 뒤집힌 랜드그리드 어레이 패키지를 포함하는 반도체 멀티패키지 모듈 Download PDF

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영철 김
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스태츠 칩팩, 엘티디.
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Abstract

본 발명에 따르면, 다양한 종류와 기능을 가지는 복수의 다이가 패키지 내에 포함되고, 일부 실시예에서는 패키지가 디지털 프로세서, 아날로그 장치 그리고 메모리를 포함한다. 비교적 큰 풋 프린트를 가지는 제 1 다이가 제 1 패키지 기판의 표면상에 장착된다. 매우 작은 풋 프린트를 가지는 제 2 다이는 제 1 다이의 표면상에 그리고 상기 제 1 다이의 한 에지를 향해 제 2 다이 부착 영역 상에 올려진다. 제 1 다이는 와이어 본드에 의해 기판의 다이 부착 측면 내의 도전 트레이스에 연결된다. 제 2 다이는 와이어 본드에 의해 제 1 패키지 기판에 전기적으로 연결되며, 추가로 와이어 본드에 의해 상기 제 1 다이에 전기적으로 연결된다.

Description

볼 그리드 어레이 패키지 상에 적층된 다이와 뒤집힌 랜드 그리드 어레이 패키지를 포함하는 반도체 멀티패키지 모듈{Semiconductor Multipackage Module Including Die and Inverted Land Grid Array Package Stacked Over Ball Grid Array Package}
본 발명은 반도체 장치 패키지에 관한 것으로, 특히, 모듈 내에 다양한 기능을 가지는 다이(die)를 포함하는 멀티패키지 모듈에 관한 것이다.
일부 실질적인 애플리케이션에서, 복수의 서로 다른 종류를 가진 전자 집적 회로 장치들을 하나의 패키지에 결합하는 것이 바람직할 수 있다. 특히, 예를 들면, 모바일 통신 장치에 있어서, 디지털 프로세서, 아날로그 장치, 및 메모리 장치를 하나의 패키지에 포함되도록 하는 것이 바람직할 수 있다. 복수의 다이(die)에 대한 배선이 복잡하더라도, 적층된 다이 패키지 내에서 하나의 다이 상부에 다른 다이를 쌓는 것이 가능하다.
모든 다이가 "양질"의 다이인 것은 아니며, 적층된 다이 패키지에 존재하는 하나의 "불량" 다이가 불량 패키지를 만들고 "양질"의 다이를 낭비하게 된다는 사실에 의해 다양한 다이 형태를 가지는 패키지에 대한 추가 요구가 발생한다.
본 발명에 따르면, 다양한 종류와 기능을 가지는 복수의 다이가 패키지 내에 포함되고, 일부 실시예에서는 패키지가 디지털 프로세서, 아날로그 장치 그리고 메모리를 포함한다. 비교적 큰 풋 프린트를 가지는 제 1 다이가 제 1 패키지 기판의 표면상에 장착된다. 매우 작은 풋 프린트를 가지는 제 2 다이는 제 1 다이의 표면상에 그리고 상기 제 1 다이의 한 에지를 향해 제 2 다이 부착 영역 상에 올려진다. 제 1 다이는 와이어 본드에 의해 기판의 다이 부착 측면 내의 도전 트레이스에 연결된다. 제 2 다이는 와이어 본드에 의해 제 1 패키지 기판에 전기적으로 연결되며, 추가로 와이어 본드에 의해 상기 제 1 다이에 전기적으로 연결된다. 스페이서는 제 1 다이 상에 제 1 다이의 표면 내 스페이서 부착 영역 상에 장착된다. 상기 스페이서 부착 영역은 다이 부착 영역 내에 포함되지 않으며, 일반적으로 제 1 다이의 마진에 인접한다. 상기 LGA 패키지의 하나의 마진이 상기 스페이서의 에지에 인접한 채로 랜드 그리드 어레이(LGA) 패키지가 상기 스페이서 상에 뒤집혀 장착되어 LGA 패키지의 대부분이 상기 제 2 다이에 오버행 된다. 상기 LGA 패키지 상의 본드 사이트와 상기 BGA 패키지 상의 본드 사이트 사이에 와이어 본드에 의해 LGA 패키지가 상기 제 1 패키지 기판에 전기적으로 연결된다. BGA 패키지 기판은 하나 이상의 마진을 따라, 두 열의 본드 패드들이 제공된다. 하나의 열은 BGA 다이로부터 와이어 본드를 위한 것이고 나머지 열은 뒤집힌 LGA 패키지로부터의 와이어 본드를 위한 것이다.
이러한 실시예에서, 스페이서는 스페이서가 올려진 제 1 다이의 중앙으로부터 오프셋 된다. 또한, 이러한 실시예에서, 스페이서는 자신이 올려진 LGA 패키지의 중앙으로부터 오프셋 된다.
LGA 패키지가 하부 제 1 및 제 2 다이로부터 이격되고 그리고 상기 제 1 및 제 2 다이를 상기 제 1 기판에 연결하거나, 상기 제 1 및 제 2 다이에 연결하는 와이어 본드 루프를 가지는 콘택트로부터 떨어진 상태를 유지하도록, 스페이서가 충분히 두껍다. 즉, 스페이서와 접착제(만약 존재한다면, 상기 스페이서를 한 측면 상에 위치한 제 1 다이와 다른 측면 상에 위치한 뒤집힌 LGA 패키지에 부착하는 사용됨)의 연결 두께는 와이어 본드의 클리어런스를 허용할 만큼 충분히 커야하고, 공정 중에 중심에서 벗어난 LGA 패키지의 제한 기울기에 대한 허용 오차를 더한다.
포괄적인 측면에서, 본 발명은 제 1 패키지를 특징으로 한다. 상기 제 1 패키지는 제 1 패키지 기판상에 올려진 제 1 패키지 다이를 포함하고, 상기 제 1 패키지 다이의 활성 표면이 상기 제 1 패키지 기판과 다른 방향을 향하고, 상기 제 1 패키지 다이가 와이어 본드에 의해 상기 제 1 패키지 기판 내 도전 트레이스에 전기적으로 연결되며, 상기 제 1 패키지 다이의 활성 표면은 제 2 다이 부착 영역을 포함한다. 그리고 상기 제 1 패키지는 상기 제 1 패키지 다이의 상기 활성 표면의 상기 스페이서 부착 영역 상에 올려진 스페이서를 포함한다. 여기서, 상기 다이 부착 영역이 상기 스페이서 부착 영역의 외부에 존재한다. 상기 제 1 패키지 다이 상에 올려진 스페이서를 가지는 이 측면에 따른 상기 제 1 패키지는 멀티패키지 모듈을 구성하는 데 유용하다. 멀티 패키지 모듈은 뒤집힌 패키지와 같은 하나 이상의 추가 장치를 포함하며, 이러한 장치치는 스페이서 상에 올려지고 제 2 다이에 오버행 된다.
또 다른 포괄적인 측면에서, 본 발명은 제 1 패키지를 특징으로 한다. 상기 제 1 패키지는 기판상에 올려진 제 1 패키지 다이로서, 상기 제 1 패키지 다이의 활성 표면이 상기 제 1 패키지 기판과 다른 방향을 향하고, 상기 제 1 패키지 다이는 와이어 본드에 의해 상기 제 1 패키지 기판 내의 도전 트레이스에 전기적으로 연결되며, 상기 제 1 패키지 다이의 상기 활성 표면은 스페이서 부착 영역을 포함하는 상기 제 1 패키지 다이와; 그리고 상기 제 1 패키지 다이의 상기 활성 표면의 상기 다이 부착 영역 상에 올려진 제 2 다이를 포함하되, 상기 다이 부착 영역이 상기 스페이서 부착 영역 외부에 위치한다. 상기 제 2 다이는 와이어 본드에 의해 상기 제 1 반도체 기판상의 도전 트레이스에 전기적으로 배선된다. 또는, 상기 제 2 다이는 와이어 본드에 의해 상기 제 1 패키지 다이 상의 패드들에 전기적으로 배선된다. 또는, 상기 제 2 다이는 상기 와이어 본드에 의해 상기 제 1 패키지 다이 상의 패드와 상기 제 1 패키지 기판상의 도전 트레이스에 전기적으로 배선된다. 이러한 측면에 따른 상기 제 1 패키지 다이 상에 올려진 제 2 다이를 포함하는 제 1 패키지는 멀티패키지 모듈을 구성하는 데 유용하다. 여기서 상기 멀티패키지 모듈은 상기 스페이서 부착 영역 상의 스페이서와 뒤집힌 패키지와 같은 하나 이상의 추가 장치들을 포함하며, 상기 추가 장치들은 스페이서 상에 올려지고 상기 제 2 다이에 오버행 된다.
일부 실시예에서, 상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 활성 측면의 중심으로부터 떨어져 위치하고, 상기 제 1 패키지 다이의 상기 활성 측면의 에지에 인접하게 위치하며, 그리고 상기 제 1 패키지 다이의 상기 표면의 코너에 인접하게 위치한다.
또 다른 포괄적인 측면에서, 본 발명은 다음과 같은 멀티패키지 모듈을 특징으로 한다. 상기 멀티패키지 모듈은 제 1 반도체 패키지를 포함하고, 상기 제 1 반도체 패키지는: 제 1 패키지 기판상에 올려진 제 1 패키지 다이로서, 상기 제 1 패키지 다이의 활성 표면이 상기 제 1 패키지 기판과 다른 방향을 향하고, 상기 제 1 패키지 다이는 와이어 본드에 의해 상기 제 1 패키지 기판 내의 도전 트레이스에 전기적으로 배선되며, 상기 제 1 패키지 다이의 상기 활성 표면은 제 2 다이 부착 영역과 스페이서 부착 영역을 포함하는 상기 제 1 패키지 다이와; 그리고 상기 제 2 다이 부착 영역 상에 올려진 제 2 다이와; 그리고 상기 스페이서 부착 영역 상에 올려진 스페이서와; 그리고 상기 스페이서 상에 올려지고 상기 제 2 다이의 적어도 일부에 오버행 된 뒤집힌 랜드 그리드 어레이 패키지를 포함한다. 제 2 다이는 와이어 본드에 의해 상기 제 1 패키지 기판상의 도전 트레이스에 전기적으로 배선된다. 또는, 상기 제 2 다이가 와이어 본드에 의해 제 1 패키지 다이 상의 패드들에 전기적으로 배선된다. 또는, 상기 제 2 다이가 와이어 본드에 의해 제 1 패키지 다이 상의 패드들과 상기 제 1 패키지 기판상의 도전 트레이스들에 전기적으로 배선된다. 랜드 그리드 어레이 패키지의 상향 표면상의 도전 트레이스와 제 1 패키지 기판상의 도전 트레이스들 내 본드 사이트들 사이에 와이어 본드에 의해 상기 뒤집힌 랜드 그리드 어레이 패키지가 제 1 패키지 기판에 전기적으로 배선된다. 일부 실시예에서, 상기 랜드 그리드 어레이 패키지와 그와 함께 연결되는 와이어, 상기 제 2 다이와 그와 함께 연결되는 와이어, 그리고 제 1 패키지와 스페이서의 노출 부분들을 덮도록 몰딩이 형성된다.
또 다른 포괄적인 측면에서, 본 발명은 랜드 그리드 어레이 패키지를 특징으로 한다. 상기 랜드 그리드 어레이 패키지는 랜드 그리드 어레이(LGA) 기판을 포함하되, 상기 LGA 기판은: 절연막과; 그리고 하나 이상의 도전 막과; 그리고 측면들과 제 1 및 제 2 표면들과; 그리고 추가 패키지에 대한 전기 배선을 위해 상기 LGA 기판의 제 2 표면 에지를 따라 노출된 와이어 본드 사이트를 포함한다. 여기서, 상기 랜드 그리드 어레이(LGA) 패키지는 상기 LGA 기판의 상기 제 1 표면의 다이 부착 영역 상에 올려지며, 상기 제 1 LGA 다이를 따라 위치한 다이 패드들과 상기 LGA 기판의 제 1 표면 에지를 따라 노출된 사이트들 사이에 와이어 본드에 의해 전기적으로 배선되는 제 1 LGA 다이를 포함한다. 일부 실시예에서, 상기 제 1 표면의 에지와 상기 제 2 표면의 에지 모두가 LGA 기판의 측면에 위치한다. 일부 실시예에서, 랜드 그리드 어레이 패키지가 상기 제 1 LGA 다이의 제 2 LGA 다이 부착 영역 상에 올려지며, 상기 제 2 LGA 다이의 에지를 따라 위치한 다이 패드들과 상기 LGA 기판의 상기 제 1 표면 에지를 따라 노출된 사이트들 사이에 와이어 본드에 의해 전기적으로 배선된 제 2 LGA 다이를 더 포함한다. 다이 패드들을 가지는 상기 제 2 LGA 다이 에지가 다이 패드들을 가지는 상기 제 1 LGA 다이 에지로부터 이동되고 이에 평행하도록, 제 2 LGA 다이가 배치됨으로써, 제 2 LGA 다이의 상기 에지가 상기 제 1 LGA 다이 상의 다이 패드들과 접촉하지 않도록 한다. 일부 실시예에서, 다이 및 와이어 본드들이, 상기 랜드 그리드 어레이 패키지의 표면을 구성하는 표면을 가지는 몰딩에 의해 덮인다.
본 발명의 이러한 측면에 따른 LGA 패키지는 제 1 패키지 다이와, 제 1 패키지 기판과, 그리고 랜드 그리드 어레이 패키지를 포함하되, 상기 제 1 패키지 다이 상부에 스페이서가 올려지고, 상기 랜드 그리드 어레이 패키지가 뒤집혀서 상기 스페이서 상부에 올려지며, 상기 스페이서가 상기 랜드 그리드 어레이 패키지보다 작은 풋 프린트를 가지고, 상기 랜드 그리드 어레이의 상기 상향 표면상의 배선 사이트들과 상기 제 1 패키지 기판의 상기 상향 표면상의 배선 사이트들 사이에 와이어 본드에 의해 상기 뒤집힌 랜드 그리드 어레이 패키지가 상기 제 1 패키지("z-배선")에 전기적으로 배선된다. 이러한 모듈에서, 랜드 그리드 어레이 패키지의 일부가 스페이서 너머로 확장하고 서포트 되지 않는다. 본 발명에 따른 뒤집힌 랜드 그리드 패키지가 상기 스페이서 상부에 배치되어, z-배선 패드들을 가지는 패키지 에지에 인접하게 위치한 상기 랜드 그리드 어레이 패키지의 일부를 상기 스페이서가 서포트하고, z- 배선 와이어-본딩 절차 동안에 어셈블리의 안정성이 향상되도록 한다.
일부 실시예에서, 상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 활성 측면의 중심으로부터 벗어나 배치되며, 상기 제 1 패키지 다이의 상기 표면 코너에 인접하게 배치된다. 일부 실시예에서, 상기 스페이서 부착 영역이 상기 제 1 패키지 다이의 에지에 인접하게 배치된다.
본 발명의 일부 실시예에서, 상기 제 1 다이가 디지털 프로세서이고, 그리고, 상기 제 1 다이와 상기 제 1 다이 기판이 함께 볼 그리드 어레이 패키지를 구성한다. 일부 실시예에서, 상기 제 2 다이가 아날로그 다이이다. 일부 실시예에서, 상기 랜드 그리드 어레이 패키지가 메모리 패키지이다.
LGA 패키지는 하나의 다이를 가질 수 있으며, 또는 둘 이상의 적층된 다이를 가질 수 있다. LGA 패키지 다이가 하나의 마진을 따라 본드 패드들(핑거들)을 가지 수 있으며, 이러한 실시예에서, LGA 패키지 기판이 대응하는 마진을 따라 와이어 본드 사이트를 가진다. LGA 패키지가 둘 이상의 다이를 포함하는 경우에, 다이가 패키지의 동일 에지를 향해 개별적인 본드 패드 마진을 가지고 적층될 수 있다 그리고 개별적인 다이와 LGA 패키지 기판의 인접 마진 사이의 와이어 본드를 위한 공간을 남기도록 오프셋 된다. 상기 랜드 그리드 패키지 기판이 본드 핑거(솔더 볼을 가지지 않음)에 더하여 볼 패드들을 가질 수 있다. 볼 패드들은 모듈 내 어셈블리에 우선하여 LGA 패키지의 테스트를 위해 제공될 수 있다.
상기 스페이서가 유리나 실리콘과 같은 물질로 이루어진 고체 단편일 수 있으며, 이는 예를 들면 "더미" 다이이다. 그리고 상기 스페이서가 접착제를 사용하여 상기 제 1 다이와 상기 LGA 패키지에 부착된다. 또는 "채워진" 스페이서 접착제가 하부 패키지 다이와 상기 상부 패키지 다이 사이의 접착 및 공간을 제공하는 데 이용된다. 이러한 접착제 스페이서가 상기 상부 패키지와 상기 하부 다이 사이에 더 가까운 공간을 제공할 수 있으므로, 상기 하부 패키지 다이를 상기 하부 패키지 기판에 연결하는 와이어 본드의 루프 높이에 근접한다.
다른 실시예에서, 추가 스페이서가 상기 적층된 제 2 다이 상에 올려져 공정 중에 상기 LGA 패키지의 기울기를 최소화하고, LGA 패키지 내의 뒤틀림을 감소하도록 돕는다.
일부 실시예에서, 상기 적층된 다이와 동일한 두께를 가지는 실리콘 스페이서("더미" 다이)가 제공된다. 이러한 스페이서는 와이어 루프에 대한 클리어런스를 제공하기에 충분할 만큼 두껍지 않다. 따라서, 이러한 실시예에서, 필드(filled) 스페이서 접착제가 스페이서와 적층된 제 2 다이 상부에 제공된다. 필드 스페이서 접착제의 적합한 타입이 폴리머 구로 채워진 접착제이다. 필드 접착제 스페이서가 선택되어, 상기 와이어 본드 루프를 세정하기 위한 상기 적층된 제 2 다이와 BGA 기판 상부의 LGA 패키지를 추가로 상승시키기에 충분한 지름의 폴리머 구(필러:filler)를 가지도록 한다. 즉, 일부 허용오차가 부가된 제 2 다이 상의 와이어 본드 루프 높이보다 작은 지름을 가지도록 폴리머 스페이서를 선택한다.
이러한 실시예는, 모듈 몰딩하는 간단한 공정을 제공한다는 점에서 추가 장점을 가진다. 특히, 제 2 다이와 LGA 패키지 사이에 스페이서를 가지지 않는 실시예에서, 제 2 다이와 LGA 패키지 사이에 상대적으로 넓은 영역을 가지는 얇은 볼륨이 존재한다. 이 볼륨이 너무 얇으면, 이는 몰딩 컴파운드에 의해 채워지지 않으며, 이는 패키지가 얇게 제작되는 데에 한계가 발생하도록 한다.
본 발명은 하부 프로파일 멀티패키지 모듈을 위해 제공될 수 있다. 이 발명의 용도는 반도체 패키지 분야 및 구체적으로 멀티 칩 패키지(MCP; Multi Chip Packages)나 패키지 내 시스템(SiP:System in Package)나 멀티 패키지 모듈(MPM; Multi Package Modules)의 분야에 해당한다.
본 발명은 컴퓨터와, 통신 장치와, 소비자 장치, 특히 휴대용 장치 및 산업 전자 애플리케이션을 구성하는 데 유용하게 이용될 수 있다.
본 발명은 BGA 패키지의 풋 프린트에 근접하는 풋 프린트를 가지는 하나의 얇은 패키지나 모듈 내의 다양한 다이를 제공한다. 특히, 디지털 시그날 프로세서와 아날로그 프로세서 그리고 메모리 패키지가 모듈 내에 포함될 수 있다.
표준 패키지가 BGA 패키지를 위해 그리고 LGA 패키지를 위해 사용될 수 있으므로 비용이 감소한다.
BGA 패키지 다이 상부의 중심을 벗어난 스페이서 상에 뒤집혀 적층된 LGA 패키지를 BGA 패키지 다이 상부에 사용하는 것은, BGA 기판에 대한 BGA 다이의 와이어 본딩과, BGA 기판에 대한 LGA 패키지의 와이어 본딩, 그리고 상기 LGA 기판의 오버행 아래에 위치한 BGA 다이 상에 상기 제 2 다이 적층을 위해 제공된다.
LGA는 어셈블리에 앞서 완전히 테스트 될 수 있으므로 확장된 모듈 제조 영역에 제공된다.
도 1은 본 발명의 실시예에 따라 멀티패키지 모듈을 나타내는 단면도이다.
도 2A는 본 발명의 실시예에 따라 BGA 다이 상부에 적층된 다이와 스페이서의 풋 프린트를 나타내는, 도에 도시된 바와 유사한 멀티패키지 모듈에서와 마찬가지로 BGA 패키지 내의 다이를 나타내는 평면도이다.
도 2B는 본 발명의 실시예에 따라 도 1에 도시된 바와 유사한 멀티 패키지 모듈 내 BGA 패키지 다이 상부에 적층된 바와 같이 다이를 나타내는 평면도이다.
도 2C는 본 발명의 실시예에 따라 도 1에 도시된 바와 유사한 멀티패키지 모듈 내 BGA 패키지 상부에 적층된 다이 상부에 뒤집혀 적층된 바와 같은 LGA 패키지 를 나타내는 평면도이다.
도 3은 본 발명에 따라 멀티패키지 모듈을 나타내는 단면도이다.
도 4A는 BGA 패키지 기판상에 놓인 두 개의 스페이스를 가지는 본 발명의 실시예에 따라, BGA 패키지와 다이와 그리고 BGA 패키지 다이 상부에 적층된 두 개의 스페이서들을 나타내며, 그리고 적층된 다이와 BGA 패키지 다이사이에, 그리고 BGA 다이와 BGA 기판 사이에, 그리고 적층된 다이와 기판 사이에 와이어 본드 배선을 나타내는 평면도이다.
도 4B는 본 발명의 실시예에 따라, 도 4A에 도시된 바와 유사한 멀티패키지 모듈을 나타내는 단면도이다.
도 5A는 본 발명의 실시예에 따라 BGA 패키지 그리고 BGA 패키지 다이 상부에 적층된 다이와 스페이서, 적층된 다이 상부의 스페이서를 나타내며, 적층된 다이와 BGA 패키지 다이 사이에, 그리고 BGA 다이와 BGA 기판 사이에, 또한 적층된 다이와 기판 사이에 와이어 본드 배선을 나타내는 평면도이다.
도 5B는 본 발명의 실시예에 따라, 도 5A에 도시된 바와 유사한 멀티패키지 모듈을 나타내는 단면도이다.
도 6은 본 발명의 실시예에 따라, 도 1에 도시된 바와 유사한 멀티패키지 모듈 내의 BGA 패키지 다이 상부에 적층된 다이 상부에 뒤집어져 적층된 LGA 패키지를 나타내는 평면도이다.
본 발명의 실시예들을 나타내는 도면을 참조하여 본 발명이 더 상세히 기술 된다. 도면들은 본 발명의 특징과, 다른 특징과 구조에 대한 관계를 도식적으로 나타낸다. 도면들은 계측을 위한 것이 아니다. 본 발명의 명확도 개선을 위해, 본 발명의 실시예를 나타내는 도면에서, 다른 도면에 도시된 소자에 대응하는 소자들은, 모든 도면들에서 모두 이미 확인가능할지라도, 모두 다시 번호가 매겨지는 것은 아니다. 또한, "상부"와 "하부" 그리고 "상부에"와 "하부에", 그리고 "상에"와 "아래에"와 같은 소정의 용어들이 도면을 참조하여 사용될 수 있다. 도면들은 구조의 상대적인 위치들을 제안하고 도시하기 위한 것이다.
다시 도 1을 참조하면, 본 발명의 일 실시예에 따른 멀티패키지 모듈은 일반적으로 20에 도시된다. 멀티패키지 모듈은 그 상부에 부착된, 그리고 와이어 본드에 의해 전기적으로 기판(21)에 연결된 다이(222)를 가지는 볼 그리드 어레이(BGA: ball grid array) 패키지를 포함한다. 접착제(221)를 이용하여 BGA 패키지 다이(222)가 기판(21)에 고정된다. 상기 기판(21)은 아래 측에 부착되는 솔더 볼(23)을 갖는다. BGA 패키지 다이는 BGA 패키지 다이(222) 상부에 적층되며, 접착제(223)를 사용하여 BGA 패키지 다이(222) 상의 제 2 다이 부착 영역에 부착된다. 이 실시예에서, 제 2 다이(224)는 와이어 본드에 의해 BGA 패키지 다이(222)에, BGA 기판(21)과 마찬가지로, 전기적으로 연결된다. 스페이서(228)는 BGA 패키지 다이(222) 상부에 배치되며, 접착제(227)를 사용하여 BGA 패키지 다이(22) 상의 스페이서 부착 영역 상에 부착된다. 랜드 그리드 어레이(LGA:land grid array) 패키지(24로 표시됨)는 BGA 패키지 다이(222)와 제 2 다이(223) 상부에 뒤집혀 적층되며, 접착제(229)를 사용하여 스페이서(228)의 노출된 표면상에 부착된다. 뒤집힌 LGA 패키지(24)가 기판(25)에 와이어 본드에 의해 전기적으로 연결되며 그에 부착된 다이(226)를 포함한다. 인캡슐런트(encapsulant)나 몰딩(26)은 LGA 패키지 다이(226)와 관련 와이어 본드와 LGA 기판(25) 상의 와이어 본드 사이트(site)를 포함한다. LGA 패키지가 LGA 다이 부착 표면의 반대 측 LAG 기판 표면 상(즉, LGA 몰딩이나 인캡슐런트에 의해 덮이지 않는 LGA 기판 표면상)에 와이어 본드 패드로 제공된다. 그리고 LGA 패키지 기판상의 와이어 본드 패드로부터 BGA 패키지 기판상의 와이어 본드 사이트로 이어진 와이어 본드를 사용하여, 뒤집혀 적층된 LGA 패키지는 BGA 패키지 기판에 전기적으로 연결된다. 모듈 인캡슐런트나 몰딩(22)은 LGA 패키지(24)와, 스페이서(228)와, 제 2 다이(224)와 BGA 다이(222)와 그리고 다양한 배선 와이어 본드를 포함하여 패키지(20)를 완성한다.
일부 실시예에서, BGA 패키지 다이는 디지털 프로세서이고, LAG 패키지는 메모리 패키지이고, 제 2 다이는 아날로그 다이이다. 도 1에 도시된 바와 같은 실시예에서, 스페이서 부착 영역과 제 2 다이 부착 영역은 나란히 BGA 다이 표면 상에 위치하며, 따라서 스페이서는 중심에서 벗어난다 - 즉, 스페이서가 BGA 다이 표면의 일측을 향한다. 또한, 도 1에 도시된 바와 같은 실시예에서, LGA 패키지는 스페이서보다 현격히 크다. 더욱이 상부 패키지의 다이는 전체 다이 마진보다 적은 마진을 따라 와이어 본드 배선을 가지며, 특히, BGA 패키지 다이의 와이어 본드 배선은 다이의 하나의 마진만을 따라 배치된다. 그리고 LGA 기판의 반대 측 표면상의 LGA 패드가 LGA 기판의 (단지) 하나의 마진을 따라서 배치된다. 이러한 실시예에서, LGA 패키지의 특정 부분이 캔틸레버(cantilever) 형으로 제 2 다이 밖으로 오버행 되도록, 뒤집힌 LGA 패키지가 배열된다. 그리고 와이어 본드 패드를 가지는 마진이 스페이서의 에지에 가깝도록 LGA 패키지가 배치된다. 따라서, BGA 기판에 대한 LGA 패키지의 와이어 본딩은 LGA 패키지의 훨씬 덜 확장된 캔틸레버 부분을 포함한다.
접착제(227, 229)의 두께와 함께, 제 2 다이와 제 1 다이 사이에 그리고 제 2 다이와 BGA 기판 사이에 와이어 본드의 루프 높이를 포함하기에 족한 공간을 제공하도록 스페이서(228)가 충분히 두껍게 만들어진다. 스페이서(228)는 고체 단편(예, 더미 다이(dummy die))이며, 이는 유리이거나, 예를 들면, 실리콘일 수 있다. LGA 패키지의 캔틸레버 부분의 하부 방향 경사 최소가 되도록, 접착제(227, 228)가 선택된다. 일부 경사는 허용될 수 있으나, LGA 패키지의 캔틸레버 부분은 그 아래의 와이어 본드와 접촉할 정도로 기울어서는 안 된다. 따라서, BGA 다이로부터 그리고 제 2 다이로부터 와이어 본드 루프 상부로 추가 클리어런스(clearance)를 제공하도록 스페이서가 더 두껍게 형성될 수 있다. LGA 패키지를 기울이는 것은 LGA 패키지와 BGA 패키지 기판 사이의 와이어 본드를 수용하는 LGA 패키지의 마진을 키우는 결과를 낳는다. 그리고 이러한 현상이 너무 심하게 발생하는 경우에, 와이어 본드 루프(wire bond loop)가 머들 캡슐화 또는 몰딩(muddle encapsulation or molding) 표면에서 노출될 수 있다. 접착제(227, 229)는 예를 들어, "Loctite QMI536"과 같은 에폭시일 수 있다. 이러한 접착제는, 중앙에서 벗어난 LGA 패키지가 그 자리를 유지하도록 두는 경우에, 충분한 접착력이 있다. 이후에, 복구 단계(curing step)가 이어지며, 와이어 본딩에 앞서 플라스마 세정이 이루어진다. 도면들에 도시된 바와 같이, 스페이서가 고체 단편인 경우에, 하나 또는 두 개의 접 착제가 접착 필름으로 제공된다. 필름 접착제를 가지는 스페이서 구조와 이들을 사용하는 장치 스택을 구성하는 방법이 미국 특허 출원 번호 제10/959,713호, 제10/976,601호, 제10/959,659호에 예시되어 있다.
또는, BGA 표면과 LGA 패키지 표면 사이에 충분한 공간을 제공하도록 폴리머 구를 가지는 접착제로 채워진 스페이서(filled spacer, 228)를 형성할 수 있다. 스페이서가 스페이서 접착제인 경우에, 다양한 접착제 스페이서 구조 중 어느 것도 채택될 수 있으며, 이는 예를 들어 미국 특허 출원 번호 제10/966,572호, 제10/966,574호, 제10/969,116호, 그리고 제10/969,303호에 기술된 바와 같다. 언급한 특허 출원 각각이 여기에 참조문헌으로 포함된다. B-변형 에폭시가 이러한 실시예에서 채워진 접착제 스페이서의 접착제 성분으로 적합하다. 스페이서가 채워진 접착제 스페이서인 경우에, 접착제(227, 229)는 불필요하다.
예를 들어, "Ablenbond 2025D"와 같은 표준 다이 부착 에폭시의 어떤 변형예를 사용하여, BGA 다이가 BGA 기판에 부착될 수 있으며, LGA 다이가 LGA 기판에 부착될 수 있고, 그리고 제 2 다이가 BGA 다이에 부착될 수 있다. 그리고 다이 부착 접착제는 접착제 필름일 수 있다.
다양한 기판 종류 중 어느 것이나 사용될 수 있으며, 예를 들어, 2-6 금속 막을 포함하는 라미네이트나, 4-8 금속 막을 포함하는 빌트 업 기판이나, 세라믹 다중 막 기판, 또는 (매우 얇은 패키지를 위한) 1-2 금속 막을 포함하는 연성 폴리미드 테이프를 포함한다. 전형적으로, 와이어나 솔더 볼에 의한 배선을 위한 패드 또는 테스트용 패드(예를 들어, 뒤집힌 LGA가 콘택트를 위한 패드의 영역 어레이로 제공되는 실시예에서)를 가지는 금속 막이나 금속 막들이 패드 상부에 개구부를 가지도록 패터닝된 솔더 마스크나 다른 절연막에 의해 덮인다. BGA 기판의 일 표면(도면에서 "하부" 기판) 상에, 솔더 마스크의 개구부가 회로와 연결된 솔더 볼 배선을 위한 패드를 노출하도록 제공된다. 여기서, 예를 들면, 회로는 모듈이 마더 보드(도시되지 않음)와 같이 사용되는 장치나 기구이다. BGA 기판의 반대쪽 표면 상에(그 상부에 제 1 다이가 부착되며, 도면에서의 "상부" 표면), 하나 이상의 본드 패드 행(row)이 BGA 기판 그리고 제 1 다이와 적층된 제 2 다이 중 하나 이상 다이 사이에 와이 본드 배선을 제공한다. 그리고 하나 이상의 본드 패드 열이 BGA 기판과 뒤집힌 LGA 패키지 기판 사이의 와이어 본드 배선을 위해 제공된다. 뒤집힌 LGA 기판의 일 표면(도면에서 "하부방향을 향하는" 표면)상에, 본드 패드의 하나 이상의 열들이 LGA 패키지 다이와 LGA 패키지 기판 사이의 배선을 위해 제공된다. LGA 패키지 기판의 반대쪽 측면 상에, 하나 이상의 본드 패드 열들이 LGA 패키지 기판과 BGA 패키지 기판 사이에 배선을 위해 제공된다. 그리고 선택적으로 패드의 영역 어레이가 추가로, 모듈 내 어셈블리에 앞서 LGA 테스팅에 적합하게 제공된다.
BGA 패키지 및 LGA 패키지가 특정 표준 패키지들로부터 선택될 수 있다. LGA(메모리) 패키지는 본드 핑거(도면에 도시된 실시예에서 하나의 마진을 따라)로 제공되며, 선택적 및 추가로 볼 패드(ball pad)를 포함할 수 있다.
선택적으로, 일부 응용예에서, 뒤집힌 최상부 패키지 기판의 상부방향을 향하는 측면 상에 위치한 볼 부착 패드가 사용되어 일반적인 테스트 소켓을 이용하는 LGA에 대한 테스트를 용이하게 할 수 있다. LGA에 대한 이러한 테스트가, 최상부 LGA 패키지를 바닥 패키지에 부착하기 전에 수행되어 "양질"로 판명된 최상부 LGA가 바닥 BGA 패키지(마찬가지로 테스트 되어 "양질"로 확인됨) 상부에 적층되는 것을 보장한다. 또는, LGA 테스트가 LGA 반전 및 최상부 패키지로의 부착에 뒤이어, 그러나 전체 모듈 몰딩의 형성 전에 또는 z-배선 와이어-본딩 전에 수행될 수 있다. 제작시 다양한 단계 어디에서나, 본 발명의 구성에 따라 용이해진 테스트가 사양을 만족하지 않는 컴포넌트의 추가 프로세스 가능성을 현격하게 줄일 수 있다.
와이어 본드가 와이어 본딩 기술에 의해 형성되며, 종래 기술에서 잘 알려진 바와 같이, 이는 미국 특허 제5,226,582에 예시적으로 기술되어 있다. 이는 여기에 참조문헌으로 포함된다. 전방 본딩에 의해 또는 후방 본딩에 의해 와이어 본드가 형성될 수 있다. 즉, 적층된 제 2 다이나 적층된 LGA 패키지 기판의 패터닝된 금속 막 상에 위치한 패드의 상부 표면상에 비드(bead)나 범프(bump)를 형성하여 와이어 본드가 형성될 수 있다. 이후에, 와이어를 아래쪽으로 당겨 BGA 기판의 패터닝된 금속막 상의 패드에 퓨징(fusing) 한다. 또는 와이어 본드가 역방향으로 만들어질 수 있다. 즉, BGA 기판의 패터닝된 금속막 상에 위치한 패드 표면상의 비드나 범프를 형성함으로써 와이어 본드를 형성하고, 이후에 와이어를 위쪽으로 당겨 LGA 기판의 패터닝된 금속막 상의 또는 적층된 제 2 다이 상의 패드에 퓨징한다. 알 수 있는 바와 같이, 와이어 본딩 방법의 선택이 적층된 기판 마진의 그리고 기판상의 본딩 표면의 마진의 위치 배열에 따라 결정된다.
도 2A, 2B 및 2C는 도 1에 도시된 것과 유사한 모듈 컴포넌트의 특정부를 나타내는 평면도이다. 도 2A는 일반적으로 12에서 제 1 다이의 활성 측면(19)의 평면도를 나타낸다. 스페이서(즉, 스페이서 부착 영역)의 풋 프린트가 단절된 라인(118)에 의해 표시되고, 제 2 다이(즉, 제 2 다이 부착 영역)의 풋 프린트가 단절된 라인(114)에 의해 표시된다. 일 실시예에서, 제 1 다이는 제 1 다이를 제 1 패키지 기판에 부착하는 와이어에 대해, 모두 네 개의 측면들 상에 위치한 본드 패드(122)의 구불구불한 영역 열들 그리고 적층된 제 2 다이를 제 1 다이에 부착하는 와이어를 위한 하나의 측면 상에 위치한 본드 패드 열(124)을 가지는 다이이다. 도 2B는 일반적으로 14에서 제 2 다이의 활성 측면(15)의 평면도를 나타낸다. 이 실시예에서, 제 2 다이를 제 1 다이에 연결하기 위해, 제 2 다이는 하나의 마진을 따라 본드 패드 열(142)과 그리고 제 2 다이를 BGA 기판에 직접 연결하기 위해(도시되지 않음), 인접한 마진을 따라 본드 패드 열(144)을 가진다. 도 2C는 일반적으로 16에서 뒤집힌 LGA 패키지의 상부방향을 향하는 측면(17)에 대한 평면도를 나타낸다. 이 실시예에서, LGA 패키지는 하나의 에지를 따라, BGA 기판에 와이어 본드를 직접 연결하기 위한(도시되지 않음), 본드 핑거(162)를 가진다. LGA 패키지가 LGA 패키지의 하나의 에지를 따라 본드 핑거를 배열하는 메모리 패키지인 경우에, 그리고 본드 패드(그리고 BGA 기판에 대한 와이어 본드)를 가지는 LGA 패키지의 에지가 제 2 다이로부터 떨어져 배치되도록 모듈을 장착하는 메모리 패키지인 경우에 특히 유용하다. 왜냐하면, 이는 아날로그 다이와 LGA 메모리 사이의 신호 잡음을 최소화할 수 있기 때문이다.
제 1 다이 부착 영역의 크기(제 2 다이 풋 프린트)가 제 2 다이의 크기에 따라 결정된다. 전형적으로, 제 2 다이는 제 1 다이보다 훨씬 작은 풋 프린트를 가진 다. 제 2 다이는 아날로그 장치일 수 있으며, 예를 들어, 1밀리미터*1밀리미터만큼 작은 풋 프린트를 가진다. 제 2 다이의 위치는, 와이어 본드에 의해 제 2 다이가 제 1 다이에 전기적으로 배선되는지 또는 제 1 다이의 활성 영역 상의 패드에 전기적으로 배선되는지 여부에 따라 달라진다. 패드에 배선되는 경우에, 패드의 개수와 위치에 따라 달라진다. 제 1 패키지 기판에 대한 와이어 본드의 개수를 최소화하도록 제 2 다이가 제 1 다이의 마진에 인접하게 배치된다. 그러나 제 2 다이가 제 1 다이의 활성 측면 상에 장착되기 때문에, 제 1 다이의 마진 상에 위치한 다이 패드에 인접하게 배치되어서는 안 된다. 그렇지 않으면, 패드가 제 1 다이 상에 제 2 다이를 부착하는 사용되는 접착제에 의해 오염될 수 있다. 일반적으로, 액체 에폭시가 사용되어 제 2 다이를 고정하는 경우에, 오염의 위험 없이, 제 2 다이의 에지가 제 1 다이 상의 다이 패드에 대해 약 125um 만큼 가까이 배치된다. 필름 접착제가 사용되는 경우에, 오염의 위험 없이, 제 2 다이의 에지가 제 1 다이 상의 패드에 대해 약 100um 가까이에 배치될 수 있다. 동일한 내용이 스페이서를 제 1 다이의 에지 가까이에 위치시키는데 적용된다. 스페이서 부착 영역의 크기는 부분적으로 제 2 다이 풋 프린트의 크기에 따른다. 스페이서 영역이 다이 부착 여역을 덮어서는 안 되며, 스페이서가 제 2 다이에 인접하게 배치될 경우에, 충분한 공간이 이들 사이에 제공되어 이후 모듈 몰딩 프로세스 중에 몰딩 컴파운드가 자유롭게 흐르도록 하여야 한다. 제 1 패키지와 제 2 패키지의 배선을 위한 와이어 본딩 절차 중에 제 2 패키지를 위해 적절한 서포트(support)를 제공할 만큼, 스페이서는 그 자체로 충분히 큰 풋 프린트를 가진다. 적합한 접착제의 선택에 의해 일부 안정성이 제공된다. 소위 "스냅 큐어(snap cure)" 에폭시가 적용 후 몇 초 내에 급격히 부분적으로 큐어(강화)될 수 있다. 그리고 이는 스페이서 상에 제 2 패키지를 장착하는 데 적합하다. 이하에 언급한 바와 같이, 추가적인 안정성을 위해 하나 이상의 스페이서가 제 1 다의 스페이서 부착 영역 상에 제공될 수 있다. 또는, 추가 스페이서가 제 2 다이 상에 제공될 수 있다. 예를 들어, 스페이서가 "더미" 다이와 같은 고체 물질인 경우에, 스페이서는 1밀리미터*1밀리미터 만큼 작은 풋 프린트를 가진다. 그러나 추가 서포트가 제공되지 않는다면, 이러한 작은 크기의 스페이서는 제 2 패키지에 대해 충분한 서포트를 제공하지 못할 수 있다.
도 6은 일반적으로 60에서, 본 발명의 선택 실시예에 따른 LGA 패키지의 선택 실시에의 상부방향을 향하는 측면(67)의 평면도를 나타낸다. 이 실시예에서, BGA 기판에 직접 연결된 와이어 본드를 위해(도시되지 않음), LGA 패키지는 하나의 에지(66)를 따라 본드 핑거(예, 62)의 열(63)을 가지며, 추가로 테스트를 위한 패드(예, 64)의 영역 어레이를 가진다.
도 3은 도 1에 도시된 바와 같이, 30에서, 본 발명에 따른 다중패키지 모듈의 선택 실시예를 나타내는 도면이다. 이러한 실시예는 도 1에 도시된 바와 유사하다. 다만, LGA 패키지는 적층된 다이 패키지이다. 멀티패키지 모듈은 기판(31)에 부착되고 와이어 본드에 의해 전기적으로 기판에 연결된 다이(322)를 포함하는 볼 그리드 어레이(BGA: ball grid array) 패키지를 포함한다. BGA 패키지 다이(322)는 접착제(321)를 사용하여 기판(31) 상에 부착된다. 상기 기판(31)은 아래 측에 부착되는 솔더 볼(33)을 갖는다. 제 2 다이(324)는 BGA 패키지 다이(322) 상부에 적층되고, 접착제(323)을 사용하여 BGA 패키지 다이(322) 상의 제 2 다이 부착 영역 상의 제 2 다이 부착 영역에 부착된다. 이 실시예에서, 제 2 다이(324)가 와이어 본드에 의해 BGA 패키지 다이(322)와 BGA 기판(31)에 전기적으로 연결된다. 스페이서(328)는 또는 BGA 패키지 다이(322) 상부에 배치되며, 접착제(327)를 사용하여 BGA 패키지 다이(322) 상의 스페이서 부착 영역에 고정된다. 랜드 그리드 어레이(LGA: Land Grid Array) 패키지는 일반적으로 34에 표시되며, BGA 패키지 다이(322)와 제 2 다이(323) 상부에 뒤집혀 적층된다. 그리고, 접착제(329)를 사용하여 노출된 스페이서(328)의 표면상에 고정된다. 뒤집힌 LGA 패키지(34)는 기판(35)에 부착되고 와이어 본드에 의해 전기적으로 연결된 제 1 다이(326)를 포함한다. 그리고 LGA 패키지(34)는 제 1 다이(326) 상에 고정된 제 2 다이(336)를 포함한다. 제 2 다이(336)는 또한 기판(35)에 와이어 본드에 의해 전기적으로 연결된다. 이 실시예에서, 제 1 및 제 2 다이(326, 336)는 단지 하나의 다이 에지를 따라 와이어 본드 패드를 가진다. 다이는 LGA 패키지의 동일 마진을 향하도록 개별적인 본드 패드들이 배치된 상태로, 오프셋(offset) 방식으로 적층된다. 제 2 다이(326)는 접착제 (325)를 사용하여 LGA 패키지 기판(35)에 부착되고, 그리고 제 2 다이(336)는 접착제(335)를 사용하여 제 1 다이의 활성 표면에 부착된다. 인캡슐런트나 몰딩(36)은 LGA 패키지 다이(325, 326)와 관련 와이어 본드 그리고 LGA 기판(25) 상의 와이어 본드 사이트를 포함한다. LGA 패키지는 LGA 부착 표면의 반대 측 LGA 기판 표면상에(즉, LGA 몰딩이나 인캡슐런트에 의해 덮이지 않은 LGA 기판 표면상에) 위치한 와이어 본드 패드를 제공받는다. 그리고 뒤집혀 적층된 LGA 패키지가, LGA 패키지 기판상의 와이어 본드 패드로부터 BGA 패키지 기판상의 와이어 본드 사이트로 이어진 와이어 본드를 사용하여 BGA 패키지 기판에 전기적으로 연결된다. 모듈 인캡슐런트나 몰딩(32)이 LGA 패키지(34)와, 스페이서와(328), 제 2 다이(324)와, BGA 다이(322)와 그리고 패키지(30)를 완성하기 위한 다양한 배선 와이어 본드를 포함한다.
일부 실시예에서, BGA 패키지 다이는 디지털 프로세서이고, LGA 패키지는 메모리 패키지이며, 그리고 제 2 다이는 아날로그 다이이다. 도 3에 도시된 바와 같은 실시예에서, 스페이서 부착 영역과 제 2 다이 부착 영역이 BGA 다이 표면상에 나란히 위치하며, 따라서 스페이서는 중심에서 벗어난다. 즉, 스페이서가 BGA 다이 표면의 측면을 향한다. 또한, 도 3에 도시된 바와 같은 실시예에서, LGA 패키지가 스페이서보다 현격히 크다. 나아가, 상부 패키지의 다이는 전체 다이 마진보다 적은 마진을 따라 와이어 본드 배선을 가진다. 특히, BGA 패키지 다이의 와이어 본드 배선은 다이의 하나의 마진을 따라 배치되며, LGA 기판의 반대편 표면상에 위치한 LGA 패드가 LGA 기판의 하나의 마진을 따라 배치된다. 이러한 실시예에서, LGA 패키지의 특정 부분이 제 2 다이에 캔틸레버 형태로 오버행 되도록, 뒤집힌 LGA 패키지가 정렬된다. 그리고 와이어 본드 패드를 가지는 마진이 스페이서의 에지에 인접하도록 LGA 패키지가 정렬된다. 따라서, BGA 기판에 대한 LGA 패키지의 와이어 본딩은 LGA 패키지의 와이어 본딩이 훨씬 적은 범위의 LGA 패키지 내 캔틸레버 부분을 포함한다.
도 1의 실시예에서와 같이, 스페이서(328)가 충분히 두꺼우므로, 따라서 접착제(327, 329)의 두께와 함께, 충분한 공간이 제 2 다이와 제 1 다이 사이에 그 리고 제 2 다이와 BGA 기판 사이에 와이어 본드의 루프 높이를 수용하도록 제공된다. 스페이서(328)는 고체 단편일 수 있으며, 예를 들어, 고체 단편은 유리나 더미 다이와 같은 실리콘 일 수 있다. LGA 패키지의 캔틸레버 부분의 하부방향 기울기를 최소화하도록 접착제(327, 328)가 선택된다. 일부 경사는 허용될 수 있으나, LGA 패키지의 캔틸레버 부분은, 그 아래의 와이어 본드와 접촉할 정도로 기울어서는 안 된다. 따라서, BGA 다이로부터 그리고 제 2 다이로부터 와이어 본드 루프 상부로 추가 클리어런스(clearance)를 제공하도록 스페이서가 더 두껍게 형성될 수 있다. LGA 패키지를 기울이는 것은 LGA 패키지와 BGA 패키지 기판 사이의 와이어 본드를 수용하는 LGA 패키지의 마진을 키우는 결과를 낳는다. 그리고 이러한 현상이 너무 심하게 발생하는 경우에, 와이어 본드 루프(wire bond loop)가 머들 캡슐화 또는 몰딩(muddle encapsulation or molding) 표면에서 노출될 수 있다. 접착제(327, 329)는 예를 들어, "Loctite QMI536"과 같은 에폭시일 수 있다. 이러한 접착제는, 중앙에서 벗어난 LGA 패키지가 그 자리를 유지하도록 하는 경우에, 충분한 접착력이 있다. 이후에, 다음의 복구 단계(curing step)가 수행되며, 와이어 본딩에 앞서 플라즈마 세정이 이루어진다.
또는, 스페이서(228)는 BGA 표면과 LGA 패키지 표면 사이에 충분한 공간을 제공하도록 폴리머 구를 가지는 접착제와 같은 접착제일 수 있다. 스페이서가 채워진 접착제 스페이서인 경우에, 접착제(227, 229)는 불필요하다. B-변형 에폭시가 이러한 실시예에서 채워진 접착제 스페이서의 접착제 성분으로 적합하다.
도 1의 실시예에서와 마찬가지로 도 3의 실시예에 대해 접착제가 선택될 수 있다. 예를 들어, "Ablenbond 2025D"와 같은 표준 다이 부착 에폭시의 어떤 변형예를 사용하여, BGA 다이가 BGA 기판에 부착될 수 있으며, LGA 다이가 LGA 기판에 부착될 수 있고, 그리고 제 2 다이가 BGA 다이에 부착될 수 있다. 그리고 다이 부착 접착제는 접착제 필름일 수 있다.
다양한 기판 종류 중 어느 것이나 사용될 수 있으며, 예를 들어, 2-6 금속 막을 포함하는 라미네이트나, 4-8 금속 막을 포함하는 빌트 업 기판이나, 세라믹 다중 막 기판, 또는 (매우 얇은 패키지를 위한) 1-2 금속 막을 포함하는 연성 폴리미드 테이프를 포함한다.
BGA 패키지 및 LGA 패키지가 특정 표준 패키지들로부터 선택될 수 있다. LGA(메모리) 패키지는 본드 핑거(도면에 도시된 실시예에서 하나의 마진을 따라)로 제공되며, 선택적 및 추가로 볼 패드를 포함할 수 있다.
선택적으로, 일부 응용예에서, 뒤집힌 최상부 패키지 기판의 상부방향을 향하는 측면 상에 위치한 볼 부착 패드가 사용되어 일반적인 테스트 소켓을 이용하는 LGA에 대한 테스트를 용이하게 할 수 있다. LGA에 대한 이러한 테스트가, 최상부 LGA 패키지를 바닥 패키지에 부착하기 전에 수행되어 "양질"로 판명된 최상부 LGA가 바닥 BGA 패키지(마찬가지로 테스트 되어 "양질"로 확인됨) 상부에 적층되는 것을 보장한다. 또는, LGA 테스트가 LGA 반전 및 최상부 패키지로의 부착에 뒤이어, 그러나 전체 모듈 몰딩의 형성 전에 또는 z-배선 와이어-본딩 전에 수행될 수 있다. 제작시 다양한 단계 어디에서나, 본 발명의 구성에 따라 용이해진 테스트가 사양을 만족하지 않는 컴포넌트의 추가적인 처리 가능성을 현격하게 줄일 수 있다.
도 1의 실시예에서와 같이, 도 3의 실시예의 와이어 본드가, 종래 기술에 잘 알려진 와이어 본딩 기술에 의해 형성될 수 있다. 와이어 본드는 전방으로 본딩되거나 후방으로 본딩될 수 있다.
본 발명의 추가 실시예가 도 4A의 평면도에 도시된다. 이 실시예에서, 두 개의 스페이서들(418, 419)이 적층된 제 2 다이(415) 옆으로 제 1 다이의 표면(413) 상에 장착된 것으로 도시된다. 여기서, 제 2 다이 부착 영역이, L자형 영역이 노출된 채로, 제 1 다이 표면(413)의 코너를 향한다. 두 개의 스페이서가 이러한 L자형 영역내의 제 1 다이 상에 장착되며, LGA(LGA는 도면에 도시되지 않음)의 기울기 감소를 증가시킨다. 이 실시예에서, 제 1 다이 상의 본드 패드(431)가 와이어 본드(432)에 의해 기판(42)상에, 즉 일반적으로 제 2 다이 부착 영역이 위치한 코너 가까이를 제외한 제 1 다이의 전체 마진 상의 본드 사이트(433)에, 전기적으로 연결된다. 제 2 다이의 한 마진을 따라 위치한 본드 패드(451)가 와이어 본드(452)에 의해 제 1 다이 상의 본드 사이트(453)에 전기적으로 연결된다. 그리고 제 2 다이 의 두 개의 다른, 인접한 마진 상의 본드 패드(455)가 와이어 본드(456)에 의해 기판(42) 상의 본드 사이트(457)에 연결된다. LGA 패키지(40)와 BGA 패키지 기판(42) 사이의 와이어 본드에 의한 배선을 위해, 기판(42)이 기판 에지를 따라 본드 핑거(예, 462)의 열(463)을 추가로 가진다.
도 4B는 도 4A의 실시에와 유사한 실시예 단면도에 나타낸다. 스페이서(419)들 중 하나가 제 2 다이(415) 옆의 제 1 다이(413)의 표면 상에 장착된 것으로 도시된다. 도 1의 실시예에서와 같이, 뒤집힌 LGA 패키지(44)가 스페이서(419) 상에 중심에서 벗어나 장착된다. 따라서 LGA 패키지(44)의 상당 부부분이 제 2 다이(415) 위에 놓인다. 그러나 LGA 패키지(44)에 대한 추가 서포트(support)가 다른 스페이서(단면도에는 나타나지 않음)에 의해 제공된다. 다른 스페이서는 제 2 다이(415)와 스페이서(419)에 의해 점유되지 않은 스페이서 부착 영역에서 제 1 다이 상부에 장착된다. 도 3의 실시예에서오ㅘ 같이, LGA 패키지(44)가 장착된 다이 패키지일 수 있다.
다른 실시예가 도 5A의 평편도에 도시되며, 유사한 실시예가 도 5B의 단면도에 도시된다. 이 실시예에서, 제 1 스페이서(518)이 적층된 제 2 다이(515) 옆의 제 1 다이의 표면(513) 상에 놓인다. 제 1 스페이서는 제 2 다이(515)의 두께와 거의 동일한 두께를 가진다. 추가 스페이서들(528, 529)는 제 1 스페이서(4518)과 제 2 다이(515) 상에 제공된다. 추가 스페이서들이 거의 동일한 두께를 가지며, 따라서 이들의 상부 표면(528, 519)들은 뒤집힌 LGA 패키지(54)가 장착될 수 있는 실질적으로 평평한 표면을 나타낸다. 추가 스페이서들의 두께가 충분히 크므로 뒤집힌 LGA 아래의 와이어 본드 루프에 대한 적합한 클리어런스(clearance)를 제공한다. 여기에 도시된 실시예에서, 도 4A에서와 같이, L자형 영역이 노출된 채, 제 2 다이 부착 영역은 제 1 다이의 표면(513)의 코너를 향한다. 제 1 스페이서(518)은 L자형 영역의 하나의 팔(arm) 내 제 1 다이 상에 장착된다. 제 1 스페이서와 그 위에 놓인 추가 스페이서가, 제 2 다이와 그 위에 놓인 추가 스페이서와 함께, 뒤집힌 LGA 패키지를 잘 서포트하므로, LGA 패키지의 기울기를 실질적으로 감소시킨다.
이 실시예에서, 도 4A와 4B의 실시예에서와 마찬가지로, 제 1 다이(513) 상 의 본드 패드가 와이어 본드에 의해 기판(52) 상, 일반적으로 제 2 다이 부착 영역이 위치하는 코너에 인접한 곳을 제외하고 제 1 다이의 전체 마진 상의 본드 사이트들에 전기적으로 연결된다. 제 2 다이(515)의 하나의 마진을 따라 위치한 본드 패드들이 와이어 본드에 의해 제 1 다이 상의 본드 사이트에 전기적으로 연결된다. LGA 패키지(50)과 BGA 패키지 기판(52) 사이의 와이어 본드에 의한 배선을 위해, 기판(52)은 기판 에지를 따라 본드 핑거(예, 562)의 열(563)을 추가로 포함한다.
도 5B는 단면도에 도 5A의 실시예와 유사한 실시예를 나타낸다. 스페이서(519)는 제 2 다이(515) 옆의 제 1 다이(513)의 표면상에 장착된 것으로 도시된다. 추가 스페이서들(528, 529)은 제 1 스페이서(519)와 제 2 다이(529) 상에 제공되어 와이어 본드에 대해 클리어런스(clearance)를 제공한다. 뒤집힌 LGA 패키지(54)는 도 1에 도시된 바와 같이 추가 스페이서(528) 상에 중심에서 벗어나 장착된다. 그러나, LGA 패키지가 제 2 다이 상에 추가 스페이서(529)에 의해 추가로 서포트되므로, 제 2 다이(515)를 덮는 LGA 패키지(54)의 일부가 돌출되기보다는 서포트된다.
제 2 다이 위에 놓인 LGA의 일부에 대한 서포트 제공에 더하여, 제 2 다이 상부의 추가 스페이서가 제 2 다이와 LGA 패키지 사이의 공간을 채우며, 몰딩 프로세스 중의 프로세싱 문제를 제거한다. 구체적으로, 이러한 실시예들에서, 제 2 다이와 LGA 패키지 사이의 공간에 몰드 컴파운드를 흐르게 할 필요가 없다. 따라서, 몰딩 중에 효과적으로 몰드 컴파운드를 흐르도록 하기에 충분히 큰 공간에 대한 필요성을 고려할 필요없이, 제 2 다이와 LGA 패키지 사이의 수직 클리어런스가 와이 어 본드 루프 높이(허용 오차를 더함)에 따라 특정될 수 있다.
본 발명에 따라 다양한 스페이서 타입 중 어느 것이나 추가 스페이서로 채택할 수 있다. 필터 입자, 전형적으로는 접착제 매트릭스 내의 작은 구들이나 폴리머 구들을 가지는 다양한 채움 스페이서 접착제가 특히 유용하다. 두께 치수가 필터 입자의 크기(예, 폴리머 구의 직경)에 따라 결정된다. 예를 들면, 적합한 스페이서는 도 2를 참조하여 상부와 바와 같다.
다른 실시예들이 본 발명의 범위 내에서 고려된다. 예를 들어, 제 2 다이와 제 1 다이 표면상의 스페이서(복수의 스페이서들)의 배열이 제 1 및 제 2 다이의 크기에 따라 그리고 패드의 배열에 따라 설정될 수 있다. 실시예에서, 특정 모듈 기능에 대해 필요한 바와 같이, 뒤집힌 LGA 패키지가 하나의 다이 또는 둘 이상의 적층된 다이를 가질 수 있다.
본 발명에 따라, 다양한 다이가 제 1 다이와 제 2 다이로 사용될 수 있으며, LGA 패키지 다이로 사용될 수 있다. 다이 상의 그리고 패키지 기판 상의 다양한 와이어 본드 패드의 배열이 다양한 다이의 디자인에 따라 서로 달라질 수 있다.
본 발명에 따른 모듈이 히트 스프레더(heat spreader)로 제공될 수 있다. 바람직하게는, 본 발명의 일 측면에 따른 실시예에서 히트 스프레드는 모듈의 상부 표면에서 분위기에 노출된 평평한 표면을 가지는 금속으로 이루어진 평판 열 도체 단편이다. 히트 스프레더는 LGA 패키지의 상향 표면상에 장착할 수 있으며, 열 전도 접착제(LGA 패키지의 상향 표면이 노출된 테스트 패드를 가지는 실시예에서는 전기적으로 부도체인 것이 바람직하다)인 접착제를 사용하여 고정된다. 가열 스프 레더가 어셈블리 상체 장착된 이후에 패키지가 모딩될 수 있다. 또는 가열 스프레더가 LGA 패키지의 상향 표면으로부터 분리될 수 있다. 이러한 실시예에서, 히트 스프레더가 몰드 공동(cavity)로 떨어지고, 패키지 어셈블리가 그 상부에 놓인다. 모듈을 위한 다양한 히트 스프레더와 이들을 구성하기 위한 기술이 미국 특허 출원 No. 10/681,572에 일 예로 기술된다. 이는 참조 문헌으로 포함된다.
하나 이상의 추가 다이 및/또는 추가 패키지가 LGA 패키지 상부에 적측되고 LGa 패키지의 상향 표면상에 올려지며 접착제를 사용하여 고정된다. 이러한 추가 패키지나 다이가 범프나 볼에 의해 LGA 패키지에, 특히 패드의 영역 어레이(추가 다이가 플립 칩 다이인 실시예에서나 추가 패키지가 BGA 패키지인 실시예에서)에 배선될 수 있다. 또는 와이어 본드(추가 다이가 활성 측면 위로 올려지거나 추가 패키지가 뒤집힌 실시예에서)가 배선될 수 있다. LGA 패키지의 상향 표면과 BGA 패키지 기판 사이의 와이어 본드와 추가 장치가 충돌하는 실시예에서, 삽입 스페이서가 이러한 추가 다이나 패키지에 필요할 수 있다.
본 발명에 따라 적층된 다중패키지 모듈이 매우 얇게 만들어질 수 있다. 선택된 비용, 성능 및 제작 가능성에 따라, 다양한 컴포넌트들의 다양한 두께 파라미터가 조절되고 변경되어 제작될 수 있다.
또한, 본 발명에 따라 적층된 다중패키지 모듈이 작은 풋 프린트를 가질 수 있으며, 전형적으로는 풋 프린트에 대한 하한이 BGA 패키지 크기에 의해 결정된다. 다음으로는, BGA 기판상의 회로 및 와이어 본드 사이트를 고려하여 BGA 다이 크기에 의해 결정된다.

Claims (51)

  1. 제 1 패키지 기판상에 올려진 제 1 패키지 다이로서, 상기 제 1 패키지 다이의 활성 표면이 상기 제 1 패키지 기판과 다른 방향을 향하고, 상기 제 1 패키지 다이가 와이어 본드에 의해 상기 제 1 패키지 기판 내 도전 트레이스에 전기적으로 연결되며, 상기 제 1 패키지 다이의 활성 표면은 스페이서 부착 영역과 제 2 다이 부착 영역을 포함하는 것을 특징으로 하는, 상기 제 1 패키지 다이와;
    상기 제 1 패키지 다이의 상기 활성 표면의 스페이서 부착 영역 상에 올려진 스페이서로서, 상기 제 2 다이 부착 영역이 스페이서 부착 영역 밖에 있는 것을 특징으로 하는, 상기 스페이서와;
    상기 스페이서상에 올려지고, 제 2 다이 부착 영역의 일부 또는 전체에 오버행된 제 2 패키지
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 스페이서 옆의 상기 제 2 다이 부착 영역 상에 올려진 제 2 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 패키지가 뒤집힌 랜드 그리드 어레이 패키지이고,
    제 2 패키지의 상향 표면상의 와이어 본드 사이트와 상기 제 1 기판의 상향 표면상의 와이어 본드 사이트 사이에 와이어 본드에 의해 상기 랜드 그리드 어레이 패키지가 상기 제 1 패키지에 전기적으로 배선되는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 스페이서 부착 영역이 제 1 패키지 다이의 에지에 인접하게 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 스페이서가 접착제를 사용하여 상기 제 1 다이에 부착된 고체 단편을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 스페이서는 접착제 스페이서를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 패키지 기판상에 올려진 제 1 패키지 다이로서, 상기 제 1 패키지 다이의 활성 표면이 상기 제 1 패키지 기판과 다른 방향을 향하고, 상기 제 1 패키지 다이는 와이어 본드에 의해 상기 제 1 패키지 기판 내의 도전 트레이스에 전기적으로 연결되며, 상기 제 1 패키지 다이의 상기 활성 표면은 스페이서 부착 영역과 제 2 다이 부착 영역을 포함하는 상기 제 1 패키지 다이와;
    상기 제 1 패키지 다이의 상기 활성 표면의 상기 다이 부착 영역 상에 올려진 제 2 다이로서, 이때 상기 다이 부착 영역은 상기 스페이서 부착 영역 외부에 위치하는 것을 특징으로 하는, 상기 제 2 다이와;
    상기 제 2 다이상에 올려지고, 상기 스페이서 부착 영역의 일부 또는 전체에 오버행된 제 2 패키지
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 2 다이 옆의 상기 스페이서 부착 영역상에 올려진 스페이서를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제 7 항에 있어서,
    상기 제 2 다이는 와이어 본드에 의해 상기 제 1 반도체 기판상의 도전 트레이스에 전기적으로 배선되는 것을 특징으로 하는 반도체 패키지.
  10. 제 7 항에 있어서,
    상기 제 2 다이는 와이어 본드에 의해 상기 제 1 패키지 다이 상의 패드들에 전기적으로 배선되는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제 2 다이는 상기 와이어 본드에 의해 상기 제 1 패키지 다이 상의 패드에 추가로 전기적으로 배선되는 것을 특징으로 하는 반도체 패키지.
  12. 제 7 항에 있어서,
    상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 활성 측면의 중심으로부터 떨어져 위치하는 것을 특징으로 하는 반도체 패키지.
  13. 제 7 항에 있어서,
    상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 활성 측면의 에지에 인접하게 위치하는 것을 특징으로 하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 활성 측면의 코너에 인접하게 위치하는 것을 특징으로 하는 반도체 패키지.
  15. 제 1 패키지를 포함하는 멀티패키지 모듈에 있어서, 상기 제 1 패키지는:
    제 1 패키지 기판상에 올려진 제 1 패키지 다이로서, 상기 제 1 패키지 다이의 활성 표면이 상기 제 1 패키지 기판과 다른 방향을 향하고, 상기 제 1 패키지 다이는 와이어 본드에 의해 상기 제 1 패키지 기판 내의 도전 트레이스에 전기적으로 연결되며, 상기 제 1 패키지 다이의 상기 활성 표면은 제 2 다이 부착 영역과 스페이서 부착 영역을 포함하는 것을 특징으로 하는, 상기 제 1 패키지 다이와;
    상기 제 2 다이 부착 영역 상에 올려진 제 2 다이 및 스페이서 부착 영역 상에 올려진 스페이서와;
    스페이서 상에 올려지고 상기 제 2 다이의 일부 또는 전체에 오버행된 뒤집힌 랜드 그리드 어레이 패키지
    를 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  16. 제 15 항에 있어서,
    상기 제 1 다이가 와이어 본드에 의해 상기 제 1 패키지 기판상의 도전 트레이스에 전기적으로 배선되는 것을 특징으로 하는 멀티패키지 모듈.
  17. 제 16 항에 있어서,
    상기 제 2 다이가 와이어 본드에 의해 제 1 패키지 다이 상의 패드들에 추가로 전기적으로 배선되는 것을 특징으로 하는 멀티패키지 모듈.
  18. 제 15 항에 있어서,
    상기 제 2 다이가 와이어 본드에 의해 제 1 패키지 다이 상의 패드들에 전기적으로 배선되는 것을 특징으로 하는 멀티패키지 모듈.
  19. 제 15 항에 있어서,
    랜드 그리드 어레이 패키지의 상향 표면 상의 도전 트레이스와 제 1 패키지 기판 상의 도전 트레이스들 내 본드 사이트들 사이에 와이어 본드에 의해, 상기 뒤 집힌 랜드 그리드 어레이 패키지가 제 1 패키지 기판에 전기적으로 배선되는 것을 특징으로 하는 멀티패키지 모듈.
  20. 제 15 항에 있어서,
    상기 랜드 그리드 어레이 패키지와 그와 함께 연결되는 와이어, 제 2 다이와 그와 함께 연결되는 와이어, 그리고 제 1 패키지와 스페이서의 노출 부분들 상부의 몰딩을 더 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  21. 제 15 항에 있어서,
    상기 제 1 패키지가 볼 그리드 어레이 패키지인 것을 특징으로 하는 멀티패키지 모듈.
  22. 제 15 항에 있어서,
    상기 제 1 패키지 다이가 디지털 프로세서인 것을 특징으로 하는 멀티패키지 모듈.
  23. 제 15 항에 있어서,
    상기 제 2 다이가 아날로그 장치인 것을 특징으로 하는 멀티패키지 모듈.
  24. 제 15 항에 있어서,
    상기 랜드 그리드 어레이 패키지가 메모리 패키지인 것을 특징으로 하는 멀티패키지 모듈.
  25. 멀티패키지 모듈에 있어서, 상기 멀티패키지 모듈은
    제 1 패키지 다이와,
    제 1 패키지 기판과,
    LGA 기판의 제 1 표면의 다이 부착 영역 상으로 올려진 제 1 LGA 패키지 다이를 포함하는 LGA 패키지
    를 포함하며, 상기 제 1 패키지 다이 상부에 스페이서가 올려지고,
    LGA 패키지가 뒤집혀서 상기 스페이서 상부에 올려지며,
    상기 스페이서가 상기 LGA 패키지보다 작은 풋 프린트를 가지고,
    뒤집힌 LGA 패키지는, 와이어 본드에 의해, 상기 LGA 패키지의 상향 표면 상의 배선 사이트들과 제 1 패키지 기판의 상향 표면 상의 배선 사이트들 사이에서, 제 1 패키지에 전기적으로 배선되는 것을 특징으로 하는 멀티패키지 모듈.
  26. 제 25 항에 있어서, 상기 LGA 패키지는
    상기 제 1 LGA 다이의 다이 부착 영역 상에 올려지며, 상기 제 2 LGA 다이의 에지를 따라 위치한 다이 패드들과 상기 LGA 기판의 상기 제 1 표면 에지를 따라 노출된 사이트들 사이에 와이어 본드에 의해 전기적으로 배선된 제 2 LGA 패키지 다이
    를 더 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  27. 제 26 항에 있어서,
    다이 패드들을 가지는 제 2 LGA 패키지 다이의 에지가 다이 패드들을 가지는 상기 제 1 LGA 다이의 에지로부터 이격되어 평행하도록, 제 2 LGA 패키지 다이가 배치됨으로써, 제 2 LGA 다이의 상기 에지가 상기 제 1 LGA 다이 상의 다이 패드들과 접촉하지 않도록 하는 것을 특징으로 하는 멀티패키지 모듈.
  28. 제 25 항에 있어서,
    상기 LGA 패키지 다이와 와이어 본드들이, 상기 LGA 패키지의 표면을 구성하는 표면을 가지는 몰딩에 의해 덮이는 것을 특징으로 하는 멀티패키지 모듈.
  29. 제 25 항에 있어서,
    상기 LGA 패키지의 일부가 상기 스페이서를 넘어 확장하며,
    상기 뒤집힌 LGA 패키지가 상기 스페이서 상부에 배치되어 상기 스페이서가, 배선 사이트들을 가지는 패키지 에지에 인접하게 위치한 상기 LGA 패키지의 일부를 서포트 하는 것을 특징으로 하는 멀티패키지 모듈.
  30. 제 25 항에 있어서,
    상기 제 1 패키지 다이의 활성 표면의 제 2 다이 부착 영역 상에 올려진 제 2 패키지 다이를 더 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  31. 제 30 항에 있어서,
    상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 활성 측면의 중심으로부터 벗어나 배치되는 것을 특징으로 하는 멀티패키지 모듈.
  32. 제 30 항에 있어서,
    상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 표면 에지에 인접하게 배치되는 것을 특징으로 하는 멀티패키지 모듈.
  33. 제 30 항에 있어서,
    상기 제 2 다이 부착 영역이 상기 제 1 패키지 다이의 상기 표면 코너에 인접하게 배치되는 것을 특징으로 하는 멀티패키지 모듈.
  34. 제 30 항에 있어서,
    상기 스페이서가 상기 제 1 패키지 다이의 에지에 인접하게 배치되는 것을 특징으로 하는 멀티패키지 모듈.
  35. 제 30 항에 있어서,
    상기 제 1 패키지 다이가 디지털 프로세서인 것을 특징으로 하는 멀티패키지 모듈.
  36. 제 30 항에 있어서,
    상기 제 1 패키지 다이와 상기 제 1 패키지 기판이 볼 그리드 어레이 패키지를 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  37. 제 30 항에 있어서,
    상기 제 2 패키지 다이가 아날로그 장치를 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  38. 제 30 항에 있어서,
    상기 제 1 패키지 다이 상에 올려진 제 2 스페이서를 더 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  39. 제 30 항에 있어서,
    상기 제 2 다이 상에 올려진 추가 스페이서를 더 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  40. 제 39 항에 있어서,
    상기 추가 스페이서는 접착제를 사용하여 상기 제 2 다이에 부착된 고체 단편을 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  41. 제 40 항에 있어서,
    상기 추가 스페이서는 접착제 스페이서를 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  42. 제 25 항에 있어서,
    상기 LGA 패키지가 메모리 패키지를 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  43. 제 25 항에 있어서,
    상기 스페이서는 접착제를 사용하여 상기 제 1 다이와 상기 LGA 패키지에 부착된 고체 단편을 포함하는 것을 특징으로 하는 멀티패키지 모듈.
  44. 제 25 항에 있어서,
    상기 스페이서는 접착제 스페이서를 포함하는 것을 특징으로 하는 멀티패키지 모듈.
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
US7588963B2 (en) * 2004-06-30 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming overhang support for a stacked semiconductor device
US7253511B2 (en) 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US7745918B1 (en) 2004-11-24 2010-06-29 Amkor Technology, Inc. Package in package (PiP)
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
JP2006276463A (ja) * 2005-03-29 2006-10-12 Sharp Corp 光学装置用モジュール及び光学装置用モジュールの製造方法
JP4748648B2 (ja) * 2005-03-31 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
TWI292224B (en) * 2005-09-02 2008-01-01 Advanced Semiconductor Eng Multi-chip package structure
TWI305410B (en) * 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
JP4930970B2 (ja) * 2005-11-28 2012-05-16 ルネサスエレクトロニクス株式会社 マルチチップモジュール
US8410594B2 (en) * 2006-01-11 2013-04-02 Stats Chippac Ltd. Inter-stacking module system
US20070182841A1 (en) * 2006-02-07 2007-08-09 Donnie Drake Image sensing microelectronic device with glass tilt control features, and various methods of making same
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US7981702B2 (en) * 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
FR2905520A1 (fr) * 2006-09-04 2008-03-07 St Microelectronics Sa Boitier semi-conducteur a composants inverses et procede de fabrication d'un tel boitier
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures
US20080203566A1 (en) * 2007-02-27 2008-08-28 Chao-Yuan Su Stress buffer layer for packaging process
JP5143451B2 (ja) * 2007-03-15 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
US7812435B2 (en) * 2007-08-31 2010-10-12 Stats Chippac Ltd. Integrated circuit package-in-package system with side-by-side and offset stacking
US7872340B2 (en) * 2007-08-31 2011-01-18 Stats Chippac Ltd. Integrated circuit package system employing an offset stacked configuration
US8288860B2 (en) * 2007-09-10 2012-10-16 Stats Chippac Ltd. Memory device system with stacked packages
US8415783B1 (en) * 2007-10-04 2013-04-09 Xilinx, Inc. Apparatus and methodology for testing stacked die
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
US8026582B2 (en) * 2008-02-04 2011-09-27 Stats Chippac Ltd. Integrated circuit package system with internal stacking module adhesive
US7875967B2 (en) * 2008-03-10 2011-01-25 Stats Chippac Ltd. Integrated circuit with step molded inner stacking module package in package system
US8067828B2 (en) * 2008-03-11 2011-11-29 Stats Chippac Ltd. System for solder ball inner stacking module connection
US7804166B2 (en) * 2008-03-24 2010-09-28 Stats Chippac Ltd. Integrated circuit package system with stacking module
JP5605222B2 (ja) * 2008-05-09 2014-10-15 国立大学法人九州工業大学 ３次元実装半導体装置及びその製造方法
TW200952149A (en) * 2008-06-02 2009-12-16 Kun Yuan Technology Co Ltd Stack structure of integrated circuit with caulking element
US7829984B2 (en) * 2008-06-25 2010-11-09 Stats Chippac Ltd. Integrated circuit package system stackable devices
US20100019392A1 (en) * 2008-07-25 2010-01-28 Tan Gin Ghee Stacked die package having reduced height and method of making same
US7994625B2 (en) * 2008-11-18 2011-08-09 Stats Chippac Ltd. Integrated circuit packaging system having an internal structure protrusion and method of manufacture thereof
US8987056B2 (en) * 2008-11-19 2015-03-24 Stats Chippac Ltd. Integrated circuit package system with support carrier and method of manufacture thereof
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US20100133534A1 (en) * 2008-12-03 2010-06-03 Byung Tai Do Integrated circuit packaging system with interposer and flip chip and method of manufacture thereof
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8405197B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with stacked configuration and method of manufacture thereof
US8143098B2 (en) * 2009-03-25 2012-03-27 Stats Chippac Ltd. Integrated circuit packaging system with interposer and method of manufacture thereof
US8426955B2 (en) * 2009-06-12 2013-04-23 Stats Chippac Ltd. Integrated circuit packaging system with a stack package and method of manufacture thereof
KR20100134354A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 반도체 패키지, 스택 모듈, 카드 및 전자 시스템
US8552546B2 (en) * 2009-10-06 2013-10-08 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor package structure including the semiconductor package, and mobile phone including the semiconductor package structure
US8481420B2 (en) 2011-03-15 2013-07-09 Stats Chippac Ltd. Integrated circuit packaging system with lead frame stacking module and method of manufacture thereof
US8633058B2 (en) 2011-03-21 2014-01-21 Stats Chippac Ltd. Integrated circuit packaging system with step mold and method of manufacture thereof
US8409917B2 (en) 2011-03-22 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with an interposer substrate and method of manufacture thereof
KR101237587B1 (ko) * 2011-08-08 2013-02-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
JP5865220B2 (ja) 2012-09-24 2016-02-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2014138035A (ja) * 2013-01-15 2014-07-28 Toshiba Corp 半導体装置
US8945987B2 (en) * 2013-03-15 2015-02-03 Invensas Corporation Manufacture of face-down microelectronic packages
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR102116979B1 (ko) * 2013-10-28 2020-06-05 삼성전자 주식회사 적층 반도체 패키지
US9406660B2 (en) * 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9666539B1 (en) 2015-12-03 2017-05-30 International Business Machines Corporation Packaging for high speed chip to chip communication
US10256213B2 (en) * 2015-12-10 2019-04-09 Intel Corporation Reduced-height electronic memory system and method
US9704819B1 (en) * 2016-03-29 2017-07-11 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
WO2017188938A1 (en) * 2016-04-26 2017-11-02 Intel Corporation Microelectronic packages having a die stack and a device within the footprint of the die stack
US10283479B2 (en) * 2016-05-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
US10037970B2 (en) * 2016-09-08 2018-07-31 Nxp Usa, Inc. Multiple interconnections between die
JP2018147938A (ja) 2017-03-01 2018-09-20 東芝メモリ株式会社 半導体装置
US10269611B1 (en) * 2017-11-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for bonding semiconductor devices
US10797020B2 (en) 2017-12-29 2020-10-06 Micron Technology, Inc. Semiconductor device assemblies including multiple stacks of different semiconductor dies
US10622736B2 (en) * 2018-07-10 2020-04-14 Futurewei Technologies, Inc. Harmonic termination integrated passive device
US11309281B2 (en) * 2020-08-26 2022-04-19 Micron Technology, Inc. Overlapping die stacks for NAND package architecture

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229960A (en) 1990-12-05 1993-07-20 Matra Marconi Space France Solid state memory modules and memory devices including such modules
US20020195697A1 (en) 2001-06-21 2002-12-26 Mess Leonard E. Stacked mass storage flash memory package

Family Cites Families (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446620A (en) 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5422435A (en) 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
FR2694840B1 (fr) 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
US5340771A (en) 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5444296A (en) 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
US5436203A (en) 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
MY112145A (en) 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5652185A (en) 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
US5719440A (en) 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US7166495B2 (en) 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US6075289A (en) 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5898219A (en) 1997-04-02 1999-04-27 Intel Corporation Custom corner attach heat sink design for a plastic ball grid array integrated circuit package
JPH10294423A (ja) 1997-04-17 1998-11-04 Nec Corp 半導体装置
US5982633A (en) 1997-08-20 1999-11-09 Compaq Computer Corporation Opposed ball grid array mounting
JP3834426B2 (ja) 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP3644662B2 (ja) 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
JP2000208698A (ja) 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
TW434756B (en) * 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6034875A (en) 1998-06-17 2000-03-07 International Business Machines Corporation Cooling structure for electronic components
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP2000058691A (ja) 1998-08-07 2000-02-25 Sharp Corp ミリ波半導体装置
US6201302B1 (en) 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
JP3685947B2 (ja) 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
US6118176A (en) 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
US6890798B2 (en) 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
US6238949B1 (en) 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
JP3526788B2 (ja) 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
SG87046A1 (en) 1999-08-17 2002-03-19 Micron Technology Inc Multi-chip module with stacked dice
US6424033B1 (en) 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
KR100533673B1 (ko) 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
JP2001156212A (ja) 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001094045A (ja) 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置
JP3485507B2 (ja) 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
JP2001127246A (ja) 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001223326A (ja) 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
KR100335717B1 (ko) 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US6462421B1 (en) 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
JP2001308262A (ja) 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
TW445610B (en) 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
TW459361B (en) 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002040095A (ja) 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
JP3377001B2 (ja) 2000-08-31 2003-02-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4570809B2 (ja) 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
TW546789B (en) * 2000-09-06 2003-08-11 Siliconware Precision Industries Co Ltd Dual-chip structure without die pad
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2002118201A (ja) 2000-10-05 2002-04-19 Hitachi Ltd 半導体装置およびその製造方法
JP4876306B2 (ja) * 2000-10-19 2012-02-15 ソニー株式会社 半導体装置の製造方法
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
TW459363B (en) 2000-11-22 2001-10-11 Kingpak Tech Inc Integrated circuit stacking structure and the manufacturing method thereof
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6340846B1 (en) 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
US6777819B2 (en) 2000-12-20 2004-08-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with flash-proof device
US6734539B2 (en) 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
JP2002208656A (ja) 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
US6465367B1 (en) 2001-01-29 2002-10-15 Taiwan Semiconductor Manufacturing Company Lossless co-planar wave guide in CMOS process
US6388313B1 (en) 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP2002231885A (ja) 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP4780844B2 (ja) 2001-03-05 2011-09-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
TW502408B (en) 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
JP2002280516A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体モジュール
SG108245A1 (en) 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6400007B1 (en) 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
JP3675364B2 (ja) * 2001-05-30 2005-07-27 ソニー株式会社 半導体装置用基板その製造方法および半導体装置
US6472741B1 (en) 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP2002373969A (ja) 2001-06-15 2002-12-26 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
KR100445073B1 (ko) 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6847105B2 (en) 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US6599779B2 (en) 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
TW523887B (en) 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
US6737750B1 (en) 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US20030113952A1 (en) * 2001-12-19 2003-06-19 Mahesh Sambasivam Underfill materials dispensed in a flip chip package by way of a through hole
TW523894B (en) 2001-12-24 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor device and its manufacturing method
JP3681690B2 (ja) * 2002-02-01 2005-08-10 松下電器産業株式会社 半導体装置
JP2003273317A (ja) 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP3688249B2 (ja) 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3550391B2 (ja) 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
US7063477B2 (en) * 2002-06-12 2006-06-20 Meadwestvaco Corporation Variable capacity binder
JP2004031563A (ja) * 2002-06-25 2004-01-29 Renesas Technology Corp 半導体装置およびその製造方法
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
KR100442880B1 (ko) 2002-07-24 2004-08-02 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6838761B2 (en) 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US6972481B2 (en) 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7053476B2 (en) 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US7034387B2 (en) 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6906416B2 (en) 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
JP2004134591A (ja) * 2002-10-10 2004-04-30 Renesas Technology Corp 半導体集積回路装置の製造方法
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
SG114585A1 (en) 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
JP3689694B2 (ja) * 2002-12-27 2005-08-31 松下電器産業株式会社 半導体装置及びその製造方法
TW576549U (en) * 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
TWI225292B (en) * 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
US6818980B1 (en) 2003-05-07 2004-11-16 Asat Ltd. Stacked semiconductor package and method of manufacturing the same
TWI299551B (en) 2003-06-25 2008-08-01 Via Tech Inc Quad flat no-lead type chip carrier
US6930378B1 (en) 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20060138631A1 (en) * 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US7253511B2 (en) * 2004-07-13 2007-08-07 Chippac, Inc. Semiconductor multipackage module including die and inverted land grid array package stacked over ball grid array package
US20060043556A1 (en) * 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
TW200746386A (en) * 2006-06-07 2007-12-16 Advanced Semiconductor Eng System in package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229960A (en) 1990-12-05 1993-07-20 Matra Marconi Space France Solid state memory modules and memory devices including such modules
US20020195697A1 (en) 2001-06-21 2002-12-26 Mess Leonard E. Stacked mass storage flash memory package

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