KR100359791B1 - 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지 - Google Patents

단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지 Download PDF

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Abstract

본 발명은 동일한 사이즈의 칩을 적층구성한 패키지에 있어서, 리드의 적소에 단차부를 설치하고 상기 단차부와 반도체 칩의 접속패드간을 접속시키거나 상기 단차부를 연결수단으로 하여 접속부재의 점유공간을 최소화하고, 반도체 칩을 적층하거나 수평연결시 경박단소화를 실현할 수 있는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지를 제공한다.
본 발명의 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지는,
적소에 두께의 차이가 있는 단차부가 형성된 리드와,
상기 리드의 일면에 부착되는 제 1 반도체 칩과,
상기 리드의 타면에 부착되는 제 2 반도체 칩과,
상기 제 1 및 제 2 반도체 칩과 리드를 전기 접속시키는 접속부재와,
상기 접속부재 및 제 1, 제 2 반도체 칩의 일부 내지 전부를 봉지하는 봉지재와,
상기 리드의 전기 신호를 외부로 인출하는 외부인출단자를 포함하되 적어도 상기 반도체 칩 중 하나는 상기 리드의 단차부에 접속되는 것을 특징으로 하는 구성으로 이루어진다.

Description

단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지{Chip Stck Type Semiconductor Package With Stepped Lead}
본 발명은 칩 적층형 반도체 패키지에 관한 것으로서, 보다 상세하게는 동일한 접속패드를 갖는 적어도 2개 이상의 반도체 칩을 적층, 또는 수평연결하여 집적 용량을 늘리면서 경박단소한 반도체 칩 적층형 반도체 패키지에 관한 것이다.
휴대용 전자제품이 소형화하면서 이에 반도체가 실장될 공간은 더욱 줄어들고 반면에 제품은 더욱 다기능화하고 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 개수는 늘어나는 추세이다. 따라서 단위체적당 실장효율을 높이기 위해서 패키지는 경박단소(輕薄短小)화에 부응할 수밖에 없어서,이러한 요구로 개발되어 상용화된 것이 칩 크기와 거의 같은 크기의 패키지인 CSP(Chip Size Package), 또는 칩 위에 칩을 올려쌓는 SCSP (Stacked CSP)등의 개발이 진척되고 있다.
도 1 에는 종래 반도체 패키지의 개략적인 단면도를 도시하였다.
도면에서 보는 바와 같이 종래의 일반적인 반도체 패키지의 구조는 전자회로가 집적되어 있는 반도체칩(11)과, 상기 반도체칩(11)이 접착수단(16)에 의해 부착되는 탑재판(15)과, 상기 반도체칩(11)의 신호를 외부로 전달할 수 있는 다수의 리드(12)와, 상기 반도체칩(11)과 리드(12)를 연결시켜 주는 와이어(13)와, 상기 반도체칩(11)과 그 외 주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(14)로 이루어진다.
이러한 구성에 의한 종래의 반도체 패키지는 반도체칩(11)으로부터 출력된 신호와 와이어(13)를 통해 리드(12)로 전달되며, 상기 리드(12)는 마더보드에 연결되어 있어 리드(12)로 전달된 신호가 마더보드(도시 생략함)를 주변소자로 전달된다. 주변소자에서 발생된 신호가 반도체칩(11)으로 전달되는 경우에는 위에서 설명한 경로의 역순으로 신호가 전달되는 것이다.
상술한 종래 반도체 패키지는 다음과 같은 문제점을 지니고 있다.
상술한 반도체 패키지는 하나의 칩만을 내장하도록 제조되어 있기 때문에 집적용량을 증대하기 위해서는 동일한 패키지가 따로 실장되어야 하거나 또는 반도체 패키지를 적층시켜야 하는 경우가 많아졌다.
반도체 패키지를 따로 실장할 경우에는 반도체 패키지가 제한된 마더보드의 실장면적을 점유하게 되어 효율적이지 못하고 상기 반도체 패키지를 적층할 경우에는 그 높이가 현저히 증가하여 제품을 경박단소화할 수 없는 문제점이 발생하였다. 또한, 높이 뿐 아니라 반도체 패키지를 수평으로 배열시에도 그 점유면적이 넓어 비효율적인 문제점도 있다.
종래 반도체 패키지 중 칩을 적층한 예가 있으나 동일 사이즈의 반도체 칩이나 동일한 사이드 패드를 갖는 반도체 칩을 적층함에 있어 칩과 리드를 접속하는 와이어의 공간확보로 인한 문제점이 많았다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로서, 본 발명은 동일한 사이즈의 칩을 적층구성한 패키지에 있어서, 리드의 적소에 단차부를 설치하고 상기 단차부와 반도체 칩의 접속패드간을 접속시키거나 상기 단차부를 연결수단으로 하여 접속부재의 점유공간을 최소화하고, 반도체 칩을 적층하거나 수평연결시 경박단소화를 실현할 수 있는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지를 제공하는 것을 그 목적으로 한다.
도 1 은 종래 반도체 패키지의 단면도.
도 2 는 본 발명에 의한 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지의 바람직한 일실시예를 도시한 단면도.
도 3 은 상기 도 2의 반도체 패키지를 상면에서 도시한 투영도.
도 4 는 상기 도 2의 리드와 반도체 칩의 접속구조를 도시한 사시도.
도 5 는 본 발명에 의한 반도체 칩 적층형 반도체 패키지의 제 2 실시예를 도시한 단면도.
도 6 은 상기 도 5의 리드와 반도체 칩의 접속구조를 도시한 사시도.
도 7 은 본 발명의 다른 실시예로서, 리드의 외곽 배면에 외부인출단자를 결합하기 위한 돌출부가 구비된 단면도.
도 8 은 상기 도 7의 패키지에 외부 인출단자가 부착되기 전의 저면도.
도 9 는 제 2 반도체 칩을 리드에 플립칩 본딩으로 부착한 상태를 도시한 단면도.
도 10과 도 11은 상기 본 발명에 의한 칩 적층형 반도체 패키지를 패키지끼리 적층한 상태를 도시한 단면도.
도 12는 리드 단부에 구비된 단차부를 이용하여 반도체 패키지를 수평연결시킨 단면도.
도 13은 상기 도 12의 리드를 채용한 반도체 칩의 적층구조를 도시한 단면도.
** 도면의 주요 부분에 대한 부호의 설명 **
20,200: 리드 20a: 돌출부, 볼랜드
21,210: 리드의 단차부 22: 제 1 반도체 칩
23: 제 2 반도체 칩 24: 접속부재
242: 전도성 와이어 244: 솔더범프
25: 외부인출단자 26: 봉지재
본 발명의 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지는,
적소에 두께의 차이가 있는 단차부가 형성된 리드와,
상기 리드의 일면에 부착되는 제 1 반도체 칩과,
상기 리드의 타면에 부착되는 제 2 반도체 칩과,
상기 제 1 및 제 2 반도체 칩과 리드를 전기 접속시키는 접속부재와,
상기 접속부재 및 제 1, 제 2 반도체 칩의 일부 내지 전부를 봉지하는 봉지재와,
상기 리드의 전기 신호를 외부로 인출하는 외부인출단자를 포함하되 적어도 상기 반도체 칩 중 하나는 상기 리드의 단차부에 접속되는 것을 특징으로 하는 구성으로 이루어진다.
본 발명의 구성에 대하여 첨부한 도면을 참고하면서 보다 상세하게 설명한다.
도 2 는 본 발명에 의한 반도체 칩 적층형 반도체 패키지의 바람직한 일실시예를 도시한 단면도이고 도 3 은 상기 반도체 패키지를 상면에서 투영한 투영도이다.
도 2와 도 3을 참조하여 본 발명의 반도체 칩 적층형 반도체 패키지의 구성을 대략적으로 살펴보면, 사방 직각방향으로 형성되어 있으며 일부 적소에 하방으로 함몰된 단차부(21)를 구비하는 리드(20)와, 상기 리드(20)의 하면에 부착되는 제 1 반도체 칩(22)과, 상기 리드(20)의 상면에 부착되는 제 2 반도체 칩(23)과, 상기 제 1 및 제 2 반도체 칩(22)(23)과 리드(20)간을 전기접속시키는 접속부재(24)와, 상기 리드(20)의 최외곽의 배면에 부착되는 외부인출단자(25)와, 상기 접속부재(24)를 포함하여 반도체 칩의 일부 또는 전부를 봉지하는 봉지재(26)를 포함하는 구성으로 이루어진다.
이하 상기 반도체 칩 적층형 반도체 패키지의 구성을 보다 상세하게 설명한다.
상기 구성부품 중 리드(20)는 도전성 금속재로서, 그 두께가 통상 8mil 이하로 제조되며, 도 3에서 보는 바와 같이 양측 사방 직각방향에서 위치하되 중앙에는 각 리드(20)끼리 연결되지 않는 이격부(27)가 형성되어 있다.
상기 리드(20)는 소정 일부가 함몰되어 주변보다 대략 1/2 높이의 단차가 형성된 단차부(21)를 구비하고 있는 바, 도 4에 도시된 리드(20)의 사시도에서 보는 바와 같이 종방향으로는 막혀있으나 횡방향으로는 개방된 형태를 취하고 있다.
다시 도 2를 참조하면, 상기 리드(20)의 배면에는 접착수단(28)을 매개물로 하여 제 1 반도체 칩(22)이 부착되어 있는바, 상기 제 1 반도체 칩(22)은 웨이퍼 상에서 제조될 때 접속패드가 가장자리에 형성된 사이드 패드(22a)(side pad)를 구비한 반도체 칩이다.
상기 접착수단은 에폭시 몰드 컴파운드 또는 기타 비전도성 접착제를 채용함이 바람직하다.
상기 제 1 반도체 칩(22)의 사이드 패드(22a)와 상기 리드(20)간에는 전기 입출력 신호교환을 위해 접속부재가 매개되는바, 상기 접속부재로는 금속 세선인 전도성 와이어(242)를 사용하였다. 상기 전도성 와이어(242)는 통상 골드, 알루미늄, 구리 등의 전도성이 높은 재질로 이루어지며, 칩(22)의 패드(22a)와 리드의 단차부(21) 표면에 초음파로 본딩하여 접속한다.
상기 전도성 와이어(242)로 본딩시에는 제 1 반도체 칩(22)의 사이드 패드(22a)와 리드의 단차부(21)는 서로 겹치지 않도록 배치되어 단차부(21)의 개방된 측면으로 와이어(242)가 만곡되어 본딩되도록 한다. 이때 상기 와이어(242)의 높이는 리드(20)의 높이를 벗어나지 않도록 하는 것이 중요하다.
상기와 같이 단차부(21)와 제 1 반도체 칩(22) 간의 와이어 본딩이 끝나면, 상기 리드(20)의 상면에 접착제를 도포하여 제 2 반도체 칩(23)이 부착된다.
상기 제 2 반도체 칩(23) 역시 제 1 반도체 칩(22)과 마찬가지로 가장자리에 접속패드가 구비된 사이드 패드(23a) 형태이므로 상기 패드(23a)와 리드(20)의 표면을 전도성 와이어(242)로 본딩시켜 접속시킨다.
상술한 바와 같이 각 반도체 칩(22)(23)과 리드(20)사이에 와이어 본딩이 완료된 후에는 금속세선인 와이어(242)를 보호하고, 상기 와이어(242)간의 접촉을 방지하며, 패키지의 보관 및 운반등을 용이하게 하기 위하여 상기 와이어(242)가 설치된 부분을 포함하여 반도체 칩의 일부 또는 전부를 봉지재(26)로 봉지하게 된다.
상기 봉지하는 방법은 통상 몰딩방식을 채용하는바, 봉지재(26)로서 EMC(Epoxy Mold Compound)를 사용하여 페이스트 상태로 몰딩후 경화시킨다.
이후 상기 리드(20)의 외곽부 배면에 외부인출단자(25)를 설치한다. 상기 외부인출단자(25)는 상술한 구조로 이루어진 반도체 패키지를 최종으로 마더 보드(mother board:도시 생략함)에 실장할 때 보드와 패키지간의 전기 입출력 교환 수단이 된다.
본 발명에서는 상기 외부인출단자(25)를 솔더 볼 내지 솔더 범프로 구성하였으나, 상기 리드(20)를 연장시켜 단자로 사용하여도 본 발명의 목적 및 효과에 부합될 것이다.
상기 도면을 참조하면, 제 1 반도체 칩(22)과 제 2 반도체 칩(23) 모두 동일한 리드와 접속된 구조로 도시되어 있다. 만일 제 1 반도체 칩(22) 및 제 2 반도체칩(23)의 기능이 같다면, 일례로 메모리 칩일 경우 메모리 용량 증가를 목적으로 할 때는 상기 도면과 같이, 같은 리드상에 접속되어도 무방할 것이다.
한편, 만일 제 1 반도체 칩(22)과 제 2 반도체 칩(23)이 서로 다른 기능을 가질 경우에는 동일한 리드에 양 칩이 접속되어서는 곤란한 경우가 있다. 상기와 같은 경우 도 3 에 도시된 바와 같은 접속형태를 견지한다.
도 3을 다시 참조하면, 상측에는 제 2 반도체 칩(23)이 놓이고 하측에는 제 1 반도체 칩(22)이 위치하며 상기 반도체 칩(22)(23) 사이로 리드(20)가 투영되어 있다. 제 2 반도체 칩(23)과 접속된 리드(20)와 제 1 반도체 칩(20)과 접속된 리드(20)는 서로 상이함을 알 수 있다. 즉, 제 1 반도체 칩(22)이 접속되는 리드(20)와 제 2 반도체 칩(23)이 접속되는 리드(20')가 동일하지 않게 되므로 각 반도체 칩은 별도 작동이 가능하며 이로 인해 하나의 반도체 칩이 2가지의 기능을 수행할 수 있는 멀티 태스킹(multi-tasking)의 효과를 갖는다.
도 5 에는 본 발명에 의한 반도체 칩 적층형 반도체 패키지의 제 2 실시예를 도시하였고, 도 6 에는 상기 실시예에 사용된 리드(200)의 사시도를 도시하였다.
도 5와 도 6을 동시에 참조하면, 상기 제 2 실시예는 도 2의 일실시예와 구성상 거의 동일하며 리드(200)의 형태에서 차이가 있다.
도 6 의 리드(200)를 살펴보면, 상기 리드(200)는 서로 대향하는 리드의 선단부 측면에 별도의 단차부(210)가 형성되어 있다. 상기 단차부(210)의 높이는 도 2의 단차부(21)와 유사하게 대략 리드 높이의 1/2 정도로 형성된다.
상기 형태의 리드(200)를 적용하면, 도면에서 보는 바와 같이 제 1 반도체칩(22)의 사이드 패드(22a)가 단차부(210) 외곽에 형성되므로 전도성 와이어(242)가 상기 사이드 패드(22a)에 본딩된 후 내측으로 만곡되면서 단차부(210)에 본딩되고, 이 때 역시 상기 와이어(242)의 높이는 리드(200)의 높이를 넘지 않는 범위에서 본딩접속된다.
도 7 은 본 발명의 다른 실시예로서, 상기 리드(20)에서 외부인출단자(25)가 형성되는 외곽 배면에 리드(20)의 일부를 반 에칭하여 원형 내지 사각형 등의 돌출부(20a)가 형성되도록 한 단면도이고 도 8 은 상기 도 7의 패키지에서 외부인출단자(25)가 부착되기 전 패키지의 저면에서 바라본 저면도이다.
도면을 참조하면, 리드(20)의 외곽에 외부인출단자(25)인 솔더 볼(25)이 접속되는 부위를 제외하고 그 주위를 반 에칭함으로써 솔더 볼(25)이 접속 결합되기 용이한 돌출부(20a)가 형성된 구조를 실현하였고, 상기 반에칭 부위로 봉지재(26)가 충진되도록 함으로써, 봉지재(26)와 리드(20)간의 결합력을 증대하였다.
도 8 에서와 같이 봉지재(26)로 몰딩된 후에는 돌출부(20a)가 평탄해져 솔더 볼이 접속될 볼랜드(20a)가 형성되므로 작업공정상 솔더 볼 부착이 더욱 용이해진다.
상기 실시예들에서 도 2 와 같이 제 1 반도체 칩(22)의 배면이 외부로 노출되도록 하면 방열성을 증가시킬 수 있는 장점이 있으나 제 1 반도체 칩과 리드간의 결합력이 약화될 가능성도 있다. 이를 방지하기 위해 도시하지는 않되 제 1 반도체 칩(22)을 내포할 수 있도록 전부 봉지하게 되면 결합력과 칩의 안전성을 모두 보장할 수도 있다.
상기 서술한 실시예들은 모두 리드와 반도체 칩간의 접속부재로서, 전도성 와이어(242)를 사용하였기 때문에 제 2 반도체 칩(23)의 상측으로 설치된 와이어(242)를 봉지하다보니 필수불가결하게 봉지재(26)가 높게 형성되고 이로 인해 전체 패키지의 두께가 증가된다.
도 9에는 이러한 문제점을 개선한 반도체 패키지의 단면도를 도시하는바, 제 2 반도체 칩(23)과 리드간(20)의 접속부재로서, 솔더 범프(40)를 채용하여 직접 리드(20)에 칩을 접속시키는 플립 칩 본딩방식을 적용하였다.
상기 플립 칩 본딩은, 반도체 칩이 소형화될수록 더 조밀한 패드에 인터커넥션을 해야하는데 기존의 와이어 본딩 방식으로는 이것을 구현하기 힘들어 이를 대체하는 솔더 범프 (Solder Bumps) 방식이 개발되었고, 상기 솔더 범프 방식은 칩의 패드 위에 솔더 범프를 형성시킨 후 칩을 뒤집어서 PCB나 회로 테이프(circuit tape)의 회로 패턴에 직접 붙히는 방법이다.
상기 플립칩 본딩으로 제 2 반도체 칩(23)을 부착하게 되면, 와이어 본딩 방식을 채용했을 때보다 봉지재의 높이를 도면에서 보는 바와 같이 제 2 반도체 칩(23) 상면까지로 낮출수 있으므로 칩(23)의 방열성이 향상될 뿐 아니라 전체적인 패키지의 두께가 감소된다.
도 10과 도 11에는 본 발명에 의해 구성된 반도체 칩 적층형 반도체 패키지를 패키지 끼리 적층한 구조를 도시하였다.
도면에서 보는 바와 같이, 와이어 본딩 방식을 채용한 반도체 패키지와 플립 칩 본딩 방식을 채용한 반도체 패키지 모두 외부인출단자의 높이를 조정함에 따라적층이 용이하며, 하나의 패키지에 2개의 칩이 적층되어 있으므로 총 4개의 칩이 적층된 효과를 얻을 수 있어 최소의 공간을 활용하여 반도체 칩의 집적용량의 확대와 멀티 태스킹을 실현할 수 있게 된다.
도 12에는 본 발명에 관련된 단차부가 형성된 리드의 다른 실시예를 도시하였다.
전술한 실시예들은 모두 수직적으로 패키지를 적층하는데 주안점을 두었으나 도 12에 도시된 패키지 어셈블리는 패키지를 수평으로 배열할 때 최소의 면적과 높이를 차지하도록 하는 구성을 제시한다.
도면을 참조하면, 적층된 패키지의 측부에 동일한 높이의 패키지가 위치하는 바, 상기 일측 패키지(30)와 타측 패키지(40)는 서로 리드(32)(42)의 단부가 접촉되어 있다. 상기 일측 패키지(30)의 리드 단부와 타측 패키지(40)의 리드 단부가 접촉하되 각각 단차를 형성하여 상기 단차부(34)(44)가 서로 맞물리는 구조로 접합한다.
예를 들어 일측 리드(32)는 리드의 상측 1/2을 절삭 또는 클램핑하여 단차부(34)를 형성하고 타측 리드(42)는 리드의 하측 1/2을 절삭 또는 클램핑하여 단차부(44)를 둠으로써 각각의 상하 단차부가 서로 맞물리게 되어 리드의 높이와 측면 길이의 손상 없이 최소한의 간격으로 패키지를 수평연결할 수 있다.
도 13에는 본 발명의 실시예에 도시된 칩 적층형 패키지를 상기 도 12에서 도시된 패키지의 리드 결합구조를 채택하여 수평으로 연결시킨 상태를 도시하였다. 도면에서 보는 바와 같이, 접합되는 리드 단부에 형성된 단차부를 서로 맞물리도록하여 수평 점유면적을 최소화할 수 있고, 높이에 있어서도 리드간 서로 동일한 높이에서 결합되므로 결합구조적 특성이 향상된다.
상기 실시예들에 명시된 제 1 반도체 칩과 제 2 반도체 칩은 모두 가장자리에 접속가능한 사이드 패드를 구비함이 바람직하며, 각 반도체 칩은 공정상 동일 사이즈를 사용함이 이로울 것이나 서로 다른 사이즈라도 본 발명의 목적을 구현하는데는 무방하다.
단차부를 구비한 리드를 채용하여 단일 패키지 안에 두 개의 반도체 칩을 적층하되 상기 단차부를 이용하여 와이어가 접속되는 공간을 절약할 수 있으므로 반도체 패키지의 경박단소화, 집적용량의 증대 및 멀티 기능 구현이 가능하며 특히, 두 반도체 칩의 사이즈가 동일하고 사이드 패드를 갖는 경우에 더욱 유리하다. 또한 수직뿐아니라 수평연결시에도 리드 선단부의 결합용 단차부를 이용하여 결합시킴으로써 그 점유면적을 최소화할 수 있다.
상대적으로 제조단가가 저렴한 리드 프레임을 사용할 수 있고, 기존의 MLF(Micro Lead Frame) 기술을 응용하여 공정제반시설을 활용할 수 있으므로 생산효과가 뛰어나다.
상기에서 본 발명의 특정한 실시 예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같이 변형된 실시 예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 본 발명에 기술된 특허청구범위안에 속한다 해야 할 것이다.

Claims (9)

  1. 적소에 두께의 차이가 있는 단차부가 형성된 리드와,
    상기 리드의 일면에 부착되는 제 1 반도체 칩과,
    상기 리드의 타면에 부착되는 제 2 반도체 칩과,
    상기 제 1 및 제 2 반도체 칩과 리드를 전기 접속시키는 접속부재와,
    상기 접속부재 및 제 1, 제 2 반도체 칩의 일부 내지 전부를 봉지하는 봉지재와,
    상기 리드의 전기 신호를 외부로 인출하는 외부인출단자를 포함하되 적어도 상기 반도체 칩 중 하나는 상기 리드의 단차부에 접속되는 것을 특징으로 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 제 2 반도체 칩은 사이드 패드를 구비한 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 리드의 종단부 배면에는 주변이 함몰되어 독립된 돌출부가 형성되어 상기 돌출부에 외부인출단자가 융착된 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 접속부재는 적어도 전도성 와이어, 솔더 범프 내지 솔더 볼 중 하나인 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 반도체 칩과 제 2 반도체 칩은 적어도 동일한 리드에 접속되거나 각각 서로 다른 리드와 접속하는 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제 1 반도체 칩의 하면 또는 제 2 반도체 칩의 상면 중 적어도 한쪽은 봉지되지 않고 노출된 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  7. 제 1 항에 있어서, 상기 외부인출단자는 솔더 범프인 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  8. 제 1 항에 있어서, 상기 외부인출단자는 리드가 연장되어 하방으로 절곡된 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
  9. 제 1 항에 있어서, 상기 리드의 외곽부 선단에는 결합용 단차부가 별도로 구비된 것을 특징으로 하는 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지.
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