JP2003124433A - マルチチップパッケージ - Google Patents
マルチチップパッケージInfo
- Publication number
- JP2003124433A JP2003124433A JP2002246860A JP2002246860A JP2003124433A JP 2003124433 A JP2003124433 A JP 2003124433A JP 2002246860 A JP2002246860 A JP 2002246860A JP 2002246860 A JP2002246860 A JP 2002246860A JP 2003124433 A JP2003124433 A JP 2003124433A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- bonding
- pad
- spacer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
- H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
- H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
- H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
- H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
- H01L2224/48499—Material of the auxiliary connecting means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8312—Aligning
- H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/83138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8314—Guiding structures outside the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10162—Shape being a cuboid with a square active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
チップのサイズと形態の制約を克服できるマルチチップ
パッケージを提供する。 【解決手段】 このマルチチップパッケージ10は、表
面を有する基板20と、基板20に取り付けられたスペ
ーサ45と、前記表面上に実装された第1チップ11
と、第1チップ11及び前記スペーサ45上に実装され
た第2チップ13とを備える。第1チップ11は活性面
の4端部にチップパッド12が形成され、第2チップ1
3は活性面の対向する2端部にチップパッド14が形成
されている。第1チップの裏面は接着剤31により基板
20に取り付けられ、第2チップ13の裏面は接着剤3
3により第1チップ11及びスペーサ45に取り付けら
れている。スペーサ45は、第1チップ11の実装高さ
より大きい厚さを有する。
Description
し、より詳細には、複数のチップを含んで一つの単位パ
ッケージに製造されるマルチチップパッケージ(MC
P;Multi Chip Package)に関す
る。
者の要求に応じて、電子機器はより一層小型軽量化及び
多機能化されている。マルチチップパッケージング(m
ulti chip packaging)技術は、こ
のような要求に応じて開発されたパッケージ組立技術の
一つであり、同一または異種の半導体チップを一つの単
位パッケージに具現する技術である。それぞれの半導体
チップをそれぞれのパッケージに具現することに比べ
て、パッケージサイズや重さ及び実装面積の観点から有
利であるという利点を有する。マルチチップパッケージ
ング技術は、特に小型軽量化が要求される携帯用電話機
などにおいて、実装面積の縮小と軽量化のために多用さ
れている。
ージ内に構成する方法には、半導体素子を積層させる方
法と並列に配置させる方法とがある。前者の場合、半導
体素子を積層させる構造であるから、工程が複雑であ
り、限定された厚さで安定した工程を確保することが難
しいという短所がある。また、後者の場合、平面上に二
つの半導体チップを配列させる構造であるから、サイズ
減少による小型化を図ることが難しい。通常、小型軽量
化が必要なパッケージに適用される形態としては、半導
体チップを積層する形態が多く使用されている。このよ
うな形態のマルチチップパッケージの一例を紹介する。
ケージの一例を示す断面図である。同図において、マル
チチップパッケージ510は、第1半導体チップ511
が基板520上に実装され、第1半導体チップ511上
に第2半導体チップ513が取り付けられている構造で
ある。半導体チップ511、513は、それぞれ集積回
路が設けられた活性面の反対面が取付に用いられ、、い
ずれも活性面が同じ方向に向く。第1半導体チップ51
1のチップパッド512、ならびに第2半導体チップ5
13のチップパッド514は、それぞれ基板520のボ
ンディングパッド521及び523にボンディングワイ
ヤー535及び537によりワイヤーボンディングされ
て、電気的な連結を具現する。基板520上部を覆うよ
うに、エポキシ成形樹脂(Epoxy Molding
Compound)のようなプラスチック封止材で形
成されたパッケージ胴体541は、内部構成部品を外部
環境から保護する。外部との電気的な連結のために、外
部接続端子としてのハンダボール543が基板520に
取り付けられる。
は、異種の半導体チップを一つのパッケージに構成し
て、パッケージの高性能化を達成でき、高性能及び高集
積の半導体素子を設計する時間と費用を節減でき、それ
ぞれの半導体チップをそれぞれのパッケージに製造する
ことに比べて、組立原材料を節減でき、コスト面でも有
利な点を有する。さらに、外部接続端子の面配列が可能
で、多ピン化に対応できる。
は、パッケージ構造上、多くの制約を有する。まず、チ
ップサイズとチップパッド位置との関係における半導体
チップの制約がある。ワイヤーボンディングにおいて接
合部領域の確保が必要なので、上層に行くほど半導体チ
ップのサイズは小さくならなければならない。下層の半
導体チップのサイズが上層の半導体チップより小さい場
合、チップパッドが開放されず、ワイヤーボンディング
が不可能であるからである。
ボンディングワイヤーの長さにおける半導体チップの種
類に対する制約がある。エッジパッド型の異種チップが
互いにサイズが異なる場合、上層の半導体チップはロン
グワイヤーループを具現しなければならないため、パッ
ケージ具現に限界がある。
導体チップの形態の制約がある。下層にセンターパッド
型半導体チップと、上層にエッジパッド型半導体チップ
とを有するマルチチップパッケージ具現が不可能であ
り、両者ともセンターパッド型半導体チップを有するマ
ルチチップパッケージの具現が不可能である。
は、マルチチップパッケージ具現における半導体チップ
のサイズと形態の制約を克服できるマルチチップパッケ
ージを提供することにある。
に、本発明の一態様によれば、基板と、スペーサと、前
記基板表面に取り付けられた第1チップと、前記スペー
サ上に実装された第2チップとを備えることを特徴とす
るマルチチップパッケージが提供される。
基板表面上に実装される。この態様では、複数のスペー
サが第1チップの対向する2端部に形成される。また
は、複数のスペーサは、第1チップの4端部に沿って形
成される。本発明のさらに他の態様によれば、第2チッ
プ上に第3チップが実装される。
ッドとチップパットとを連結するのに用いられるボンデ
ィングワイヤのワイヤループの高さを低くすることがで
き、ワイヤループの高さを低くすることでボンディング
ワイヤの安定性を高めることができ、スペーサにより第
1チップのワイヤループの最大高さを確保することがで
き、マルチチップパッケージの全体高さを低減すること
ができる。
明の実施例を説明する。図面において、同じ参照符号は
同一構成要素を示す。
チップパッケージ10を示す断面図である。同図に示す
ように、マルチチップパッケージ10は、基板20上に
小型の第1チップ11が実装されており、基板20上の
第1チップ11外側領域にスペーサ45が取り付けられ
ており、第1チップ11及びスペーサ45上に、第1チ
ップ11とサイズが異なる大型の第2チップ13が実装
されている構造である。第1チップ11と第2チップ1
3は、いずれもエッジパッド型である。第1チップ11
は、活性面の4端部にチップパッド12が形成され、第
2チップ13は、活性面の対向する2端部にチップパッ
ド14が形成されている。第1チップ11と第2チップ
13の活性面は、上向きになっている。第1チップ11
の裏面は、絶縁性接着剤31により基板20に取り付け
られ、第2チップ13の裏面は、絶縁性接着剤33によ
り第1チップ11及びスペーサ45に取り付けられてい
る。
に第1チップ11の4端部に隣接して形成され、第2ボ
ンディングパッド23が基板20上に第2チップ13か
ら所定距離を置いて、対向する2端部に形成されてい
る。基板20の裏面には、ボールランドパッド25が形
成されている。第1、第2ボンディングパッド21、2
3は、基板20内部の回路パターン(図示せず)やビア
ホール(図示せず)によりボールランドパッド25に電
気的に連結される。
21と第2ボンディングパッド23との間に形成され
る。スペーサ45は、第1チップ11の実装高さより大
きい厚さを有し、金属、エポキシ樹脂、感光性レジスタ
(PSR;photo sensitive resi
st)またはエラストマーなど多様な材質で構成され
る。例えば、銅(Cu)を用いてスぺーサ45を作る場
合、スペーサ45は、基板20に取り付けられたCu金
属板をエッチングしたり、所定形状のCuスペーサを基
板20に直接取り付けることにより形成される。
プパッド12上の金バンプ15と、対応する第1ボンデ
ィングパッド21とを第1ボンディングワイヤー35に
よりワイヤーボンディングすることにより、基板20に
電気的に連結される。また、第2チップ13は、第2チ
ップ13のチップパッド14上の金バンプ16と、対応
する第2ボンディングパッド23とを第2ボンディング
ワイヤー37によりワイヤーボンディングすることによ
り、基板20に電気的に連結される。第1ボンディング
ワイヤー37は、第2チップ13の下部に位置し、第1
ボンディングワイヤのワイヤーループの最大高さは、ス
ペーサ45の高さにより確保される。
れる。つまり、第1、第2ボンディングワイヤ35、3
7の一端がそれぞれボールボンディングにより第1、第
2ボンディングパッド21、23にボンドされ、他端が
それぞれステッチボンディングによりチップパッド1
2、14の金バンプ15、16にボンドされる。従っ
て、第1、第2ボンディングワイヤ35、37のワイヤ
ループの高さが低くなり、これにより、第1チップ11
と第2チップ13間の空間の高さを最小化することがで
き、スペーサ45の厚さを最小化することができる。さ
らに、パッケージの全体厚さを低減することができる。
第2ボンディングワイヤー35、37、ならびに基板2
0上のスペーサ45をエポキシ成形樹脂のような封止材
で封止して、パッケージ胴体41を形成する。ボールラ
ンドパッド25には、外部接続端子としてのハンダボー
ル43が取り付けられる。また、基板20下部には、ハ
ンダレジスト27が設けられている。
のサイズが第2チップ13のサイズより小さい。また、
スペーサ45の高さにより、第1チップボンディングワ
イヤー35のワイヤループの最大高さが確保される。こ
のマルチチップパッケージ10では、第1ボンディング
パッド21が第2チップ13の下部において第1チップ
11と近接して形成され、これにより、第1ボンディン
グワイヤー35のワイヤループの長さを短くすることが
でき、パッケージ全体の幅を減少させることができる。
以下、前記マルチチップパッケージ10の製造工程を説
明する。
ルチチップパッケージ10の製造工程を説明するための
図である。図3a、図3bに示すように、まず、金バン
プ15がチップパッド12に形成された第1チップ11
を、基板20上に実装する。スペーサ45は、予め基板
20に取り付けられている。第1チップ11は、銀エポ
キシのような絶縁性接着剤31を用いて基板20に取り
付けられ、硬化する。その後、第1チップ11は、金バ
ンプ15と対応する第1ボンディングパッド21とをリ
バースボンディング法を用いて第1ボンディングワイヤ
35によりボンドすることにより、基板20に電気的に
連結される。
チップ11及びスペーサ45上に第2チップ13を実装
する。第1チップ11の活性面及びスペーサ45上に絶
縁性接着剤33をドッティング(dotting)また
はディスペンシング(dispensing)法により
塗布した後、金バンプ16が第2チップパッド14に形
成された第2チップ13を取り付け、硬化させる。そし
て、第2チップ13は、金バンプ16と対応する第2ボ
ンディングパッド23とをリバースボンディング法を用
いて第2ボンディングワイヤ37によりボンドすること
により、基板20に電気的に連結される。第1チップ1
1、第2チップ13、第1、第2ボンディングワイヤー
35、37及びスペーサ45をエポキシ成形樹脂により
封止して、図2に示すようなパッケージ胴体を形成す
る。
は、前述した実施例に限定されるものではなく、チップ
パッド配置形態及びスペーサ構造に制約が無く、多様に
変形実施できる。
よるマルチチップパッケージの製造工程を説明するため
の平面図である。図5a、図5bに示すように、第1チ
ップ51と第2チップ53は、いずれも活性面の4端部
にチップパッドが形成された形態である。チップパッド
には、それぞれ金バンプ55、56が形成されている。
図5aに示すように、ボンディングワイヤ75は、金バ
ンプ55と第1ボンディングパッド61とを連結する。
同様に、図5bに示すように、ボンディングワイヤ77
は、金バンプ56と第1ボンディングパッド63とを連
結する。第1スペーサ85は、第1実施例のスペーサ4
5と同様に、対向する2端部に形成され、第2スペーサ
86は、他方の両端に不連続的に形成される。
ジパッド型またはボンディングパッド型のいずれにも適
用することができる。図6から図9は、本発明の様々な
他の実施例によるマルチチップパッケージを示す。図6
を参照すれば、マルチチップパッケージ110は、第1
チップ111がエッジパッド型であり、第2チップ11
3がセンターパッド型である。図7のマルチチップパッ
ケージ210は、第1チップ211がセンターパッド型
であり、第2チップ213がエッジパッド型である。図
8のマルチチップパッケージ310は、第1チップ31
1がセンターパッド型であり、第2チップ313もセン
ターパッド型である。また、本発明は、2つ以上のチッ
プを有するマルチチップパッケージにも適用することが
できる。例えば、図9のマルチチップパッケージ410
は、3つのチップ、すなわち第1、第2、第3チップ4
11、412、413を含む。この場合、各チップがエ
ッジパッド型であることが望ましい。
ップパッケージによれば、第1チップと第2チップのサ
イズが大きく異なる場合に適用されて、構造的安定を得
ることができる。スペーサによりワイヤーボンディング
空間が確保されるから、第1チップとしてエッジパッド
型またはセンターパッド型のいずれも適用可能であり、
2端部または4端部に形成された形態が適用可能であ
る。特に、第1チップと第2チップの双方がエッジパッ
ド型である場合、ボンディングワイヤーのループ安定性
を図ることができ、パッケージ幅を減少させることがで
きる。
において第1チップと隣接してワイヤーボンディングが
行われるようにすることにより、小型の第1チップと基
板とのボンディングワイヤーの長さを短くすることがで
き、且つ、基板幅を減少させることができ、パッケージ
幅が減少する。さらに、ワイヤーボンディングをリバー
スボンディングで行うことによって、スペーサの厚さを
最小化し、パッケージの厚さを低減することができる。
ることなく、種々の形態で実施することができる。前述
の実施例は、あくまでも、本発明の技術内容を明らかに
するものであって、そのような具体例のみに限定して狭
義に解釈されるべきものではなく、本発明の精神と特許
請求の範囲内で、いろいろと変更して実施することがで
きるものである。
を示す断面図である。
ージを示す断面図である。
ージの製造工程を説明するための図であって、aは平面
図であり、bは断面図である。
ージの製造工程を説明するための図であって、aは平面
図であり、bは断面図である。
ージの製造工程を説明するための平面図である。
ージを示す断面図である。
ージを示す断面図である。
ージを示す断面図である。
ージを示す断面図である。
Claims (29)
- 【請求項1】 表面を有する基板と、 前記基板に取り付けられたスペーサと、 表面上に実装された第1チップと、 スペーサ上に実装された第2チップと、 を備えることを特徴とするマルチチップパッケージ。
- 【請求項2】 前記第1チップは、前記第1チップの活
性面上に第1チップパッドを有し、 前記第2チップは、前記第2チップの活性面上に第2チ
ップパッドを有し、 前記第1チップの裏面は、前記表面上に実装され、 前記第2チップの裏面は、前記スペーサ上に実装され、 前記スペーサは、前記第1チップの厚さより大きい厚さ
を有することを特徴とする請求項1に記載のマルチチッ
プパッケージ。 - 【請求項3】 前記表面に形成された第1ボンディング
パッドと、 前記表面に形成された第2ボンディングパッドと、 前記第1チップパッドと前記第1ボンディングパッドと
を電気的に連結する第1ボンディングワイヤと、 前記第2チップパッドと前記第2ボンディングパッドと
を電気的に連結する第2ボンディングワイヤと、 前記基板の裏面に配置された外部接続端子と、 前記第1チップ、前記第2チップ、前記第1ボンディン
グワイヤ、前記第2ボンディングワイヤ及び前記スペー
サを封止するように形成されているパッケージ胴体と、 をさらに備えることを特徴とする請求項2に記載のマル
チチップパッケージ。 - 【請求項4】 前記第1チップパッドは前記第1チップ
の活性面の対向する2端部に配置され、前記第2チップ
パッドは前記第2チップの活性面の対向する2端部に配
置されることを特徴とする請求項2に記載のマルチチッ
プパッケージ。 - 【請求項5】 前記第1チップパッドは前記第1チップ
の活性面の4端部に配置され、前記第2チップパッドは
前記第2チップの活性面の対向する4端部に配置される
ことを特徴とする請求項2に記載のマルチチップパッケ
ージ。 - 【請求項6】 前記第2ボンディングワイヤは、リバー
スボンディング法により前記第2チップパッド及び前記
第2ボンディングパッドに電気的に連結されることを特
徴とする請求項3に記載のマルチチップパッケージ。 - 【請求項7】 前記スペーサは、金属、エラストマー、
エポキシ及び感光性レジスタよりなる群から選ばれた1
種の物質で形成されていることを特徴とする請求項1に
記載のマルチチップパッケージ。 - 【請求項8】 前記第2チップは、前記第1チップ及び
前記スペーサ上に形成されていることを特徴とする請求
項1に記載のマルチチップパッケージ。 - 【請求項9】 前記第1ボンディングワイヤは、リバー
スボンディング法により前記第1チップパッド及び前記
第1ボンディングパッドに電気的に連結されることを特
徴とする請求項3に記載のマルチチップパッケージ。 - 【請求項10】 前記表面に取り付けられた複数のスペ
ーサをさらに備えることを特徴とする請求項1に記載の
マルチチップパッケージ。 - 【請求項11】 前記複数のスペーサは、前記第1チッ
プの周囲に不連続的に形成されていることを特徴とする
ことを特徴とする請求項10に記載のマルチチップパッ
ケージ。 - 【請求項12】 前記第1チップまたは前記第2チップ
の一方はエッジパッドタイプあり、前記第1チップまた
は前記第2チップの他方はセンタパッドタイプであるこ
とを特徴とする請求項1に記載のマルチチップパッケー
ジ。 - 【請求項13】 前記第1チップ及び前記第2チップ
は、同一のパッドタイプを有することを特徴とする請求
項1に記載のマルチチップパッケージ。 - 【請求項14】 第2チップ上に実装された第3チップ
をさらに備えることを特徴とする請求項1に記載のマル
チチップパッケージ。 - 【請求項15】 基板の表面上にスペーサを用意する段
階と、 第1チップパッドを有する第1チップを前記基板の表面
上に実装する段階と、 第2チップパッドを有する第2チップをスペーサ上に実
装する段階と、 を含むことを特徴とするマルチチップパッケージの製造
方法。 - 【請求項16】 前記第2チップは、第1チップ上に実
装されることを特徴とする請求項15に記載のマルチチ
ップパッケージの製造方法。 - 【請求項17】 前記基板の表面に第1ボンディングパ
ッドを形成する段階と、 第1ボンディングワイヤにより前記第1ボンディングパ
ッドと前記第1チップパッドとをボンドし、前記基板に
前記第1チップを電気的に連結する段階と、 前記基板の表面に第2ボンディングパッドを形成する段
階と、 第2ボンディングワイヤにより前記第2ボンディングパ
ッドと前記第2チップパッドとをボンドし、前記基板に
前記第2チップを電気的に連結する段階と、 前記第1チップ、前記第2チップ、前記第1ボンディン
グワイヤ、前記第2ボンディングワイヤ及び前記スペー
サを封止することにより、パッケージ胴体を形成する段
階と、 をさらに含むことを特徴とする請求項15に記載のマル
チチップパッケージの製造方法。 - 【請求項18】 前記第1チップを電気的に連結するた
めにリバースボンディングが使用され、前記第2チップ
を電気的に連結するためにリバースボンディングが使用
されることを特徴とする請求項17に記載のマルチチッ
プパッケージの製造方法。 - 【請求項19】 前記第1チップまたは前記第2チップ
の一方はエッジパッドタイプあり、前記第1チップまた
は前記第2チップの他方はセンタパッドタイプであるこ
とを特徴とする請求項15に記載のマルチチップパッケ
ージの製造方法。 - 【請求項20】 前記第1チップ及び前記第2チップ
は、同一のパッドタイプを有することを特徴とする請求
項15に記載のマルチチップパッケージの製造方法。 - 【請求項21】 前記スペーサを用意する段階は、前記
基板の表面をエッチングして前記スペーサを形成する段
階を含むことを特徴とする請求項15に記載のマルチチ
ップパッケージの製造方法。 - 【請求項22】 前記スペーサを用意する段階は、前記
基板の表面に所定形状のスペーサを取り付ける段階を含
むことを特徴とする請求項15に記載のマルチチップパ
ッケージの製造方法。 - 【請求項23】 前記スペーサは、金属、エラストマ
ー、エポキシ及び感光性レジスタよりなる群から選ばれ
た1種の物質で形成されていることを特徴とする請求項
15に記載のマルチチップパッケージの製造方法。 - 【請求項24】 前記基板の表面上に別のスペーサを実
装する段階をさらに含むことを特徴とする請求項15に
記載のマルチチップパッケージの製造方法。 - 【請求項25】 前記第2チップを実装する段階は、第
1チップ上に前記2チップを実装する段階を含むことを
特徴とする請求項15に記載のマルチチップパッケージ
の製造方法。 - 【請求項26】 前記スペーサは、前記第1チップの周
囲に不連続的に形成されることを特徴とする請求項15
に記載のマルチチップパッケージの製造方法。 - 【請求項27】 前記第1チップを実装する段階は、前
記基板の表面上に前記第1チップの裏面を実装する段階
を含むことを特徴とする請求項15に記載のマルチチッ
プパッケージの製造方法。 - 【請求項28】 前記第2チップを実装する段階は、前
記スペーサ上に前記第2チップの裏面を実装する段階を
含むことを特徴とする請求項15に記載のマルチチップ
パッケージの製造方法。 - 【請求項29】 第2チップ上に第3チップを実装する
段階をさらに含むことを特徴とする請求項15に記載の
マルチチップパッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2001-51802 | 2001-08-27 | ||
KR1020010051802A KR20030018204A (ko) | 2001-08-27 | 2001-08-27 | 스페이서를 갖는 멀티 칩 패키지 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003124433A true JP2003124433A (ja) | 2003-04-25 |
Family
ID=19713590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002246860A Pending JP2003124433A (ja) | 2001-08-27 | 2002-08-27 | マルチチップパッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US7161249B2 (ja) |
JP (1) | JP2003124433A (ja) |
KR (1) | KR20030018204A (ja) |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10360708A1 (de) * | 2003-12-19 | 2005-07-28 | Infineon Technologies Ag | Halbleitermodul mit einem Halbleiterstapel und Verfahren zur Herstellung desselben |
JP2006179607A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
KR100631991B1 (ko) | 2005-07-14 | 2006-10-09 | 삼성전기주식회사 | Ic 칩 적층 구조를 갖는 전자 기기용 모듈 |
JP2006278401A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
DE102005002631B4 (de) * | 2004-01-13 | 2007-05-03 | Samsung Electronics Co., Ltd., Suwon | Mehrchippackung |
JP2008041999A (ja) * | 2006-08-08 | 2008-02-21 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2008084971A (ja) * | 2006-09-26 | 2008-04-10 | Sekisui Chem Co Ltd | 半導体チップ積層体及びその製造方法 |
JP2008187207A (ja) * | 2004-05-20 | 2008-08-14 | Toshiba Corp | 積層型電子部品 |
JP2009194189A (ja) * | 2008-02-15 | 2009-08-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2013131557A (ja) * | 2011-12-20 | 2013-07-04 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2014179514A (ja) * | 2013-03-15 | 2014-09-25 | Toshiba Corp | 半導体装置 |
WO2020218526A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
JPWO2020217395A1 (ja) * | 2019-04-25 | 2020-10-29 | ||
WO2020217401A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
JPWO2020217405A1 (ja) * | 2019-04-25 | 2020-10-29 | ||
WO2020217397A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム |
WO2020217411A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
WO2020217404A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法 |
Families Citing this family (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100411811B1 (ko) * | 2001-04-02 | 2003-12-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
JP4633971B2 (ja) * | 2001-07-11 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7518223B2 (en) * | 2001-08-24 | 2009-04-14 | Micron Technology, Inc. | Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer |
TWI231591B (en) * | 2003-04-23 | 2005-04-21 | Advanced Semiconductor Eng | Multi-chips stacked package |
TWI225292B (en) * | 2003-04-23 | 2004-12-11 | Advanced Semiconductor Eng | Multi-chips stacked package |
US7030489B2 (en) * | 2003-07-31 | 2006-04-18 | Samsung Electronics Co., Ltd. | Multi-chip module having bonding wires and method of fabricating the same |
US7071421B2 (en) | 2003-08-29 | 2006-07-04 | Micron Technology, Inc. | Stacked microfeature devices and associated methods |
US6930378B1 (en) | 2003-11-10 | 2005-08-16 | Amkor Technology, Inc. | Stacked semiconductor die assembly having at least one support |
US7306971B2 (en) * | 2004-03-02 | 2007-12-11 | Chippac Inc. | Semiconductor chip packaging method with individually placed film adhesive pieces |
US7074695B2 (en) * | 2004-03-02 | 2006-07-11 | Chippac, Inc. | DBG system and method with adhesive layer severing |
US20050208700A1 (en) * | 2004-03-19 | 2005-09-22 | Chippac, Inc. | Die to substrate attach using printed adhesive |
US20050224959A1 (en) * | 2004-04-01 | 2005-10-13 | Chippac, Inc | Die with discrete spacers and die spacing method |
US20050224919A1 (en) * | 2004-04-01 | 2005-10-13 | Chippac, Inc | Spacer die structure and method for attaching |
US7190058B2 (en) * | 2004-04-01 | 2007-03-13 | Chippac, Inc. | Spacer die structure and method for attaching |
US20050258545A1 (en) * | 2004-05-24 | 2005-11-24 | Chippac, Inc. | Multiple die package with adhesive/spacer structure and insulated die surface |
US8552551B2 (en) * | 2004-05-24 | 2013-10-08 | Chippac, Inc. | Adhesive/spacer island structure for stacking over wire bonded die |
US20050258527A1 (en) * | 2004-05-24 | 2005-11-24 | Chippac, Inc. | Adhesive/spacer island structure for multiple die package |
US20050269692A1 (en) * | 2004-05-24 | 2005-12-08 | Chippac, Inc | Stacked semiconductor package having adhesive/spacer structure and insulation |
EP1617474A1 (de) * | 2004-07-14 | 2006-01-18 | Swissbit Germany GmbH | Speichermodul und Verfahren zum Herstellen eines Speichermoduls |
US7064430B2 (en) * | 2004-08-31 | 2006-06-20 | Stats Chippac Ltd. | Stacked die packaging and fabrication method |
KR100593703B1 (ko) * | 2004-12-10 | 2006-06-30 | 삼성전자주식회사 | 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지 |
KR100651125B1 (ko) * | 2005-03-21 | 2006-12-01 | 삼성전자주식회사 | 이중 성형된 멀티 칩 패키지 및 그 제조 방법 |
US7326592B2 (en) * | 2005-04-04 | 2008-02-05 | Infineon Technologies Ag | Stacked die package |
US20070001296A1 (en) * | 2005-05-31 | 2007-01-04 | Stats Chippac Ltd. | Bump for overhang device |
US9129826B2 (en) * | 2005-05-31 | 2015-09-08 | Stats Chippac Ltd. | Epoxy bump for overhang die |
KR100665217B1 (ko) * | 2005-07-05 | 2007-01-09 | 삼성전기주식회사 | 반도체 멀티칩 패키지 |
US7622325B2 (en) * | 2005-10-29 | 2009-11-24 | Stats Chippac Ltd. | Integrated circuit package system including high-density small footprint system-in-package |
US7342308B2 (en) * | 2005-12-20 | 2008-03-11 | Atmel Corporation | Component stacking for integrated circuit electronic package |
US8012867B2 (en) * | 2006-01-31 | 2011-09-06 | Stats Chippac Ltd | Wafer level chip scale package system |
US20070178666A1 (en) * | 2006-01-31 | 2007-08-02 | Stats Chippac Ltd. | Integrated circuit system with waferscale spacer system |
TWI292617B (en) * | 2006-02-03 | 2008-01-11 | Siliconware Precision Industries Co Ltd | Stacked semiconductor structure and fabrication method thereof |
KR100764682B1 (ko) * | 2006-02-14 | 2007-10-08 | 인티그런트 테크놀로지즈(주) | 집적회로 칩 및 패키지. |
DE102006010463A1 (de) * | 2006-03-03 | 2007-09-06 | Infineon Technologies Ag | Anordnung eines Chipstapels und Verfahren zu dessen Herstellung |
DE102006018275A1 (de) * | 2006-04-20 | 2007-10-31 | Conti Temic Microelectronic Gmbh | Elektronische Baugruppe sowie Verfahren zur Herstellung einer derartigen elektronischen Baugruppe |
TWI309079B (en) * | 2006-04-21 | 2009-04-21 | Advanced Semiconductor Eng | Stackable semiconductor package |
US20070287227A1 (en) * | 2006-06-08 | 2007-12-13 | Wyatt Allen Huddleston | Stacked Chips with Underpinning |
WO2007145599A1 (en) * | 2006-06-12 | 2007-12-21 | Stats Chippac Ltd | Integrated circuit package system with offset stacked die |
DE102006033222B4 (de) * | 2006-07-18 | 2014-04-30 | Epcos Ag | Modul mit flachem Aufbau und Verfahren zur Bestückung |
US20080032451A1 (en) * | 2006-08-07 | 2008-02-07 | Sandisk Il Ltd. | Method of providing inverted pyramid multi-die package reducing wire sweep and weakening torques |
WO2008018058A1 (en) * | 2006-08-07 | 2008-02-14 | Sandisk Il Ltd. | Inverted pyramid multi-die package reducing wire sweep and weakening torques |
US7723833B2 (en) * | 2006-08-30 | 2010-05-25 | United Test And Assembly Center Ltd. | Stacked die packages |
JP5559452B2 (ja) * | 2006-12-20 | 2014-07-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
KR100846096B1 (ko) * | 2007-04-30 | 2008-07-14 | 삼성전자주식회사 | 멀티 칩 패키지 및 이의 제조 방법 |
US8956914B2 (en) * | 2007-06-26 | 2015-02-17 | Stats Chippac Ltd. | Integrated circuit package system with overhang die |
US20090039524A1 (en) * | 2007-08-08 | 2009-02-12 | Texas Instruments Incorporated | Methods and apparatus to support an overhanging region of a stacked die |
US20090051043A1 (en) * | 2007-08-21 | 2009-02-26 | Spansion Llc | Die stacking in multi-die stacks using die support mechanisms |
JP5205867B2 (ja) * | 2007-08-27 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US20090243068A1 (en) * | 2008-03-26 | 2009-10-01 | Heap Hoe Kuan | Integrated circuit package system with non-symmetrical support structures |
US8035211B2 (en) * | 2008-03-26 | 2011-10-11 | Stats Chippac Ltd. | Integrated circuit package system with support structure under wire-in-film adhesive |
JP2011077108A (ja) * | 2009-09-29 | 2011-04-14 | Elpida Memory Inc | 半導体装置 |
US8598695B2 (en) * | 2010-07-23 | 2013-12-03 | Tessera, Inc. | Active chip on carrier or laminated chip having microelectronic element embedded therein |
KR20130090173A (ko) * | 2012-02-03 | 2013-08-13 | 삼성전자주식회사 | 반도체 패키지 |
WO2013153742A1 (ja) * | 2012-04-11 | 2013-10-17 | パナソニック株式会社 | 半導体装置 |
CN103378043A (zh) * | 2012-04-25 | 2013-10-30 | 鸿富锦精密工业(深圳)有限公司 | 芯片组装结构及芯片组装方法 |
US20130286595A1 (en) * | 2012-04-27 | 2013-10-31 | Qualcomm Incorporated | Thermal management floorplan for a multi-tier stacked ic package |
KR20140059551A (ko) * | 2012-11-08 | 2014-05-16 | 삼성전기주식회사 | Sr 포스트 형성방법, sr 포스트를 이용한 전자소자 패키지 제조방법 및 이에 따라 제조된 전자소자 패키지 |
TWI546918B (zh) * | 2013-03-15 | 2016-08-21 | Toshiba Kk | Semiconductor device |
DE112014001686T5 (de) | 2013-03-26 | 2015-12-24 | Ps4 Luxco S.A.R.L. | Halbleitervorrichtung |
TWI468088B (zh) * | 2013-05-28 | 2015-01-01 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
JP2015126102A (ja) * | 2013-12-26 | 2015-07-06 | 株式会社東芝 | 半導体装置 |
US9418974B2 (en) * | 2014-04-29 | 2016-08-16 | Micron Technology, Inc. | Stacked semiconductor die assemblies with support members and associated systems and methods |
US9406660B2 (en) | 2014-04-29 | 2016-08-02 | Micron Technology, Inc. | Stacked semiconductor die assemblies with die support members and associated systems and methods |
US9793198B2 (en) | 2014-05-12 | 2017-10-17 | Invensas Corporation | Conductive connections, structures with such connections, and methods of manufacture |
US9437566B2 (en) | 2014-05-12 | 2016-09-06 | Invensas Corporation | Conductive connections, structures with such connections, and methods of manufacture |
CN105280621B (zh) * | 2014-06-12 | 2019-03-19 | 意法半导体(格勒诺布尔2)公司 | 集成电路芯片的堆叠和电子器件 |
US9373590B1 (en) | 2014-12-30 | 2016-06-21 | International Business Machines Corporation | Integrated circuit bonding with interposer die |
WO2017107030A1 (en) * | 2015-12-22 | 2017-06-29 | Intel Corporation | Eliminating die shadow effects by dummy die beams for solder joint reliability improvement |
KR102534732B1 (ko) | 2016-06-14 | 2023-05-19 | 삼성전자 주식회사 | 반도체 패키지 |
US10186548B2 (en) * | 2016-08-19 | 2019-01-22 | Innolux Corporation | Light emitting diode display device |
JP2021044362A (ja) | 2019-09-10 | 2021-03-18 | キオクシア株式会社 | 半導体装置 |
CN110634850A (zh) * | 2019-09-27 | 2019-12-31 | 华天科技(西安)有限公司 | 一种ssd堆叠封装结构及其制备方法 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1993023982A1 (en) * | 1992-05-11 | 1993-11-25 | Nchip, Inc. | Stacked devices for multichip modules |
US5422435A (en) * | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
US5328079A (en) * | 1993-03-19 | 1994-07-12 | National Semiconductor Corporation | Method of and arrangement for bond wire connecting together certain integrated circuit components |
US5633535A (en) * | 1995-01-27 | 1997-05-27 | Chao; Clinton C. | Spacing control in electronic device assemblies |
US5721452A (en) * | 1995-08-16 | 1998-02-24 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
US5696031A (en) * | 1996-11-20 | 1997-12-09 | Micron Technology, Inc. | Device and method for stacking wire-bonded integrated circuit dice on flip-chip bonded integrated circuit dice |
SG75873A1 (en) * | 1998-09-01 | 2000-10-24 | Texas Instr Singapore Pte Ltd | Stacked flip-chip integrated circuit assemblage |
JP3685947B2 (ja) * | 1999-03-15 | 2005-08-24 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP3277996B2 (ja) * | 1999-06-07 | 2002-04-22 | 日本電気株式会社 | 回路装置、その製造方法 |
US6238949B1 (en) * | 1999-06-18 | 2001-05-29 | National Semiconductor Corporation | Method and apparatus for forming a plastic chip on chip package module |
KR20010025874A (ko) * | 1999-09-01 | 2001-04-06 | 윤종용 | 멀티 칩 반도체 패키지 |
JP2001077293A (ja) * | 1999-09-02 | 2001-03-23 | Nec Corp | 半導体装置 |
KR100385976B1 (ko) * | 1999-12-30 | 2003-06-02 | 삼성전자주식회사 | 회로기판 및 그 제조방법 |
KR100592784B1 (ko) * | 2000-01-14 | 2006-06-26 | 삼성전자주식회사 | 멀티 칩 패키지 |
US6265763B1 (en) * | 2000-03-14 | 2001-07-24 | Siliconware Precision Industries Co., Ltd. | Multi-chip integrated circuit package structure for central pad chip |
JP3597754B2 (ja) * | 2000-04-24 | 2004-12-08 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US6564449B1 (en) * | 2000-11-07 | 2003-05-20 | Advanced Semiconductor Engineering, Inc. | Method of making wire connection in semiconductor device |
KR100399724B1 (ko) * | 2000-12-29 | 2003-09-29 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
US6627983B2 (en) * | 2001-01-24 | 2003-09-30 | Hsiu Wen Tu | Stacked package structure of image sensor |
KR100414224B1 (ko) * | 2001-05-09 | 2004-01-07 | 킹팍 테크놀로지 인코포레이티드 | 스택 패키지 구조의 영상 센서 |
TW498470B (en) * | 2001-05-25 | 2002-08-11 | Siliconware Precision Industries Co Ltd | Semiconductor packaging with stacked chips |
US20020180057A1 (en) * | 2001-05-31 | 2002-12-05 | I-Tseng Lee | Chip stack-type semiconductor package |
-
2001
- 2001-08-27 KR KR1020010051802A patent/KR20030018204A/ko not_active Application Discontinuation
-
2002
- 2002-07-15 US US10/196,299 patent/US7161249B2/en not_active Expired - Lifetime
- 2002-08-27 JP JP2002246860A patent/JP2003124433A/ja active Pending
Cited By (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10360708A1 (de) * | 2003-12-19 | 2005-07-28 | Infineon Technologies Ag | Halbleitermodul mit einem Halbleiterstapel und Verfahren zur Herstellung desselben |
DE10360708B4 (de) * | 2003-12-19 | 2008-04-10 | Infineon Technologies Ag | Halbleitermodul mit einem Halbleiterstapel, Umverdrahtungsplatte, und Verfahren zur Herstellung derselben |
DE102005002631B4 (de) * | 2004-01-13 | 2007-05-03 | Samsung Electronics Co., Ltd., Suwon | Mehrchippackung |
JP2011119756A (ja) * | 2004-05-20 | 2011-06-16 | Toshiba Corp | 積層型電子部品 |
JP2008187207A (ja) * | 2004-05-20 | 2008-08-14 | Toshiba Corp | 積層型電子部品 |
JP4746646B2 (ja) * | 2004-05-20 | 2011-08-10 | 株式会社東芝 | 積層型電子部品 |
JP2006179607A (ja) * | 2004-12-21 | 2006-07-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP4553720B2 (ja) * | 2004-12-21 | 2010-09-29 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
JP2006278401A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体装置 |
JP4556732B2 (ja) * | 2005-03-28 | 2010-10-06 | 株式会社デンソー | 半導体装置及びその製造方法 |
KR100631991B1 (ko) | 2005-07-14 | 2006-10-09 | 삼성전기주식회사 | Ic 칩 적층 구조를 갖는 전자 기기용 모듈 |
JP2008041999A (ja) * | 2006-08-08 | 2008-02-21 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2008084971A (ja) * | 2006-09-26 | 2008-04-10 | Sekisui Chem Co Ltd | 半導体チップ積層体及びその製造方法 |
JP2009194189A (ja) * | 2008-02-15 | 2009-08-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2013131557A (ja) * | 2011-12-20 | 2013-07-04 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2014179514A (ja) * | 2013-03-15 | 2014-09-25 | Toshiba Corp | 半導体装置 |
WO2020218526A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
JPWO2020217395A1 (ja) * | 2019-04-25 | 2020-10-29 | ||
WO2020217401A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
WO2020217395A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、支持片の製造方法、並びに、支持片形成用積層フィルム |
JPWO2020217405A1 (ja) * | 2019-04-25 | 2020-10-29 | ||
WO2020217397A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム |
WO2020217411A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
WO2020217405A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置の製造方法、支持片の製造方法、及び支持片形成用積層フィルム |
WO2020217404A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法 |
WO2020217394A1 (ja) * | 2019-04-25 | 2020-10-29 | 日立化成株式会社 | ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法 |
JPWO2020217404A1 (ja) * | 2019-04-25 | 2020-10-29 | ||
JP7294410B2 (ja) | 2019-04-25 | 2023-06-20 | 株式会社レゾナック | ドルメン構造を有する半導体装置及びその製造方法 |
JP7351335B2 (ja) | 2019-04-25 | 2023-09-27 | 株式会社レゾナック | ドルメン構造を有する半導体装置及びその製造方法、支持片の製造方法、並びに、支持片形成用積層フィルム |
US11935870B2 (en) | 2019-04-25 | 2024-03-19 | Resonac Corporation | Method for manufacturing semiconductor device having dolmen structure, method for manufacturing support piece, and laminated film |
Also Published As
Publication number | Publication date |
---|---|
US7161249B2 (en) | 2007-01-09 |
KR20030018204A (ko) | 2003-03-06 |
US20030038374A1 (en) | 2003-02-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003124433A (ja) | マルチチップパッケージ | |
US6798049B1 (en) | Semiconductor package and method for fabricating the same | |
US7619313B2 (en) | Multi-chip module and methods | |
US6982485B1 (en) | Stacking structure for semiconductor chips and a semiconductor package using it | |
JP4633971B2 (ja) | 半導体装置 | |
KR20040062764A (ko) | 칩 스케일 적층 패키지 | |
KR20050009846A (ko) | 스택 반도체 칩 비지에이 패키지 및 그 제조방법 | |
KR20010104217A (ko) | 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기 | |
JP2014512688A (ja) | フリップチップ、フェイスアップおよびフェイスダウンセンターボンドメモリワイヤボンドアセンブリ | |
KR20040053902A (ko) | 멀티 칩 패키지 | |
JP2003086733A (ja) | 半導体装置とその製造方法およびそれを用いた電子機器 | |
US20080009096A1 (en) | Package-on-package and method of fabricating the same | |
JP2003124434A (ja) | チップ間にスペーサが挿入されたマルチチップパッケージ及びその製造方法 | |
KR100673379B1 (ko) | 적층 패키지와 그 제조 방법 | |
US20070164404A1 (en) | Semiconductor package | |
KR100351922B1 (ko) | 반도체 패키지 및 그의 제조 방법 | |
JP3418759B2 (ja) | 半導体パッケージ | |
US20040125574A1 (en) | Multi-chip semiconductor package and method for manufacturing the same | |
KR100610917B1 (ko) | 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법 | |
KR100351925B1 (ko) | 적층형 반도체 패키지 | |
KR100542672B1 (ko) | 반도체패키지 | |
KR100501878B1 (ko) | 반도체패키지 | |
KR20010068504A (ko) | 멀티 칩 패키지 및 이를 이용하는 적층 패키지 | |
JP2002176136A (ja) | マルチチップパッケージ、半導体及び半導体製造装置 | |
KR100359791B1 (ko) | 단차부가 형성된 리드를 구비한 칩 적층형 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080314 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080618 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090914 |