JP2014179514A - 半導体装置 - Google Patents

Abstract

【課題】小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置を提供する。
【解決手段】インナーリード１１１Ａ及びアウターリード１１１Ｂを有する複数のリードと、複数のリード上に設けられる半導体チップ１２４と、半導体チップ１２４と複数のリードとの間に介在し、半導体チップ１２４の裏面と複数のリードとの間に隙間を形成するスペーサ１３０と、隙間に設けられ、半導体チップ１２４の裏面下においてインナーリード間を電気的に接続するワイヤ１４０と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

半導体装置の高速化に伴い、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位の変動による影響を受けやすくなっている。特にデータのＩ／Ｏ信号が電源、グランド、またはその両方の電位変動の影響を受け、Ｉ／Ｏ信号立上り/立下り部分でのバラつきが大きくなっている。そこで、電源やグランドの電位を安定化（強化）または電源−グランド間のインダクタンスを低減する目的で、電源用リード間やグランド（接地）用リード間を金属ワイヤにより電気的に接続することが行われている。また、半導体装置の汎用性を向上させるために、制御信号やＩ／Ｏ信号等のインナーリードの並び順とアウターリードの並び順を変更することが行われている。この場合、パッケージ内において、リード同士を、その間にあるリードを跨ぐように設けた中継用の金属ワイヤで接続することで、電極パッドの並び順とアウターリードの並び順を変えている。

また、近年では、半導体装置の小型化、高密度化が進んでいる。例えば、パッケージ内で半導体チップを積層した半導体装置や半導体チップを大型化した半導体装置がある。しかしながら、このような半導体装置では、半導体チップの占める領域が大きく（広く）なるため、パッケージ内に金属ワイヤを設けるスペースを確保することが難しくなる。また、パッケージ内に金属ワイヤを設けるスペースを確保しようとすると、パッケージが大きなってしまう。

以上のように、小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置が求められている。

米国特許出願公開第２０１１／２１０４３２号明細書

本発明は、小型化、高密度化が進む半導体装置において、インナーリード間を接続することができる半導体装置を提供する。

本発明の実施形態に係る半導体装置は、インナーリード及びアウターリードを有する複数のリードと、複数のリード上に設けられる半導体チップと、半導体チップと複数のリードとの間に介在し、半導体チップの裏面と複数のリードとの間に隙間を形成するスペーサと、隙間に設けられ、半導体チップの裏面下においてインナーリード間を電気的に接続するワイヤと、を備える。

実施形態に係る半導体装置の平面図である。 実施形態に係る半導体装置の拡大断面図である。 実施形態に係る半導体装置の一部平面図である。 線分Ｘ−Ｘにおける断面図である。 実施形態に係る半導体装置の製造方法を示すフローチャートである。

以下、図面を参照して、実施形態について詳細に説明する。

（実施形態）
図１は、実施形態に係る半導体装置１００の平面図である。図２は、実施形態に係る半導体装置１００の一部拡大断面図である。この実施形態では、半導体装置１００は、ＴＯＳＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋｅａｇｅ）型の半導体装置である。

図１，図２示すように、半導体装置１００は、リード基板１１０と、半導体チップ１２１〜１２４と、スペーサ１３０と、ワイヤ１４０と、封止樹脂１５０とを備える。なお、図１では、封止樹脂１５０で封止されている半導体チップ１２１〜１２４、スペーサ１３０及びワイヤ１４０を鎖線ではなく実線で記載している。

リード基板１１０は、複数のリード１１１を有する。各リード１１１には、導電性に優れる金属材料、例えば、銅（Ｃｕ）や鉄（Ｆｅ）、ニッケル（Ｎｉ）を用いる。各リード１１１は、封止樹脂１５０内に封止されるインナーリード１１１Ａと、封止樹脂１５０から露出するアウターリード１１１Ｂとを有する。インナーリード１１１Ａは、主に半導体チップ１２１〜１２４の電極パッドとの接続部として機能する。アウターリード１１１Ｂは、外部接続端子として機能する。なお、複数のリード１１１は、位置がずれないように絶縁性の固定テープ（例えば、ポリイミド（Ｐｏｌｙｉｍｉｄｅ））で固定されている。

各リード１１１は、電源用（Ｖｃｃ）リード、グランド用（Ｖｓｓ）リード、制御信号用リード、入出力（Ｉ／Ｏ）用リードを含む複数のリードにより構成される。ここで、制御信号用リードには、チップイネーブル（ＣＥ）、ライトイネーブル（ＷＥ）、リードイネーブル（ＲＥ）、コマンドラッチイネーブル（ＣＬＥ）、アドレスラッチイネーブル（ＡＬＥ）、ライトプロテクト（ＷＰ）、レディ／ビジー（Ｒ／Ｂ）、データストローブ信号（ＤＱＳ）、リードライト（ＲＥ）などのリードが含まれる。

なお、各リードの並び順は、半導体装置１００を搭載する実装ボードの仕様などによって異なる。

半導体チップ１２１〜１２４は、例えば、ＮＡＮＤ型フラッシュメモリなどの記憶素子とそのコントローラ素子である。半導体チップ１２１〜１２４の一辺側には、その一辺に沿って並ぶように複数の電極パッド１２１Ｐ〜１２４Ｐがそれぞれ形成されている。各半導体チップ１２１〜１２４は、一辺側に沿って形成された電極パッド１２１Ｐ〜１２４Ｐが露出するように階段状にリード基板１１０上に積層されている。

最下層の半導体チップ１２１は、スペーサ１３０上に接着されている。また、半導体チップ１２２〜１２４は、ダイアタッチフィルムＦ（接着剤フィルム）により、それぞれ半導体チップ１２１〜１２３上に接着されている。ダイアタッチフィルムＦには、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性の材料を用いる。

なお、図２では、半導体チップを４枚積層している。しかし、積層する半導体チップの枚数は４枚に限られない。半導体チップの枚数は、１枚以上であればよい。階段状に積層することにより露出する半導体チップ１２１〜１２４の電極パッド１２１Ｐ〜１２４Ｐは、ＡｕワイヤやＣｕワイヤなどの金属ワイヤＷによりリード１１１のインナーリード１１１Ａと電気的に接続されている。

スペーサ１３０は、リード基板１１０と最下層の半導体チップ１２１の裏面１２１Ｒとの間に介在する。スペーサ１３０は、リード基板１１０と最下層の半導体チップ１２１の裏面１２１Ｒとの間に隙間Ｓを形成する。隙間Ｓの高さＤ１は、７０μｍ以上であることが好ましい。なお、隙間Ｓの高さＤ１が高すぎると、半導体装置１００が厚くなる。このため、隙間Ｓの高さＤ１は、１００μｍ以下であることが好ましい。

スペーサ１３０は、粘着層１３１，１３３及び絶縁層１３２を備える。粘着層１３１，１３３には、例えば、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂などを主成分とする熱硬化性または光硬化性の材料を用いる。また、絶縁層１３２には、絶縁性の材料、例えば、ポリイミド樹脂を用いる。

なお、図１では、６つのスペーサ１３０が半導体チップ１２１の裏面１２１Ｒとリード基板１１０と間に存在する。しかし、スペーサ１３０は、後述のワイヤ１４０を設けるスペースを確保できればよい。このため、スペーサ１３０を設ける位置は、図１に示す位置に限られない。例えば、スペーサ１３０を、半導体チップ１２１の裏面１２１Ｒの四隅に配置するようにしてもよい。

ワイヤ１４０は、例えば、導電性に優れる金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）やこれらの合金を用いた金属ワイヤである。ワイヤ１４０は、インナーリード１１１Ａ間を電気的に接続する。この実施形態では、ワイヤ１４０は、最下層の半導体チップ１２１の裏面１２１Ｒ下において、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間、グランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間及び制御信号用リードのインナーリード１１１Ａ間のすくなくとも１以上のインナーリード１１１Ａ間を電気的に接続する。

封止樹脂１５０は、リード基板１１０、半導体チップ１２１〜１２４、スペーサ１３０、ワイヤ１４０を封止する。なお、各リード１１１のアウターリード１１１Ｂは、露出した状態で封止樹脂１５０により封止される。

次に、半導体装置１００のワイヤ１４０によるインナーリード１１１Ａ間の接続についてより詳細に説明する。図３は、半導体装置１００の一部平面図である。図４は、図３の線分Ｘ−Ｘにおける断面図である。図３，図４では、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間をワイヤ１４０で電気的に接続した例を示した。なお、図３では、半導体チップ１２１〜１２４及び封止樹脂１５０の図示を省略している。また金属ワイヤＷを鎖線で途中まで示している。図４では、スペーサ１３０及び封止樹脂１５０の図示を省略している。

図３に示すように、ワイヤ１４０は、他のインナーリード１１１Ａを跨いだ状態で、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間を電気的に接続している。なお、図３に示す例では、ワイヤ１４０は、入出力（Ｉ／Ｏ）用リードを跨いでいる。入出力（Ｉ／Ｏ）用リードの近傍では、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位の影響を受けやすい。このため、図３に示すように、入出力（Ｉ／Ｏ）用のリードの周囲に配置されている電源用（Ｖｃｃ）リード及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間を電気的に接続することが好ましい。しかし、ワイヤ１４０は、他のリード、例えば、制御信号用リードを跨いでもよい。

また、図３に示すように、ワイヤ１４０により電気的に接続される電源用（Ｖｃｃ）リード及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間に挟まれた入出力（Ｉ／Ｏ）用リードのインナーリード１１１Ａには、凹部１１１Ｃが形成されている。なお、図３に示すように、この半導体装置１００では、ワイヤ１４０が跨ぐ領域に凹部１１１Ｃを形成している。

このため、図４に示すように、ワイヤ１４０が接続されている電源用（Ｖｃｃ）リード及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａの上面Ｓ１，Ｓ２と半導体チップ１２１の裏面１２１Ｒとの距離Ｄ２は、ワイヤ１４０が接続されている電源用（Ｖｃｃ）リード及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａに挟まれている入出力（Ｉ／Ｏ）用リードのインナーリード１１１Ａの上面Ｓ３と半導体チップ１２１の裏面１２１Ｒとの距離Ｄ３よりも短くなっている。

つまり、凹部１１１Ｃを形成することにより、ワイヤ１４０で接続されたインナーリード１１１Ａに挟まれたインナーリード１１１Ａの上面の位置を、ワイヤ１４０で接続されたインナーリード１１１Ａの上面よりも低くしている。このため、ワイヤ１４０が、接続対象であるインナーリード１１１Ａ以外のインナーリード１１１Ａに接触する虞を低減することができる。また、凹部１１１Ｃを形成することで、インナーリード１１１Ａの上面と半導体チップ１２１の裏面１２１Ｒとの距離が長くなる。このため、半導体チップ１２１と、凹部１１１Ｃを形成したインナーリード１１１Ａとの寄生容量を低減することができる。

なお、インナーリード１１１Ａの凹部１１１Ｃは、ドライエッチングやウエットエッチングにより形成することができる。また、インナーリード１１１Ａに圧力を加え、上下方向に押しつぶしてもよい。押しつぶすことにより、インナーリード１１１Ａの厚みが薄くなり凹部１１１Ｃを形成することができる（コイニング加工）。また、インナーリード１１１Ａをディプレス加工により下降へ折り曲げて凹部１１１Ｃを形成してもよい。コイニング加工やディプレス加工は、インナーリード１１１Ａの断面積の減少を抑制できる。このため、凹部１１１Ｃを形成したインナーリード１１１Ａの電気抵抗が増加することを抑制できる。

なお、図３，図４に示す例では、電源（Ｖｃｃ）やグランド（Ｖｓｓ）の電位を安定化（強化）または電源−グランド間のインダクタンスを低減する目的で、電源用（Ｖｃｃ）リードのインナーリード１１１Ａ間及びグランド用（Ｖｓｓ）リードのインナーリード１１１Ａ間をワイヤ１４０で電気的に接続している。しかし、インナーリード１１１Ａの並び順とアウターリード１１１Ｂの並び順を変更する目的で、制御信号用リード及び／又は入出力（Ｉ／Ｏ）用リードのインナーリード１１１Ａ間をワイヤ１４０で電気的に接続するようにしてもよい。

また、最下層の半導体チップ１２１の裏面１２１Ｒに絶縁層（例えば、酸化シリコン層）を設けるようにしてもよい。この絶縁層は、例えば、半導体チップ１２１の裏面を酸化させて酸化シリコンとすることで形成できる。また、半導体チップ１２１の裏面１２１Ｒにダイアタッチフィルム（ＤＡＦ）等の接着剤フィルムを設けてもよい。また、半導体チップ１２１の裏面１２１Ｒを凹ませるようにしてもよい。

最下層の半導体チップ１２１の裏面１２１Ｒに絶縁層を設ける又は半導体チップ１２１の裏面１２１Ｒを凹ませることで、ワイヤ１４０が半導体チップ１２１と電気的に接触するのを防止できる。なお、半導体チップ１２１の裏面１２１Ｒにダイアタッチフィルム（ＤＡＦ）等の接着剤フィルムを設けた場合は、スペーサ１３０の粘着層１３３は不要になる。また、絶縁層は半導体チップ１２１の裏面１２１Ｒ全体に設けることが好ましい。

（半導体装置１００の製造）
図５は、半導体装置１００の製造方法を示すフローチャートである。以下、図１〜図５を参照して、半導体装置１００の製造方法について説明する。

リード基板１１０の所定位置にスペーサ１３０を取り付ける（ステップＳ１０１）。スペーサ１３０の取り付けは、リード基板１１０の製造工程の途中、ディプレス加工やコイニング加工、リードの先端に対する切断加工の前、に行っても良い。リード基板１１０のリード１１１のうち、所望のリード１１１のインナーリード１１１Ａ間をワイヤ１４０で電気的に接続する（ステップＳ１０２）。ワイヤ１４０の接続には、既存のワイヤボンディング装置を用いる。

次に、スペーサ１３０上に半導体チップ１２１〜１２４を階段状に積層する（ステップＳ１０３）。なお、半導体チップ１２２〜１２４の積層には、ダイアタッチフィルム（ＤＡＦ）等の接着剤フィルムを用いる。次に、積層された半導体チップ１２１〜１２４の電極パッド１２１Ｐ〜１２４Ｐ及びリード基板１１０のインナーリード１１１Ａを金属ワイヤＷで電気的に接続する（ステップＳ１０４）。なお、金属ワイヤＷの接続には、既存のワイヤボンディング装置を用いる。

次に、封止樹脂１５０で、リード基板１１０、半導体チップ１２１〜１２４、スペーサ１３０、ワイヤ１４０、金属ワイヤＷなどを封止する（ステップＳ１０５）。次に、封止樹脂１５０から露出しているアウターリード１１１Ｂの曲げ加工や切断加工などを行う（ステップＳ１０６）。なお、スペーサ１３０を半導体チップ１２１の裏面に貼り付けた後、リード基板１１０上へ半導体チップ１２１を取り付けるようにしてもよい。

以上のように、半導体装置１００は、半導体チップ１２１の裏面１２１Ｒと複数のリード１１１との間に隙間Ｓを形成するスペーサ１３０を備えている。そして、この隙間Ｓにおいて、ワイヤ１４０によりインナーリード１１１Ａ間を電気的に接続している。

このため、半導体チップ１２１〜１２４を実装する領域の外側にワイヤ１４０のためのスペースがない場合にも、ワイヤ１４０によりインナーリード１１１Ａ間を電気的に接続することができる。

また、ワイヤ１４０で接続されたインナーリード１１１Ａに挟まれたインナーリード１１１Ａの上面の位置を、ワイヤ１４０で接続されたインナーリード１１１Ａの上面よりも低くしている。このため、ワイヤ１４０が、接続対象であるインナーリード１１１Ａ以外のインナーリード１１１Ａに接触する虞を低減できる。さらに、凹部１１１Ｃを形成することで、インナーリード１１１Ａの上面と半導体チップ１２１の裏面１２１Ｒとの距離が長くなる。このため、半導体チップ１２１と、凹部１１１Ｃを形成したインナーリード１１１Ａとの寄生容量を低減することができる。

さらに、インナーリード１１１Ａの凹部１１１Ｃをコイニング加工やディプレス加工で形成した場合、インナーリード１１１Ａの断面積の減少を抑制できる。このため、凹部１１１Ｃを形成したインナーリード１１１Ａの電気抵抗が増加することを抑制できる。また、最下層の半導体チップ１２１の裏面１２１Ｒに絶縁層を設けた場合、半導体チップ１２１とワイヤ１４０とが電気的に接触するのを防止することができる。

（その他の実施形態）
以上のように、本発明のいくつかの実施形態について説明したが、上記実施形態は、例として提示したものであり、発明の範囲を限定することを意図するものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を変更しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態や変形が、発明の範囲や要旨に含まれるのと同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…半導体装置、１１０…リード基板、１１１…リード、１１１Ａ…インナーリード、１１１Ｂ…アウターリード、１１１Ｃ…凹部、１２１-１２４…半導体チップ、１２１Ｐ-１２４Ｐ…電極パッド、１２１Ｒ…裏面、１３０…スペーサ、１３１，１３３…粘着層、１３２…絶縁層、１４０…ワイヤ、１５０…封止樹脂、Ｆ…ダイアタッチフィルム、Ｓ…隙間、Ｗ…金属ワイヤ。

Claims (6)

1. インナーリード及びアウターリードを有する複数のリードと、
   前記複数のリード上に設けられる半導体チップと、
   前記半導体チップの裏面全体を覆う絶縁層と、
   前記半導体チップの裏面の一部と前記複数のリードとの間に介在し、前記半導体チップの裏面と前記複数のリードとの間に隙間を形成するスペーサと、
   前記隙間に設けられ、前記半導体チップの裏面下において、前記複数のリードのうち、ＩＯ信号用リードに隣接する電源用リードのインナーリード間、グランド用リードのインナーリード間及び制御信号用リードのインナーリード間の少なくとも１以上のインナーリード間を他のインナーリードを跨いで電気的に接続するワイヤと、
   を備え、
   前記ワイヤが接続されているインナーリードの上面と前記半導体チップの裏面との距離が、前記ワイヤが接続されているインナーリードに挟まれているインナーリードの上面と前記半導体チップの裏面との距離よりも短い半導体装置。
2. インナーリード及びアウターリードを有する複数のリードと、
   前記複数のリード上に設けられる半導体チップと、
   前記半導体チップと前記複数のリードとの間に介在し、前記半導体チップの裏面と前記複数のリードとの間に隙間を形成するスペーサと、
   前記隙間に設けられ、前記半導体チップの裏面下において前記インナーリード間を電気的に接続するワイヤと、
   を備える半導体装置。
3. 前記ワイヤは、
   前記複数のリードのうち、電源用リードのインナーリード間、グランド用リードのインナーリード間及び制御信号用リードのインナーリード間の少なくとも１以上のインナーリード間を電気的に接続する請求項２に記載の半導体装置。
4. 前記ワイヤは、他のインナーリードを跨いで、前記インナーリード間を電気的に接続している請求項２又は請求項３に記載の半導体装置。
5. 前記ワイヤが接続されているインナーリードの上面と前記半導体チップの裏面との距離が、前記ワイヤが接続されているインナーリードに挟まれているインナーリードの上面と前記半導体チップの裏面との距離よりも短い請求項２乃至請求項４のいずれか１項に記載の半導体装置。
6. 前記半導体チップの裏面全体を覆う絶縁層を備え、
   前記スペーサは、
   前記半導体チップの裏面の一部に設けられている請求項２乃至請求項５のいずれか１項に記載の半導体装置。

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