JP2008311559A - 半導体パッケージ - Google Patents

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Abstract

【課題】リードフレームに複数の半導体素子を搭載する際に、パッケージサイズを増大させることなく、半導体素子の電極パッドとアウターリードの配列を変更する。
【解決手段】半導体パッケージ１は、アウターリード２３に接続されたインナーリード２１とアウターリード２３に接続されていない中継用インナーリード２２とを有するインナーリード部５を備えるリードフレーム２を具備する。リードフレーム２の下面には複数の半導体素子７が積層されている。半導体素子７の電極パッド８はインナーリード部５と金属ワイヤ１４を介して接続されている。中継用インナーリード２２の一端は金属ワイヤ１４を介して電極パッド８と接続されており、他端はインナーリード２１を跨ぐように配置された中継用金属ワイヤ２４を介してアウターリード２３と接続されている。
【選択図】図４

Description

本発明は複数の半導体素子を備える半導体パッケージに関する。
半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体素子を積層して封止した半導体パッケージが実用化されている。半導体パッケージの低コスト化等を優先させる場合には、半導体素子を搭載する回路基材として安価なリードフレームが使用される。リードフレームを用いた半導体パッケージ（ＴＳＯＰ等）において、複数の半導体素子はリードフレーム上に順に積層され、各電極パッドはリードフレームのリード部とボンディングワイヤ（金属ワイヤ）を介して電気的に接続される。
リードフレームの片面に半導体素子を搭載する場合、半導体素子の搭載数を増加させるために、素子搭載部がリード部より低くなるようにディプレス加工を施したリードフレームが用いられる。ディプレス加工はリードフレームの製造コスト、ひいては半導体パッケージの製造コストの増加要因となる。さらに、ディプレス加工を施したリードフレームは傾斜部を有するため、搭載可能な半導体素子の大きさが制約を受けることになる。
リードフレームの両面にそれぞれ複数の半導体素子を積層して搭載することも検討されている（特許文献１参照）。この場合、リードフレームの両面に半導体素子を搭載した状態で樹脂モールドされるため、半導体素子のパッド配列やそれに伴うリードフレームの形状によっては封止樹脂の充填性が低下する。このような点から、リードフレームの片面のみに半導体素子を多段に積層して搭載することが望まれるが、従来の片面積層構造はディプレス加工に起因する製造コストの増加、また素子サイズの制約等の問題を有している。
さらに、リードフレームのインナーリードとアウターリードの並び順は基本的に対応しているため、リードフレームで対応することが可能な回路には制約がある。すなわち、リードフレームは１枚の金属板にリードパターンを形成して作製されるため、インナーリードを交差させることはできない。ボンディングワイヤを交差させた場合には、ボンディングワイヤ同士が接触してショートするおそれがある。従って、半導体素子の電極パッドとアウターリードの並び順を入れ替えることはできない。
このような点に対して、特許文献２にはダイパット部とインナーリードとの間に、これらとは電気的に絶縁された中継用導体（再配線パターン）を設けたリードフレームとそれを用いた半導体パッケージが記載されている。再配線用導体をインナーリードとは別に配置したリードフレームを用いた場合には、パッケージサイズの増大が避けられない。半導体素子の大型化に伴って素子サイズとパッケージサイズとが近似してきていることから、大型の半導体素子を搭載した場合にパッケージサイズの増大を抑制しつつ、リードフレームで各種回路に対応することが求められている。
特開２００７−０３５８６５号公報 特開２０００−０７７５９５号公報
本発明の目的は、リードフレームに複数の半導体素子を搭載するにあたって、パッケージサイズを増大させることなく、半導体素子の電極パッドとリードフレームのアウターリードの配列を変更することを可能にした半導体パッケージを提供することにある。
本発明の態様に係る半導体パッケージは、複数のアウターリードを有するアウターリード部と、前記アウターリードに接続されたインナーリードと前記アウターリードに接続されていない中継用インナーリードとを有するインナーリード部とを備えるリードフレームと、前記リードフレームの下面側に積層された複数の半導体素子を有する半導体素子群と、前記インナーリード部と前記複数の半導体素子の電極パッドとを電気的に接続する接続用金属ワイヤと、前記半導体素子群を前記接続用金属ワイヤと共に封止する樹脂封止部とを具備し、前記中継用インナーリードの一端は前記接続用金属ワイヤを介して前記半導体素子の前記電極パッドと電気的に接続されており、他端は前記インナーリードを跨ぐように配置された中継用金属ワイヤを介して前記アウターリードと電気的に接続されていることを特徴としている。
本発明の態様に係る半導体パッケージによれば、中継用インナーリードと中継用金属ワイヤを使用することによって、半導体素子の電極パッドとリードフレームのアウターリード部との配列を変更することができる。従って、リードフレームで種々の回路への対応を図った半導体パッケージを提供することが可能となる。
以下、本発明を実施するための形態について説明する。本発明の実施形態による半導体パッケージについて、図１ないし図１１を参照して説明する。図１および図２は本発明の実施形態による半導体パッケージの外観を示しており、図３は図２のＡ部を拡大して示している。図４はリードフレームに半導体素子を搭載した状態、図５はリードフレームの構成、図６は積層された半導体素子に対する金属ワイヤの接続状態を示している。図７ないし図１０は各段の半導体素子とリードフレームとの接続状態、図１１はインナーリード部とアウターリード部との接続状態を拡大して示している。
これらの図に示す半導体パッケージ１は、素子搭載用の回路基材としてリードフレーム２を具備している。リードフレーム２は図５に示すように、リード部３と素子支持部４とを備えている。リード部３は、リードフレーム２に搭載される半導体素子との接続部となるインナーリード部５と、外部接続端子となるアウターリード部６とを有し、それぞれ複数のリードで構成されている。アウターリード部６は外方に向けて突出されている。
リードフレーム２は下面側の第１の主面２ａと上面側の第２の主面２ｂとを有している。半導体素子７は図２、図４および図６に示すように、リードフレーム２の下面（第１の主面）２ａ側に搭載されている。図４、図５および図７〜１１はリードフレーム２の下面２ａを示している。図６は半導体パッケージ１を反転させた状態、すなわちリードフレーム２の下面２ａを上方に向けた状態を示している。リードフレーム２の下面および上面とは、アウターリード部６を実装ボード等に接続した状態を基準とし、実装ボードの表面と対向する面を下面２ａ、実装ボードと対向する面とは反対側の面を上面２ｂとする。
リードフレーム２の下面２ａ側には、図６に示すように、第１の半導体素子７Ａ、第２の半導体素子７Ｂ、第３の半導体素子７Ｃおよび第４の半導体素子７Ｄが順に積層されて搭載されている。これら半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは半導体素子群を構成している。ここで、半導体素子群における半導体素子７の積層順は、リードフレーム２の下面２ａに積層された順番を示すものであり、半導体パッケージ１として見た場合には上から下に向けた順番となる。図６は半導体パッケージ１としては反転させた状態であるものの、半導体素子７の積層方向としては順方向の状態を示している。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの具体例としては、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリ素子が挙げられる。半導体素子７の搭載数は複数個（少なくとも２個）であればよく、４個に限られるものではない。半導体パッケージ１に収納する半導体素子７の数は２個、３個もしくは５個以上であってもよい。また、半導体素子７はＮＡＮＤ型フラッシュメモリのみに限られるものではなく、ＮＡＮＤ型フラッシュメモリとそのコントローラ素子の積層物等であってもよい。
第１の半導体素子７Ａは、第１の電極パッド８Ａが形成された電極形成面９Ａを有している。第１の半導体素子７Ａは電極形成面９Ａを下方（リードフレーム２の下面２ａに対応する方向）に向けて、リードフレーム２の下面２ａ側に第１の接着層１０を介して接着されている。後に詳述するように、インナーリード部５は半導体素子７の短辺側に配置されたアウターリード部６から半導体素子７のパッド配列辺（長辺）に向けて引き回されているため、第１の半導体素子７Ａは素子支持部４に加えて、インナーリード部５の一部に第１の接着層１０を介して接着されている。
第１の接着層１０には一般的なポリイミド樹脂を主成分とするダイアタッチフィルム（接着性絶縁樹脂フィルム）等が用いられる。第１の接着層１０の厚さは１０〜３０μｍの範囲とすることが好ましい。第１の接着層１０の厚さが１０μｍ未満であると、リードフレーム２と第１の半導体素子７Ａとの間の静電容量が増加する。第１の接着層１０の厚さが３０μｍを超えると半導体素子７の積層厚が厚くなる。ダイアタッチフィルムの代表的な厚さとしては１０μｍ、１５μｍ、２５μｍ等が挙げられる。
第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄも、同様に第２ないし第４の電極パッド８Ｂ、８Ｃ、８Ｄが形成された電極形成面９Ｂ、９Ｃ、９Ｄを有している。第２の半導体素子７Ｂは電極形成面９Ｂを下方に向けて、第１の半導体素子７Ａの電極形成面９Ａに第２の接着層１１を介して接着されている。同様に、第３および第４の半導体素子７Ｃ、７Ｄはそれぞれ電極形成面９Ｃ、９Ｄを下方に向け、第３の半導体素子７Ｃは第２の半導体素子７Ｂの電極形成面９Ｂに、また第４の半導体素子７Ｄは第３の半導体素子７Ｃの電極形成面９Ｃにそれぞれ第３および第４の接着層１２、１３を介して接着されている。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは矩形状でかつ同一の形状を有し、それぞれ長辺および短辺を揃えて積層されている。すなわち、リードフレーム２に対する半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの占有面積（積層後の素子占有面積）が最小面積（１個の半導体素子７の面積に相当）となるように、第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄはそれぞれ各辺を揃えて積層されている。これによって、大型の半導体素子７を収容した場合のパッケージサイズの増大を抑制している。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの電極パッド８Ａ、８Ｂ、８Ｃ、８Ｄは、それぞれインナーリード部５と第１ないし第４の金属ワイヤ（接続用金属ワイヤ）１４Ａ、１４Ｂ、１４Ｃ、１４Ｃを介して電気的に接続されている。接続用金属ワイヤ１４には一般的なＡｕワイヤやＣｕワイヤ等の金属細線が用いられる。接続用金属ワイヤ１４はループ高さを低減することが可能な逆ボンディングを適用してワイヤボンディングすることが好ましい。すなわち、電極パッド８上に予め金属バンプを形成しておき、金属ワイヤ１４の一端をインナーリード部５にボール接続し、他端を電極パッド８上に形成された金属バンプに接続することが好ましい。
第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは各辺を揃えて積層されているため、第１ないし第３の半導体素子７Ａ、７Ｂ、７Ｃに接続された第１ないし第３の金属ワイヤ１４Ａ、１４Ｂ、１４Ｃにはそれぞれ下方（図６では上側）に配置された半導体素子７が干渉し、ショート等の不具合が発生するおそれがある。そこで、第１の金属ワイヤ１４Ａの第１の電極パッド８Ａとの接続側端部（素子側端部）は、下方（積層順に対して上層）に位置する第２の半導体素子７Ｂを接着するための接着層（第２の接着層）１１内に埋め込まれている。同様に、第２および第３の金属ワイヤ１４Ｂ、１４Ｃの素子側端部は、それぞれ下方に位置する第３および第４の接着層１２、１３内に埋め込まれている。
このように、最下段（積層順では最上段）の第４の半導体素子７Ｄを除いて、第１ないし第３の半導体素子７Ａ、７Ｂ、７Ｃに接続された金属ワイヤ１４Ａ、１４Ｂ、１４Ｃの素子側端部を、下方（積層順では上方）に位置する接着層１１、１２、１３内に埋め込むことによって、第１の金属ワイヤ１４Ａと第２の半導体素子７Ｂとの接触、第２の金属ワイヤ１４Ｂと第３の半導体素子７Ｃとの接触、第３の金属ワイヤ１４Ｃと第４の半導体素子７Ｄとの接触を防止することができる。金属ワイヤ１４は接着層１１、１２、１３の厚さに基づいて半導体素子７から離間している。第２ないし第４の接着層１１、１２、１３はスペーサ層としての機能を併せ持つものである。
スペーサ層として機能する第２ないし第４の接着層１１、１２、１３は、接着機能を有することに加えて、半導体素子７の接着温度で軟化して金属ワイヤ１４を内部に取り込むことが可能な絶縁樹脂で構成される。このような絶縁樹脂としては、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂が挙げられる。接着層１１、１２、１３の厚さは３０〜１００μｍの範囲とすることが好ましく、さらに好ましくは５０〜８５μｍの範囲である。接着層１１、１２、１３の厚さが３０μｍ未満の場合、金属ワイヤ１４の半導体素子７との接触を抑制できないおそれがある。接着層１１、１２、１３の厚さが１００μｍを超えると、半導体素子７の積層厚が厚くなりすぎる。
各半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの厚さは必ずしも限定されるものではないが、ワイヤボンディング時には最下段に位置することになる第１の半導体素子７Ａの厚さは、他の半導体素子７Ｂ、７Ｃ、７Ｄの厚さより厚くすることが好ましい。具体的には、第１の半導体素子７Ａの厚さは第１の接着層１０の厚さと合計して１００μｍ以上とすることが好ましい。ただし、第１の半導体素子７Ａの厚さを厚くしすぎても積層厚が厚くなるだけであるため、第１の接着層１０の厚さと合計して１５０μｍ以下とすることが好ましい。
第１の半導体素子７Ａの厚さが第１の接着層１０の厚さと合計して１００μｍ未満であると、ワイヤボンディング時にダメージを受けるおそれがある。第１の半導体素子７Ａの厚さは８０〜１００μｍの範囲とすることがより好ましい。他の半導体素子７Ｂ、７Ｃ、７Ｄは、ワイヤボンディング時には下方に位置する接着層１１、１２、１３でボンディングダメージが緩和されるため、それらの厚さを薄くしてもダメージを受けるおそれはなく、逆に積層厚の増加を抑制する上で薄くすることが好ましい。
第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの厚さは、積層厚の増加を抑制する上で８０μｍ未満とすることが好ましく、さらに７０μｍ以下とすることが望ましい。第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの厚さの下限値は、特に限定されるものではなく、半導体素子の一般的な製造工程で作製が可能な範囲内（例えば２０μｍ以上）で薄くすることが好ましい。第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの厚さは、実用的には５０μｍ以上とすることが好ましい。いずれの厚さを選択した場合にも、第１の半導体素子７Ａの厚さを他の半導体素子７Ｂ、７Ｃ、７Ｄの厚さより厚くすることが好ましい。
リードフレーム２の下面２ａ側に積層されて搭載された第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは、インナーリード部５や第１ないし第４の金属ワイヤ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄと共に樹脂封止部１５で封止されている。樹脂封止部１５には一般的なエポキシ樹脂等が用いられる。これらによって、片面積層構造の半導体パッケージ１が構成されている。この実施形態の半導体パッケージ１は、半導体メモリ素子を多段に積層して高容量化を図った半導体記憶装置に好適である。
上述したように、第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは、リードフレーム２の片面（下面２ａ）に積層されて搭載されている。このため、半導体パッケージ１の厚さ内に半導体素子７の積層厚を収容するために、リードフレーム２の素子支持部４からインナーリード部５までを平坦化し、その上で素子支持部４とインナーリード部５とによる平坦部を樹脂封止部１５の上方側に配置している。言い換えると、リードフレーム２の下側の空間を確保するように、リードフレーム２の樹脂封止部１５からの突出部（リードの肩口）を通常より上側に位置させている。
具体的には図３に示すように、リードフレーム２の上面２ｂから樹脂封止部１５の上部までの厚さ（上側樹脂厚）Ｔ１を薄くし、リードフレーム２の下面２ａから樹脂封止部１５の下部までの厚さ（下側樹脂厚）Ｔ２を厚くしている。このような構成を適用することによって、リードフレーム２にディプレス加工を施すことなく、リードフレーム２の片面（下面２ａ）のみに半導体素子７を多段に積層して搭載することが可能となる。
例えば、リードフレーム２の厚さを１２５μｍ、第１の半導体素子７Ａと第１の接着層１０との合計厚を１１０μｍ（素子厚８５μｍ＋接着層厚２５μｍ）、第２ないし第４の半導体素子７Ｂ、７Ｃ、７Ｄの各厚さを７０μｍ、第２ないし第４の接着層１１、１２、１３の各厚さを６０μｍ、樹脂封止部１５の厚さを１０００μｍ（１ｍｍ）としたとき、樹脂封止部１５の上側樹脂厚Ｔ１を１８５μｍ、下側樹脂厚Ｔ２を６９０μｍとする。
このような構成を採用することによって、多段に積層した半導体素子７（積層厚＝４００μｍ）を、ディプレス加工を施していないリードフレーム２の片面（下面２ａ）のみに搭載することが可能となる。さらに、リードフレーム２の樹脂封止部１５からの突出部（リードの肩口）の位置を上側に設定することによって、アウターリード部６の高さが高くなる。これによって、半導体パッケージ１をマザーボード等に実装した際のアウターリード部６のバネ性が大きくなるため、半導体パッケージ１の実装信頼性、特に温度サイクルに対する信頼性（寿命）を向上させることができる。
さらに、リードフレーム２の半導体素子７と対向する部分（素子支持部４とインナーリード部５）を平坦化しているため、樹脂封止部１５の大きさを同一とした場合で比較すると、リードフレーム２にディプレス加工を施した場合に比べて、リードフレーム２に搭載可能な半導体素子７のサイズを大きくすることができる。複数の半導体素子７の各辺を揃えて積層することによっても、リードフレーム２に搭載可能な素子サイズが増大する。これらによって、素子サイズが大きい半導体素子７の搭載が可能となる。
次に、半導体素子７のパッド配列構造とリードフレーム２の形状について述べる。第１ないし第４の電極パッド８Ａ、８Ｂ、８Ｃ、８Ｄは、それぞれ第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄの外形の一辺、具体的に一方の長辺に沿って配列されている。すなわち、第１ないし第４の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは、図４に示すように長辺片側パッド構造を有している。一方、アウターリード部６は半導体素子７の対向する短辺からそれぞれ突出するように配置されている。アウターリード部６は半導体パッケージ１の両短辺からそれぞれ突出している。
このため、リードフレーム２はアウターリード部６を両短辺側に配置し、インナーリード部５のボンディング部分を長辺側に配置する必要がある。そこで、インナーリード部５はアウターリード部６から半導体素子７との接続位置（半導体素子７の一方の長辺に対応する位置）に向けて引き回されている。具体的には、インナーリード部５は短辺側に位置するアウターリード部６と接続された部分から９０度向きを変えるように、例えば約４５度の方向に２回屈曲させて長辺側に引き回されている。このようなリードフレーム２を用いることによって、両短辺からアウターリード部６を突出させた半導体パッケージ１に長辺片側パッド構造の半導体素子７を収容することが可能となる。
長辺片側パッド構造の半導体素子７は、短辺両側パッド構造の半導体素子や短辺片側パッド構造の半導体素子に比べて、素子サイズが制約されにくく、かつ接続電極数を多ピン化することができる。短辺両側パッド構造はリードフレーム２の形状を簡易化できるものの、長辺側の素子サイズが制約される。また、短辺片側パッド構造は長辺片側パッド構造に比べて接続電極数が制約される。このように、インナーリード部５を引き回したリードフレーム２と長辺片側パッド構造の半導体素子７とを組合せることによって、大型で接続電極数が多い半導体素子７をリードフレーム２に搭載することが可能となる。
インナーリード部５は短辺側から長辺側に引き回されているため、半導体素子７との接続部分側が動きやすい。そこで、インナーリード部５の半導体素子７との接続部分の近傍を絶縁テープ１６で固定している。絶縁テープ（リード固定テープ）１６はリードフレーム２の表面２ｂ側に貼り付けられている。これによって、インナーリード部５に対するボンディング性やリードフレーム２の取り扱い性を高めている。インナーリード部５を約４５度の方向に２回屈曲させて生じた空間には、リードフレーム２の対向する二辺（ここでは対向する長辺）のそれぞれと連結された素子支持部４を配置している。これによって、リードフレーム２による半導体素子７の支持性を高めている。素子支持部４は貫通孔１７を設けることで、第１の接着層１０に対する濡れ性を向上させている。
リードフレーム２はインナーリード部５を短辺側から長辺側に引き回したことによって、インナーリード部５の一部がリードフレーム２に搭載した半導体素子７と対向している。このような構造のリードフレーム２の両面に半導体素子を搭載すると、半導体素子に挟まれたリードフレーム２の隙間部分に封止樹脂を十分に充填することができないという問題が生じる。これに対して、半導体素子７はリードフレーム２の片面のみに搭載されているため、リードフレーム２の隙間部分にも封止樹脂を十分に充填することができる。これによって、封止信頼性に優れた半導体パッケージ１を提供することが可能となる。
次に、リードフレーム２の具体的な構造および各段の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄとの接続構造について述べる。図７は積層順が１段目となる第１の半導体素子７Ａとリードフレーム２との接続状態、図８は２段目の第２の半導体素子７Ｂとリードフレーム２との接続状態、図９は３段目の第３の半導体素子７Ｃとリードフレーム２との接続状態、図１０は４段目の第４の半導体素子７Ｄとリードフレーム２との接続状態を示している。図１１は各段の半導体素子７とリードフレーム２との接続状態の要部を拡大して示す図である。図１１は半導体素子７を透過してリードフレーム２を見た状態を示している。
各段の半導体素子７Ａ、７Ｂ、７Ｃ、７Ｄは同一構造を有している。従って、各段の電極パッド８Ａ、８Ｂ、８Ｃ、８Ｄの構造および配置は同一とされている。このような電極パッド８Ａ、８Ｂ、８Ｃ、８Ｄはそれぞれ接続用金属ワイヤ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄを介してインナーリード部５の一端と接続されている。ここで、従来のリードフレームではインナーリードとアウターリードとの配列が同一であるため、電極パッドの配列とアウターリードの配列も対応したものとなり、これらの並び順を入れ替えることはできない。これではリードフレームで各種回路に対応することができない。
そこで、この実施形態の半導体パッケージ１に適用されるリードフレーム２は、アウターリード部６に接続された通常のインナーリード２１に加えて、アウターリード部６に接続されていない中継用インナーリード２２を有するインナーリード部５を備えている。中継用インナーリード２２はアウターリード部６に接続されていないため、リード単独で見た場合には電気的に浮いた状態となっている。このような中継用インナーリード２２を用いることによって、電極パッド８の配列とアウターリード部６の配列を入れ替えることが可能となる。中継用インナーリード２２を用いた電極パッド８とアウターリード部６との接続状態について、図１１を参照して詳述する。
図１１に示すように、各半導体素子７は電源用電極パッド８１（ＶＥＸＴ）、グランド用電極パッド８２（ＶＳＳ）、チップイネーブル用電極パッド８３（ＣＥｎｘ）を有している。電源用電極パッド８１は共通のインナーリード２１Ａに、またグランド用電極パッド８２は共通のインナーリード２１Ｂにそれぞれ金属ワイヤ１４を介して接続されている。インナーリード２１Ａ、２１Ｂはアウターリード２３Ａ（ＶＣＣ）とアウターリード２３Ｂ（ＶＳＳ）に直接接続されており、通常のインナーリードである。
チップイネーブル用電極パッド８３（ＣＥｎｘ）はそれぞれ個別のインナーリードに金属ワイヤ１４を介して接続されている。１段目のチップイネーブル用電極パッド８３はインナーリード２１Ｃに接続されており、２段目のチップイネーブル用電極パッド８３はインナーリード２１Ｄに接続されている。これらインナーリード２１Ｃ、２１Ｄはアウターリード２３Ｃ（ＣＥ１）とアウターリード２３Ｄ（ＣＥ２）とそれぞれ直接接続されており、通常のインナーリードである。一方、３段目と４段目のチップイネーブル用電極パッド８３はそれぞれ中継用インナーリード２２Ａ、２２Ｂの一端に接続されている。
中継用インナーリード２２Ａ、２２Ｂの他端は、リード構造的にはアウターリードと接続されていないため、リード単独で見た場合には電気的に浮いた状態となっている。このような中継用インナーリード２２Ａ、２２Ｂの他端は、アウターリード２３Ｅ（ＣＥ３）とアウターリード２３Ｆ（ＣＥ４）とそれぞれ中継用金属ワイヤ２４Ａ、２４Ｂを介して電気的に接続されている。アウターリード２３Ｅ、２３Ｆもリード構造的にはインナーリードと接続されていないために電気的に浮いた状態となっている。
アウターリード２３Ｃ、２３Ｄとアウターリード２３Ｅ、２３Ｆとの間には、アウターリード２３Ａ、２３Ｂが配置されている。そこで、中継用金属ワイヤ２４Ａ、２４Ｂはインナーリード２１Ａ、２１Ｂを跨ぐように配置されている。すなわち、中継用インナーリード２２Ａの他端は、インナーリード２１Ａ、２１Ｂを飛び越す中継用金属ワイヤ２４Ａを介してアウターリード２３Ｅ（ＣＥ３）と電気的に接続されている。同様に、中継用インナーリード２２Ｂの他端は、インナーリード２１Ａ、２１Ｂを飛び越す中継用金属ワイヤ２４Ｂを介してアウターリード２３Ｆ（ＣＥ４）と電気的に接続されている。中継用金属ワイヤ２４は通常の金属ワイヤと同様にワイヤボンディングされる。
チップイネーブル用のアウターリード２３Ｃ、２３Ｄとアウターリード２３Ｅ、２３Ｆとの間に電源用のアウターリード２３Ａ、２３Ｂを配置した構造、すなわち電極パッド８とアウターリード２３の並び順を入れ替えた構造は、従来のリードフレームでは実現することができない。これに対して、中継用インナーリード２２Ａ、２２Ｂの他端とアウターリード２３Ｅ、２３Ｆとを、インナーリード２１Ａ、２１Ｂを跨ぐように配置された中継用金属ワイヤ２４Ａ、２４Ｂを介して電気的に接続することによって、電極パッド８とアウターリード２３の並び順を入れ替えることができる。
このように、中継用インナーリード２２と他のインナーリード２１を跨ぐように配置された中継用金属ワイヤ２４とを用いることによって、電極パッド８とアウターリード２３の並び順を入れ替えることができる。すなわち、リードフレーム２で各種回路に対応することが可能となる。さらに、中継用インナーリード２２を通常のインナーリード２１と同様に配置してインナーリード部５を構成しているため、半導体パッケージ１のサイズを増大させることなく、リードフレーム２で各種回路に対応することができる。すなわち、パッケージサイズを増大させることなく、各種回路に対応させたリードフレーム２に大型の半導体素子７を搭載することが可能となる。
また、リードフレーム２のアウターリード部６は図１２ないし図１６に示すように位置決め用突起３１を有している。図１２は図１３に示すリードフレーム２のＡ部を拡大して示している。図１４は図１２に示すリードフレームの樹脂封止工程およびダムバーカット工程後の状態を示している。図１５および図１６は半導体パッケージ１をテストソケット３２にセットした状態を示している。これらの図を参照して、アウターリード部６に設けられた位置決め用突起３１について詳述する。
リードフレーム２を用いた半導体パッケージ（ＴＳＯＰ等）１の動作確認は、テストソケット３２にセットして実施される。半導体パッケージ１をテストソケット３２にセットするにあたって、テストソケット３２の電極３３とアウターリード部６とが確実に接するように位置決めする必要がある。アウターリード部６のテストソケット３２に対する位置決めには、通常ダムバー３４をカットした部分（ダムバーカット部）３５が用いられている。ダムバー３４は樹脂封止工程（モールド工程）で封止樹脂を堰き止めるものであるため、樹脂封止部１５から０．２ｍｍ程度の位置に設けられている。
この実施形態の半導体パッケージ１のように、リードフレーム２の樹脂封止部１５からの突出部（リードの肩口）を通常より上側に位置させた場合、ダムバーカット部３５がテストソケット３２の位置決め面３６から外れてしまうおそれがある。そこで、この実施形態ではアウターリード部６に位置決め用突起３１を設けている。位置決め用突起３１はアウターリード部６の配列方向の両端に位置するアウターリード６１、６２に対して、それぞれ配列方向の外側に向けて突出するように設けられている。位置決め用突起３１はそれぞれダムバーカット部３５の下方に位置している。
リードフレーム２には図１２に示すように、ダムバーカット後に位置決め用突起３１となる棒３７が追加されている。棒３７はダムバー３４より外側に設けられている。樹脂封止後のリードフレーム２は図１４に示すように、アウターリード部６のリード同士を電気的に分離するためにダムバー３４が切断される。ダムバー３４をカットした部分は、ダムバーカット部３５としてアウターリード部６に残留する。この際、追加された棒３７を一緒に切断することによって、アウターリード部６に位置決め用突起３１が形成される。位置決め用突起３１は半導体パッケージ１のアウターリード部６の四隅に設けられる。
このような位置決め用突起３１を利用することによって、テストソケット３２の形状や構造を変更することなく、リードフレーム２（アウターリード部６）の肩口（樹脂封止部１５からの突出部）を通常より上側に位置させた半導体パッケージ１を、テストソケット３２に位置決めすることが可能となる。これはテストソケット３２の汎用化に繋がることから、半導体パッケージ１の製造コストの低減に寄与するものである。位置決め用突起３１は、この実施形態の半導体パッケージ１以外にも有用であり、テストソケットの各種半導体パッケージに対する汎用化に寄与するものである。
すなわち、半導体パッケージはリードフレームに対する半導体素子の搭載形態によって、ベッドタイプ、ＬＯＣタイプ、ＣＯＬタイプ等がある。ベッドタイプはリードフレームのベッド上に半導体素子をその回路面を上方に向けて搭載したものである。ＬＯＣタイプはインナーリードの下側に半導体素子をその回路面を上方に向けて搭載したものである。ＣＯＬタイプはインナーリードの下側に半導体素子をその回路面を下方に向けて搭載したものである。これら半導体素子の搭載形態によって、リードフレームの上側および下側の樹脂厚が異なり、また樹脂封止部から引出されるアウターリードの位置も異なる。
ＬＯＣタイプやＣＯＬタイプの半導体パッケージを、ベッドタイプ用のテストソケットにセットすると、ピン数はベッドタイプと同じであったとしても、アウターリード側面のダムバーカット部が高い位置に存在することになるため、ベッドタイプ用のテストソケットの位置決め面から外れてしまう。このように、ベッドタイプ用のテストソケットでは、ＬＯＣタイプやＣＯＬタイプの半導体パッケージをテストすることができない。
ベッドタイプ用のテストソケットが既存であっても、ＬＯＣタイプやＣＯＬタイプ用のテストソケットを別途製作する必要が生じる。さらに、ベッドタイプとＬＯＣタイプやＣＯＬタイプとでテスト工程の段取り替えが必要になり、生産性の低下を招くことになる。逆に、ＬＯＣタイプやＣＯＬタイプ用のテストソケットが既存であれば、ベッドタイプの半導体パッケージにも使用することができるが、タムバーカット部が通常よりもテストソケットの位置決め面と長い距離を擦れることになるため、あまり望ましくはない。
このような場合において、アウターリードにダムバーカット部とは別に位置決め用突起を形成しておくことによって、各種形状の半導体パッケージを同じテストソケットで動作確認することが可能となる。例えば、ベッドタイプ用のテストソケットを使用する場合、ベッドタイプの半導体パッケージはタムバーカット部で位置決めされる。また、ＬＯＣタイプやＣＯＬタイプの半導体パッケージでは、位置決め用突起がテストソケットの位置決め面と接触するため、ベッドタイプ用テストソケットに正しく位置決めされる。これらによって、各種半導体パッケージの良否テストを実施することが可能となる。
なお、本発明は上記した各実施形態に限定されるものではなく、複数の半導体素子をリードフレームの片面に積層して搭載した各種の半導体パッケージに適用することができる。そのような半導体パッケージも本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の実施形態による半導体パッケージを示す平面図である。 図１に示す半導体パッケージの正面図である。 図２のＡ部を拡大して示す図である。 本発明の実施形態におけるリードフレームに半導体素子を搭載した状態を示す平面図である。 本発明の実施形態におけるリードフレームの構成を示す平面図である。 図４の一部を拡大して示す断面図である。 本発明の実施形態におけるリードフレームに１段目の半導体素子を搭載して接続した状態を示す平面図である。 本発明の実施形態におけるリードフレームに２段目の半導体素子を搭載して接続した状態を示す平面図である。 本発明の実施形態におけるリードフレームに３段目の半導体素子を搭載して接続した状態を示す平面図である。 本発明の実施形態におけるリードフレームに４段目の半導体素子を搭載して接続した状態を示す平面図である。 本発明の実施形態におけるリードフレームと各段の半導体素子との接続状態を拡大して示す平面図である。 アウターリード部に位置決め用突起を形成するための構成を有するリードフレームの一部を拡大して示す平面図である。 図１２に示すリードフレームの全体図である。 図１２に示すリードフレームに樹脂封止工程およびダムバーカット工程を実施した後の状態を示す平面図である。 本発明の実施形態による半導体パッケージをテストソケットにセットした状態を示す平面図である。 図１５の側面図である。
符号の説明
１…半導体パッケージ、２…リードフレーム、３…リード部、４…素子支持部、５…インナーリード部、６…アウターリード部、７，７Ａ，７Ｂ，７Ｃ，７Ｄ…半導体素子、８，８Ａ，８Ｂ，８Ｃ，８Ｄ…電極パッド、９，９Ａ，９Ｂ，９Ｃ，９Ｄ…電極形成面、１０…第１の接着層、１１…第２の接着層、１２…第３の接着層、１３…第４の接着層、１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ…接続用金属ワイヤ、１５…樹脂封止部、２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ…インナーリード、２２，２２Ａ，２２Ｂ…中継用インナーリード、２３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ，２３Ｅ，２３Ｆ…アウターリード、２４，２４Ａ，２４Ｂ…中継用金属ワイヤ、３１…位置決め用突起、３２…テストソケット、３５…ダムバーカット部。

Claims (5)

  1. 複数のアウターリードを有するアウターリード部と、前記アウターリードに接続されたインナーリードと前記アウターリードに接続されていない中継用インナーリードとを有するインナーリード部とを備えるリードフレームと、
    前記リードフレームの下面側に積層された複数の半導体素子を有する半導体素子群と、
    前記インナーリード部と前記複数の半導体素子の電極パッドとを電気的に接続する接続用金属ワイヤと、
    前記半導体素子群を前記接続用金属ワイヤと共に封止する樹脂封止部とを具備し、
    前記中継用インナーリードの一端は前記接続用金属ワイヤを介して前記半導体素子の前記電極パッドと電気的に接続されており、他端は前記インナーリードを跨ぐように配置された中継用金属ワイヤを介して前記アウターリードと電気的に接続されていることを特徴とする半導体パッケージ。
  2. 請求項１記載の半導体パッケージにおいて、
    前記複数の半導体素子は接着層を介して積層されており、前記リードフレームへの積層順に対して下層側の前記半導体素子に接続された前記接続用金属ワイヤの素子側端部は、前記積層順に対して上層側の前記半導体素子を接着する前記接着層内に埋め込まれていることを特徴とする半導体パッケージ。
  3. 請求項１または請求項２記載の半導体パッケージにおいて、
    前記リードフレームは素子支持部を有し、前記素子支持部から前記インナーリード部までが平坦化されていることを特徴とする半導体パッケージ。
  4. 請求項１ないし請求項３のいずれか１項記載の半導体パッケージにおいて、
    前記電極パッドは前記半導体素子の片側の長辺に沿って配列されており、かつ前記アウターリード部は前記半導体素子の対向する短辺からそれぞれ突出するように配置されていると共に、前記インナーリード部は前記アウターリード部から前記電極パッドが配列された前記半導体素子の長辺に向けて引き回されていることを特徴とする半導体パッケージ。
  5. 請求項１ないし請求項４のいずれか１項記載の半導体パッケージにおいて、
    前記アウターリード部の配列方向の両端に位置する前記アウターリードは、それぞれダムバーカット部の下方に設けられ、前記配列方向の外側に向けて突出された位置決め用突起を有することを特徴とする半導体パッケージ。
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