CN110034086A - 引线架 - Google Patents

引线架 Download PDF

Info

Publication number
CN110034086A
CN110034086A CN201910188128.8A CN201910188128A CN110034086A CN 110034086 A CN110034086 A CN 110034086A CN 201910188128 A CN201910188128 A CN 201910188128A CN 110034086 A CN110034086 A CN 110034086A
Authority
CN
China
Prior art keywords
lead
signal
power supply
wiring part
sheet portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910188128.8A
Other languages
English (en)
Other versions
CN110034086B (zh
Inventor
石井齐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to CN201910188128.8A priority Critical patent/CN110034086B/zh
Publication of CN110034086A publication Critical patent/CN110034086A/zh
Application granted granted Critical
Publication of CN110034086B publication Critical patent/CN110034086B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

本发明的实施方式提供一种引线架。实施方式的半导体装置的制造方法具备：对引线架实施去除配线部的加工而将第二电源用引线的一部分、第一信号用引线的一部分及第二信号用引线的一部分分离的步骤；将半导体芯片搭载在引线架上的步骤；形成横跨第二信号用引线而将第一电源用引线与第二电源用引线之间电连接的接合线的步骤；形成密封树脂层的步骤；以及将支撑部与第一电源用引线的一部分以及第一及第二信号用引线的另一部分之间的连接部的各者切断的步骤。

Description

引线架
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2016年4月18日、申请号为201610239696.2、发明名称为“半导体装置的制造方法”的发明专利申请案。
[相关申请案]
本申请案享有以日本专利申请案2015-181478号(申请日：2015年9月15日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种引线架。
背景技术
在具备包含外引线与内引线的引线及半导体芯片的半导体装置中，例如通过接合线而将半导体芯片的电极垫与内引线之间电连接。
在具备多个信号用引线的半导体装置中，存在根据半导体装置的标准而并列设置2个以上的信号用引线的外引线的情况。此时，有在并列设置的信号用引线间产生信号的噪声等干扰而引起半导体装置的动作不良的情况。
并列设置的信号用引线的间隔越窄，所述信号的干扰所致的影响越显著。另一方面，就半导体装置的高性能化或小型化的观点来说，要求缩窄引线的间隔而提高引线的集成密度。
发明内容
本发明的实施方式提供一种能够抑制多个信号用引线间的信号干扰的半导体装置的制造方法。
实施方式的半导体装置的制造方法具备：对引线架实施去除配线部的加工而将第二电源用引线的一部分、第一信号用引线的一部分及第二信号用引线的一部分分离的步骤，该引线架具备：第一电源用引线；第一信号用引线；第二信号用引线，设置在第一电源用引线与第一信号用引线之间；第二电源用引线，设置在第一信号用引线与第二信号用引线之间；配线部，将第二电源用引线的一部分、第一信号用引线的一部分与第二信号用引线的一部分之间连接；以及支撑部，连接于第一电源用引线的一部分、第一信号用引线的另一部分、及第二信号用引线的另一部分；且第一电源用引线以及第一及第二信号用引线各自包含内引线与外引线，第二电源用引线包含内引线；将半导体芯片搭载在引线架上的步骤；形成将第一及第二信号用引线以及第二电源用引线与半导体芯片之间分别电连接的第一接合线、及横跨第二信号用引线而将第一电源用引线与第二电源用引线之间电连接的第二接合线的步骤；形成将第一及第二电源用引线以及第一及第二信号用引线各自的内引线、第二电源用引线的内引线、半导体芯片、以及第一及第二接合线密封的密封树脂层的步骤；以及将支撑部与第一电源用引线的一部分以及第一及第二信号用引线的另一部分之间的连接部的各者切断的步骤。
附图说明
图1是表示引线架的构造例的俯视示意图。
图2是表示图1所示的引线架的一部分的放大图。
图3是表示引线架加工步骤后的引线架的一部分的放大图。
图4是表示引线架的另一构造例的图。
图5是表示半导体装置的构造例的俯视示意图。
图6是表示图5所示的半导体装置的一部分的放大图。
图7是表示图6所示的半导体装置的一部分的剖面示意图。
图8是表示图5所示的半导体装置的另一部分的放大图。
图9是图8所示的半导体装置的另一部分的剖面示意图。
具体实施方式
以下，参照附图对实施方式进行说明。存在附图中所记载的各构成要素的厚度与平面尺寸的关系、各构成要素的厚度的比率等与实物不同的情况。此外，在实施方式中，对于实质上相同的构成要素标注相同的符号并适当省略说明。
作为半导体装置的制造方法例，参照图1至图9对作为TSOP(Thin Small OutlinePackage：TSOP，薄型小尺寸封装)的半导体装置的制造方法例进行说明。半导体装置的制造方法例具备引线架准备步骤、引线架加工步骤、芯片搭载步骤、打线接合步骤、树脂密封步骤、镀敷步骤、及修整成形(T/F)步骤。各步骤的顺序并不限定于以上所列举的顺序。
图1是表示引线架的构造例的俯视示意图。图1表示包含X轴及与X轴正交的Y轴的引线架1的X-Y平面。
在引线架准备步骤中，如图1所示，准备具有多个引线11及支撑多个引线11的支撑部12的引线架1。引线架1是搭载半导体芯片等元件的金属板。作为引线架1，例如可列举使用铜、铜合金或42合金等铁及镍的合金等的引线架。
多个引线11中的至少一者是通过贴附在半导体芯片的与搭载面为相反侧的面的聚酰亚胺等绝缘性带13而补强。在图1中设置着多个绝缘性带13。
作为多个引线11，例如可列举输入输出信号(IO)、数据选通信号(DQS)、读出赋能信号(RE)、待命/忙碌信号(RB)、芯片赋能信号(CE)、地址锁存赋能信号(ALE)、写入赋能信号(WE)、写入保护信号(RP)或零商(Zero Quotient)信号(ZQ)等信号用引线、或电源(VCC)、电源(VPP)、电源(VSS)等电源用引线等。也可使用差动信号作为所述信号。多个引线11也可具有未连接(NC)的引线。各种引线的排列顺序是根据半导体装置的标准或规格等而设定。
支撑部12例如是以包围多个引线11的方式设定。支撑部12连接在多个引线11的至少一者的一部分。另外，支撑部12也可支撑多个半导体装置的引线。
图2是表示图1所示的引线架的一部分(区域100的一部分)的放大图。在图2中，图示电源用引线111、信号用引线112、信号用引线113、电源用引线114作为多个引线11。
电源用引线111、信号用引线112、及信号用引线113各自包含外引线及从该外引线延伸的内引线。内引线是在树脂密封步骤后支撑在密封树脂层的部分。外引线是连接在支撑部12且在树脂密封步骤后从密封树脂层突出的部分。电源用引线111、信号用引线112、及信号用引线113的外引线的各者例如沿Y轴并列设置在X-Y平面。
电源用引线111在内引线的端部具有接合垫部111a。接合垫部111a具有在与电源用引线111的长度方向交叉的方向上具有长度方向的形状。例如，接合垫部111a的平面形状为在Y轴方向上具有长边的长方形。
信号用引线113设置在电源用引线111与信号用引线112之间。在半导体装置的标准上，信号用引线112的外引线及信号用引线113的外引线是以相邻的方式并列设置。信号用引线112的外引线与信号用引线113的外引线的间隔例如为0.5mm以下。
电源用引线114设置在信号用引线112与信号用引线113之间。通过电源用引线114设置在信号用引线112与信号用引线113之间，例如即便在使引线高密度化的情况下，也能够抑制在信号用引线112的信号与信号用引线113的信号之间产生的噪声等干扰。
电源用引线114具有接合垫部114a。接合垫部114a具有在与接合垫部111a相同的方向上具有长度方向的形状。例如，接合垫部114a的平面形状为在Y轴方向上具有长边的长方形。
电源用引线114包含内引线而不包含外引线。当信号用引线112的外引线与信号用引线113的外引线的间隔较窄时，难以在信号用引线112的外引线与信号用引线113的外引线之间配置电源用引线114的外引线。
电源用引线114在打线接合步骤中电连接于电源用引线111。也就是说，电源用引线111的外引线具有作为电源用引线114的外引线的功能。
电源用引线114长于电源用引线111。此外，电源用引线111与电源用引线114的合计长度例如可长于信号用引线112且短于信号用引线113。
电源用引线114的信号用引线112与信号用引线113之间的部分越长，越能够抑制信号用引线112与信号用引线113之间的干扰。然而，较长的引线在半导体装置的制造过程中容易变形。如果引线变形，那么例如存在半导体芯片容易从引线剥落的情况或有在打线接合时在接合线与引线之间产生连接不良的情况。
如图2所示，引线架1具有将信号用引线112、信号用引线113及电源用引线114之间连接的配线部115。此时，电源用引线114是通过配线部115及绝缘性带13而补强。因此，即便在电源用引线114较长的情况下，也能够抑制多余的变形。配线部115的形状只要为能够将信号用引线112、信号用引线113及电源用引线114之间连接的形状，那么并无特别限定。另外，并不限定于配线部115，引线架1也可具有将多个信号用引线与电源用引线连接的其他配线部。
图3是表示引线架加工步骤后的引线架的一部分(区域100的一部分)的放大图。在引线架加工步骤中，实施去除配线部115的加工而将信号用引线112的一部分、信号用引线113的一部分及电源用引线114的一部分(接合垫部114a)分离。配线部115例如是通过使用冲裁加工用的加工装置对配线部115进行冲裁而去除。加工装置例如可使用芯片接合装置。例如，在将引线架1配置(装载)在芯片接合装置后，对配线部15进行冲裁。然后，在未将引线架1从芯片接合装置去除(卸载)的情况下将后述的半导体芯片2搭载于引线架1。在搭载半导体芯片2之后，将引线架1从芯片接合装置去除(卸载)，并执行其后的步骤、例如后述的打线接合步骤。在去除配线部115后，将接合垫部114a配置在电源用引线114的端部。此外，露出部也可残存在信号用引线112及信号用引线113的一部分。
通过改变加工装置的冲裁部件的形状，即便是具有与图2不同的形状的配线部115，也可将其去除。图4是表示配线部115的另一例的俯视示意图。在图4中，配线部115具有从信号用引线112分支的配线部112a、及从信号用引线113分支的配线部113a。
配线部112a及配线部113a设置在信号用引线112与信号用引线113之间，且沿X轴方向延伸。因此，能够扩大配线部115的宽度。因此，能够使接合垫部114a的长边沿Y轴方向变长至配线部112a的宽度与配线部113a的宽度的总和以上。
图5是表示能够使用所述半导体装置的制造方法制造的半导体装置的构造例的俯视示意图。图5表示半导体装置10的X-Y平面。在图5中图示多个引线11、绝缘性带13、半导体芯片2、接合线3、及密封树脂层4。另外，在图5中，为了便于说明，透过密封树脂层4的内部而图示。此外，对于与图1至图4的共通部分，适当引用图1至图4的说明。
图6是表示图5所示的半导体装置的一部分(区域101的一部分)的放大图。图7是图6所示的半导体装置的一部分(区域101的一部分)的剖面示意图。图7表示作为一例的包含电源用引线114及接合线33的剖面。图8是表示图5所示的半导体装置的另一部分(区域102的一部分)的放大图。图9是图8所示的半导体装置的另一部分(区域102的一部分)的剖面示意图。图9表示作为一例的包含电源用引线111、114及信号用引线112、113、以及接合线34及接合线35的剖面。
在芯片搭载步骤中，将半导体芯片2搭载在多个引线11的内引线的至少一者之上。在图5中，半导体芯片2设置在信号用引线112、信号用引线113、及电源用引线114的内引线上，但并未设置在电源用引线111的内引线上。
半导体芯片2具有多个电极垫21。多个电极垫21在半导体芯片2的表面露出。多个电极垫21可沿半导体芯片2的一边而设置。通过沿半导体芯片2的一边而设置多个电极垫21，能够缩小芯片尺寸。作为半导体芯片2，例如可列举NAND(Not AND，与非)型闪速存储器等存储器元件或存储器控制器等所使用的半导体芯片。在图6中，图示电极垫211至电极垫213作为多个电极垫21。
半导体芯片2例如是使用芯片接合装置而搭载。例如，半导体芯片2是通过接合头而搭载在多个引线11的至少一者之上。如图7所示，半导体芯片2隔着具有绝缘性的芯片粘接膜等有机粘接层6而搭载在多个引线11的一者之上。此时，多个引线11的内引线的至少一者粘接在有机粘接层6。也就是说，多个引线11的内引线的至少一者是通过有机粘接层6及绝缘性带13而补强，因此在其后的步骤中能够抑制引线的多余的变形。作为有机粘接层6，可使用例如使用有聚酰亚胺树脂、环氧树脂或丙烯酸系树脂等的热固性树脂或光硬化性树脂等。半导体芯片2优选在去除配线部115后搭载。当在搭载半导体芯片后去除配线部115时，会存在对半导体芯片造成损害的情况。
在打线接合步骤中，形成将多个电极垫21与多个引线11之间电连接的多个接合线3。作为接合线3，可列举例如金导线、银导线、铜导线等。也可利用钯膜覆盖铜导线的表面。接合线3是通过打线接合而电连接于引线及电极垫。
在图6中图示将信号用引线112与电极垫211电连接的接合线31、将信号用引线113与电极垫212电连接的接合线32、将电源用引线114与电极垫213电连接的接合线33、及将电源用引线114与其他电源用引线电连接的接合线34。通过利用接合线将多个电源用引线电连接，能够使电源或接地的电位稳定或降低电源-接地间的电感。
在图8及图9中图示横跨信号用引线113而将电源用引线111的接合垫部111a与电源用引线114的接合垫部114a电连接的接合线35、及横跨信号用引线112而将接合垫部114a与其他电源用引线电连接的接合线36。接合线35与信号用引线113隔开，接合线36与信号用引线112隔开。
通过接合线步骤而将电源用引线114电连接在电源用引线111。因此，即便在电源用引线114不包含外引线的情况下，也能够使电源用引线111的外引线发挥作为电源用引线114的外引线的功能。
接合线35优选沿接合垫部111a及接合垫部114a的长度方向延伸。如果接合垫部111a及接合垫部114a在接合线35的延伸方向上较长，那么容易使接合线35相对于接合垫部111a或接合垫部114a的角度较大。因此，能够抑制接合线35与信号用引线113之间的短路。
在树脂密封步骤中，形成将多个引线11的内引线、半导体芯片2、及多个接合线3密封的密封树脂层4。在图7及图9中图示将电源用引线111、信号用引线112、信号用引线113、及电源用引线114各自的内引线、半导体芯片2、接合线31至接合线36密封的密封树脂层4。如图7及图9所示，密封树脂层4是以覆盖多个引线11的内引线的上表面及下表面的方式设置。
密封树脂层4含有SiO2等无机填充材料。此外，无机填充材料除SiO2以外，也可包含例如氢氧化铝、碳酸钙、氧化铝、氮化硼、氧化钛、或钛酸钡等。无机填充材料例如为粒状，具有调整密封树脂层4的黏度或硬度等的功能。密封树脂层4中的无机填充材料的含量例如为60％以上且90％以下。作为密封树脂层4，例如可使用无机填充材料与绝缘性有机树脂材料的混合物。作为有机树脂材料，例如可列举环氧树脂。
作为密封树脂层4的形成方法，例如可列举使用无机填充材料与有机树脂等的混合物的转移模塑法、压缩模塑法、注射模塑法、片状模塑法、或树脂点胶法等。
在镀敷步骤中，对多个引线11的表面实施镀敷加工。例如使用包含锡等的焊料材料进行电场电镀等镀敷加工。通过实施镀敷加工，能够抑制例如多个引线11的氧化。
修整成形(T/F)步骤包含将多个引线11与支撑部12之间的连接部切断而切出半导体装置10的步骤(修整步骤)、及使多个引线11的外引线配合于半导体装置10的最终形状而变形的步骤(成形步骤)。在修整步骤中，也将电源用引线111、信号用引线112、及信号用引线113的外引线与支撑部12之间的连接部切断。
通过以上步骤，能够制造出半导体装置10。如图5至图9所示，半导体装置10具备多个引线11、搭载在多个引线11上且具有多个电极垫21的半导体芯片2、将多个电极垫21与多个引线11连接的多个接合线3、及将多个引线11的内引线、半导体芯片2、及多个接合线3密封的密封树脂层4。另外，半导体芯片2也可搭载在与图7所示的半导体芯片2的搭载面为相反侧的多个引线11的面。此外，在X-Y平面内，从电源用引线114的接合垫部114a至密封树脂层4的端部为止的最短距离，可短于从接合垫部114a至密封树脂层4的中心为止的距离。进而，图5至图9所示的半导体装置10为TSOP，但也可具有其他封装结构。
所述实施方式是作为例子而提出者，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
1 引线架
2 半导体芯片
3 接合线
4 密封树脂层
6 有机粘接层
10 半导体装置
11 引线
12 支撑部
13 绝缘性带
21 电极垫
31 接合线
32 接合线
33 接合线
34 接合线
35 接合线
36 接合线
100 区域
101 区域
102 区域
111 电源用引线
111a 接合垫部
112 信号用引线
112a 配线部
113 信号用引线
113a 配线部
114 电源用引线
114a 接合垫部
115 配线部
211 电极垫
212 电极垫
213 电极垫

Claims (5)

1.一种引线架，其特征在于具备：
第一电源用引线；
第一信号用引线；
第二信号用引线，设置在所述第一电源用引线与所述第一信号用引线之间；
第二电源用引线，设置在所述第一信号用引线与所述第二信号用引线之间；
配线部，将所述第二电源用引线的一部分、所述第一信号用引线的一部分与第二信号用引线的一部分之间连接；以及
支撑部，连接在所述第一电源用引线的一部分、所述第一信号用引线的另一部分、及所述第二信号用引线的另一部分；且
所述第一电源用引线以及所述第一及第二信号用引线各自包含内引线与外引线；
所述第二电源用引线包含内引线。
2.根据权利要求1所述的引线架，其特征在于：还具有：绝缘性带，补强所述第一信号用引线、所述第二信号用引线及所述第二电源用引线。
3.根据权利要求1所述的引线架，其特征在于：
所述第一电源用引线的内引线具有第一接合垫部，
所述第二电源用引线的内引线具有第二接合垫部，
所述配线部将所述第二接合垫部、所述第一信号用引线的一部分与所述第二信号用引线的一部分之间连接。
4.根据权利要求3所述的引线架，其特征在于：
所述第一及第二接合垫部具有在相同的方向上具有长度方向的形状。
5.根据权利要求1至4中任一项所述的引线架，其特征在于：
所述配线部具有：第一配线部，从所述第一信号用引线分支，且设置在所述第一信号用引线与所述第二信号用引线之间；以及
第二配线部，从所述第二信号用引线分支，且设置在所述第一配线部与所述第二信号用引线之间。
CN201910188128.8A 2015-09-15 2016-04-18 引线架 Active CN110034086B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910188128.8A CN110034086B (zh) 2015-09-15 2016-04-18 引线架

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015181478A JP6352876B2 (ja) 2015-09-15 2015-09-15 半導体装置の製造方法
JP2015-181478 2015-09-15
CN201610239696.2A CN106531709B (zh) 2015-09-15 2016-04-18 半导体装置的制造方法
CN201910188128.8A CN110034086B (zh) 2015-09-15 2016-04-18 引线架

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610239696.2A Division CN106531709B (zh) 2015-09-15 2016-04-18 半导体装置的制造方法

Publications (2)

Publication Number Publication Date
CN110034086A true CN110034086A (zh) 2019-07-19
CN110034086B CN110034086B (zh) 2024-03-01

Family

ID=58358048

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910188128.8A Active CN110034086B (zh) 2015-09-15 2016-04-18 引线架
CN201610239696.2A Active CN106531709B (zh) 2015-09-15 2016-04-18 半导体装置的制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610239696.2A Active CN106531709B (zh) 2015-09-15 2016-04-18 半导体装置的制造方法

Country Status (3)

Country Link
JP (1) JP6352876B2 (zh)
CN (2) CN110034086B (zh)
TW (1) TWI581349B (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152966A (ja) * 1989-11-09 1991-06-28 Nec Corp 半導体装置用リードフレーム
JPH0677273A (ja) * 1992-07-08 1994-03-18 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JPH07307428A (ja) * 1994-05-11 1995-11-21 Toppan Printing Co Ltd リードフレーム
US5497030A (en) * 1993-06-24 1996-03-05 Shinko Electric Industries Co., Ltd. Lead frame and resin-molded-type semiconductor device
JPH08148634A (ja) * 1994-11-21 1996-06-07 Hitachi Ltd リードフレームならびにそれを用いた半導体装置およびその製造方法
JPH08162585A (ja) * 1994-12-06 1996-06-21 Hitachi Constr Mach Co Ltd リードフレームの加工方法及びリードフレーム並びに半導体装置
JPH1140721A (ja) * 1997-07-15 1999-02-12 Matsushita Electron Corp リードフレーム、半導体装置およびそれらの製造方法
CN1213175A (zh) * 1997-09-29 1999-04-07 株式会社日立制作所 半导体器件及其制造方法
JPH11340405A (ja) * 1998-05-22 1999-12-10 Fujitsu Quantum Devices Kk リードフレーム、半導体装置およびその製造方法
CN1802742A (zh) * 2003-06-09 2006-07-12 飞思卡尔半导体公司 具有最优化的线接合配置的半导体封装
CN101312176A (zh) * 2007-05-25 2008-11-26 富士通株式会社 半导体器件、引线框以及半导体器件的安装结构
JP2008311559A (ja) * 2007-06-18 2008-12-25 Toshiba Corp 半導体パッケージ
US20100110654A1 (en) * 2008-11-04 2010-05-06 Chin-Fa Wang Inner-connecting structure of lead frame and its connecting method
JP2013016666A (ja) * 2011-07-05 2013-01-24 Renesas Electronics Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
JPH0750764B2 (ja) * 1989-07-05 1995-05-31 株式会社三井ハイテック リードフレームの製造方法
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US7875963B1 (en) * 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152966A (ja) * 1989-11-09 1991-06-28 Nec Corp 半導体装置用リードフレーム
JPH0677273A (ja) * 1992-07-08 1994-03-18 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
US5497030A (en) * 1993-06-24 1996-03-05 Shinko Electric Industries Co., Ltd. Lead frame and resin-molded-type semiconductor device
JPH07307428A (ja) * 1994-05-11 1995-11-21 Toppan Printing Co Ltd リードフレーム
JPH08148634A (ja) * 1994-11-21 1996-06-07 Hitachi Ltd リードフレームならびにそれを用いた半導体装置およびその製造方法
JPH08162585A (ja) * 1994-12-06 1996-06-21 Hitachi Constr Mach Co Ltd リードフレームの加工方法及びリードフレーム並びに半導体装置
JPH1140721A (ja) * 1997-07-15 1999-02-12 Matsushita Electron Corp リードフレーム、半導体装置およびそれらの製造方法
CN1213175A (zh) * 1997-09-29 1999-04-07 株式会社日立制作所 半导体器件及其制造方法
JPH11340405A (ja) * 1998-05-22 1999-12-10 Fujitsu Quantum Devices Kk リードフレーム、半導体装置およびその製造方法
CN1802742A (zh) * 2003-06-09 2006-07-12 飞思卡尔半导体公司 具有最优化的线接合配置的半导体封装
CN101312176A (zh) * 2007-05-25 2008-11-26 富士通株式会社 半导体器件、引线框以及半导体器件的安装结构
JP2008311559A (ja) * 2007-06-18 2008-12-25 Toshiba Corp 半導体パッケージ
US20100110654A1 (en) * 2008-11-04 2010-05-06 Chin-Fa Wang Inner-connecting structure of lead frame and its connecting method
JP2013016666A (ja) * 2011-07-05 2013-01-24 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
JP6352876B2 (ja) 2018-07-04
CN106531709B (zh) 2019-04-05
TWI581349B (zh) 2017-05-01
CN106531709A (zh) 2017-03-22
CN110034086B (zh) 2024-03-01
JP2017059613A (ja) 2017-03-23
TW201711115A (zh) 2017-03-16

Similar Documents

Publication Publication Date Title
KR101075360B1 (ko) 집적 회로 스택 쌓기 집적 회로 패키지 및 그 제조 방법
US6869825B2 (en) Folded BGA package design with shortened communication paths and more electrical routing flexibility
US8154112B2 (en) Semiconductor memory apparatus
JP5337110B2 (ja) 半導体記憶装置
CN103681571A (zh) 半导体存储卡及其制造方法
KR20100019578A (ko) Ｌｅｄ를 포함하는 반도체 장치 및 ｌｅｄ를 포함하는 반도체 장치의 제조 방법
US7851902B2 (en) Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
KR20080080296A (ko) 고밀도 3차원 반도체 다이 패키지
KR20160025945A (ko) 전자부품이 내장된 반도체 패키지
JP2003141485A (ja) 半導体装置、電子カード及びパッド再配置基板
US7633763B1 (en) Double mold memory card and its manufacturing method
KR20090091114A (ko) 고 용량 메모리 카드를 위한 단일층 기판을 형성하는 방법
CN107204299B (zh) 半导体装置的制造方法及半导体装置
CN105845640A (zh) 半导体封装及其制造方法、包括其的存储卡和电子系统
JP2007128953A (ja) 半導体装置とそれを用いたメモリカード
CN106531709B (zh) 半导体装置的制造方法
KR20020085102A (ko) 칩 적층형 반도체 패키지
TWI603406B (zh) Method of manufacturing semiconductor device, semiconductor device and lead frame
JP2007005443A (ja) 半導体装置およびその製造方法
TWI543317B (zh) Semiconductor device
JPH02134859A (ja) マルチチップ半導体装置とその製造方法
TW201705039A (zh) 指紋感測模組之封裝方法
JP4335823B2 (ja) 接触端子モジュール
JP2004228259A (ja) 半導体装置及びそれを用いた電子装置
JPH02198147A (ja) Ｉｃパッケージ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Tokyo

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Applicant before: Pangea Co.,Ltd.

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20220128

Address after: Tokyo

Applicant after: Pangea Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant