JP2003023135A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2003023135A
JP2003023135A JP2001206134A JP2001206134A JP2003023135A JP 2003023135 A JP2003023135 A JP 2003023135A JP 2001206134 A JP2001206134 A JP 2001206134A JP 2001206134 A JP2001206134 A JP 2001206134A JP 2003023135 A JP2003023135 A JP 2003023135A
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JP
Japan
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integrated circuit
semiconductor integrated
circuit chip
pad
electrodes
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English (en)
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Kaneo Kawaishi
務雄 河石
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Sharp Corp
Original Assignee
Sharp Corp
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Abstract

(57)【要約】 【課題】 第１，第２半導体集積回路チップに対して最
適な配線を行えて、それらを複合デバイスにすることが
できる半導体集積回路装置を提供する。 【解決手段】 第１半導体集積回路チップ１上に複数の
メタル配線４Ａ，４Ｂ，…を設けて、メタル配線４Ａ，
４Ｂ，４Ｃ，４Ｄの一端をアドレスパッド１２Ｂ，１２
Ａ，１２Ｄ，１２Ｃにそれぞれ第２導電ワイヤ６，６，
…で電気的に接続すると共に、メタル配線４Ａ，４Ｂ，
４Ｃ，４Ｄの他端をリードフレーム３にそれぞれ第３導
電ワイヤ７，７，…で電気的に接続している。これによ
り、複数の第２導電ワイヤ６，６，…が互いに交差せ
ず、かつ、複数の第３導電ワイヤ７，７，…が互いに交
差しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
技術に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
半導体集積回路装置としては、図７に示すように、重ね
合わされた２つの半導体集積回路チップ７１，７２を備
えたものがある。下段の半導体集積回路チップ７１のパ
ッド配置（パッド並び）は、アドレスパッド１７１Ａ、
入出力（Ｉ／Ｏ）パッド１７１Ｂ及び入出力パッド１７
１Ｃの順になっている。一方、上段の半導体集積回路チ
ップ７２のパッド配置は、アドレスパッド１７２Ａ、入
出力パッド１７２Ｂ、入出力パッド１７２Ｃ及びアドレ
スパッド１７２Ｄの順になっている。
【０００３】ところで、アドレス用リード電極７３ａ、
入出力用リード電極７３ｂ、入出力用リード電極７３ｃ
及びアドレス用リード電極７３ｄを有するリードフレー
ム７３と半導体集積回路チップ７１，７２との間のワイ
ヤボンディングを行う場合、上段の半導体集積回路チッ
プ７２のパッド配置（パッド並び）は、下段の半導体集
積回路チップ７１のパッド配置と同じでなければならな
い。上段の半導体集積回路チップ７２のパッド配置が、
下段の半導体集積回路チップ７１のパッド配置と同じで
ある場合、下段の半導体集積回路チップ７１のパッド配
置を基準に配線を行なうと、半導体集積回路チップ７２
の配線を行なえる。この場合、容量サイズ、デバイスの
種類によってアドレスピン数／入出力ピン数／制御ピン
数が異なってもパッドの並びが同じであれば問題ない。
【０００４】しかし、図８に示すように、上記半導体集
積回路チップ７１に半導体集積回路チップ８２を搭載し
た場合、その半導体集積回路チップ８２のパッド配置
は、入出力パッド１８２Ａ、アドレスパッド１８２Ｂ、
アドレスパッド１８２Ｃ及び入出力パッド１８２Ｄの順
であるから、下段の半導体集積回路チップ７１のパッド
配置と異なってしまう。この場合、上段の半導体集積回
路チップ８２からリードフレーム７３への導電ワイヤが
交差してしまって、配線することができず、例えば複合
メモリーにすることはできない。
【０００５】このように、上下のデバイスでパッド配置
が異なった場合は、下段チップ―リードフレーム間は正
常にワイヤボンディングを行なえても、下段チップと異
なるパッド配置の上段チップでは、上段チップ―リード
フレーム間のワイヤが交差して導通不良を起こしてしま
う。その結果、上段チップ―リードフレーム間に配線す
ることが不可能であり、複合デバイスにすることはでき
ないという問題がある。
【０００６】また、上段チップを基準にワイヤーボンデ
ィングを行った場合、つまり上段チップ―リードフレー
ム間のワイヤが交差しないようなリードフレームを用い
た場合、上段チップ−リードフレーム間のワイヤが交差
しなくても、下段チップ−リードフレーム間のワイヤが
交差して、導通不良を起こすため配線は不可能である。
【０００７】また、図７に示すように、上段チップと下
段チップのパッド配置が同じであっても、上段チップが
下段チップに比べて非常に小さい場合、上段チップ−リ
ードフレーム間のワイヤが長くなってしまう。このよう
に、上記ワイヤが長くなると、モールド樹脂にてパッケ
ージを行なう際に、その長い導電ワイヤがモールド樹脂
によって流されて導通不良が生じてしまう。
【０００８】特開平３−１７８１４０号公報の半導体集
積回路装置では、半導体集積回路チップを載置したシリ
コン基板上に中継電極を設け、チップ電極と中継電極、
中継電極とインナリードとをそれぞれ導電ワイヤで接続
することにより、導電ワイヤの長さを短くして、導電ワ
イヤの導通不良の発生を防いでいる。しかしながら、特
開平３−１７８１４０号公報の半導体集積回路装置は、
複合デバイスでないため、上下のデバイスでパッド配置
が異なった場合について考慮されていない。
【０００９】そこで、本発明の課題は、第１，第２半導
体集積回路チップに対して最適な配線を行えて、それら
を複合デバイスにすることができる半導体集積回路装置
を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体集積回路装置は、複数の第１電極を
有する第１半導体集積回路チップと、上記第１半導体集
積回路チップ上に搭載され、複数の第２電極を有する第
２半導体集積回路チップと、上記第１半導体集積回路チ
ップ及び上記第２半導体集積回路チップを封止するパッ
ケージと、上記複数の第１電極に複数の第１導電ワイヤ
で電気的に接続されたリードフレームとを備えた半導体
集積回路装置において、上記第１半導体集積回路チップ
上に複数の中継電極を設けて、上記複数の中継電極の一
端と上記複数の第２電極とを複数の第２導電ワイヤで電
気的に接続すると共に、上記複数の中継電極の他端と上
記リードフレームとを複数の第３導電ワイヤで電気的に
接続していて、上記複数の第２導電ワイヤが互いに交差
せず、かつ、上記複数の第３導電ワイヤが互いに交差し
ていないことを特徴としている。
【００１１】上記構成の半導体集積回路装置によれば、
上記第１，第２半導体集積回路チップのワイヤボンディ
ングは、第１電極及び第２電極から同じ信号のリードフ
レームに対して行う。これにより、上記第１電極とリー
ドフレームを第１導電ワイヤで、中継電極の一端と第２
電極を第２導電ワイヤで、中継電極の他端とリードフレ
ームを第３導電ワイヤでそれぞれ電気的に接続する。こ
のとき、上記中継電極が適切なパターンであると、第１
電極の属性の配列と第２電極の属性の配列とが異なって
いても、複数の第２導電ワイヤが互いに交差せず、か
つ、複数の第３導電ワイヤが互いに交差しない。これに
より、上記第２半導体集積回路チップとリードフレーム
との間において導通不良が生じない。したがって、上記
第１，第２電極の属性の配列が互いに異なっていても、
第１，第２半導体集積回路チップに対して最適な配線を
行えて、それらを複合デバイスにすることができる。
【００１２】また、上記第１半導体集積回路チップと第
２半導体集積回路チップのチップサイズ差が非常に大き
くても、中継電極の一端と第２電極を第２導電ワイヤで
電気的に接続すると共に、中継電極の他端とリードフレ
ームを第３導電ワイヤで電気的に接続するから、第２，
第３導通ワイヤが長くならない。これにより、上記パッ
ケージを形成するためのモールド樹脂によって第２，第
３導通ワイヤが流されることがなく、第２半導体集積回
路チップとリードフレームの間において導通不良が生じ
ない。したがって、上記第１半導体集積回路チップと第
２半導体集積回路チップのチップサイズ差が非常に大き
くても、第１，第２半導体集積回路チップに対して最適
な配線を行えて、それらを複合デバイスにすることがで
きる。
【００１３】一実施形態の半導体集積回路装置は、上記
複数の第１電極は互いに異なる属性を有すると共に、上
記複数の第２電極は互いに異なる複数の属性を有してい
て、上記複数の第１電極の属性の配列と、上記複数の第
２電極の属性の配列とが互いに異なっている。
【００１４】一実施形態の半導体集積回路装置は、上記
中継電極は、少なくとも２つの表面側の第１導電層と、
この第１導電層よりも深い位置にある第２導電層と、上
記第１導電層と上記第２導電層とを電気的に接続する接
続部とからなる。
【００１５】上記実施形態の半導体集積回路装置によれ
ば、上記中継電極は、少なくとも２つの表面側の第１導
電層と、この第１導電層よりも深い位置にある第２導電
層と、上記第１導電層と上記第２導電層とを電気的に接
続する接続部とからなるので、中継電極が立体的になっ
て、複数の中継電極の形状、配置を複雑にしても、複数
の中継電極が互いに交差して電気接続されるのを阻止で
きる。
【００１６】一実施形態の半導体集積回路装置は、上記
第１導電層は金属で形成されている。
【００１７】上記実施の半導体集積回路装置は、上記表
面側の第１導電層は金属で形成されているから、その表
面側の第１導電層に対してワイヤボンディングを行うこ
とができる。
【００１８】
【発明の実施の形態】以下、本発明の半導体集積回路装
置を図示の実施の形態により詳細に説明する。
【００１９】図１は本発明の実施の一形態の半導体集積
回路装置の配線の接続関係を説明するためのイメージ断
面図であり、図２は上記半導体集積回路装置の要部の模
式平面図である。上記半導体集積回路装置では、パッド
配置が異なる２つのチップを重ね合わせて複合デバイに
している。なお、図２では理解容易のため保護膜の図示
を省略している。
【００２０】上記半導体集積回路装置は、図１に示すよ
うに、２つのチップを重ね合わせた複合デバイスであ
る。つまり、上記半導体集積回路装置は、第１半導体集
積回路チップ１と、この第１半導体集積回路チップ１上
に搭載され、第１半導体集積回路チップ１よりも小さい
第２半導体集積回路チップ２と、第１，第２半導体集積
回路チップ１，２を封止するパッケージ１０とを備えて
いる。
【００２１】図２に示すように、下段の第１半導体集積
回路チップ１上には、互いに異なる属性を有する複数の
第１電極が設けられていると共に、上段の第２半導体集
積回路チップ２には、互いに異なる属性を有する複数の
第２電極が設けられている。具体的には、下段の第１半
導体集積回路チップ１は、複数の第１電極としてのアド
レスパッド１１Ａ、入出力パッド１１Ｂ、入出力パッド
１１Ｃ及びアドレスパッド１１Ｄを有している。一方、
上段の第２半導体集積回路チップ２は、複数の第２電極
としての入出力パッド１２Ａ、アドレスパッド１２Ｂ、
アドレスパッド１２Ｃ及び入出力パッド１２Ｄを有して
る。
【００２２】また、上記下段の第１半導体集積回路チッ
プ１におけるパッドの属性の配列と、上段の第２半導体
集積回路チップ２の属性の配列とは互いに異なってい
る。すなわち、上記第１半導体集積回路チップ１のパッ
ド配置と、第２半導体集積回路チップ２のパッド配置は
異なっている。具体的には、下段の第１半導体集積回路
チップ１のパッドは、図中上から図中下に、アドレスパ
ッド１１Ａ、入出力パッド１１Ｂ、入出力パッド１１Ｃ
及びアドレスパッド１１Ｄの順で並んでいる。一方、上
段の第２半導体集積回路チップ２のパッドは、図中上か
ら図中下に、入出力パッド１２Ａ、アドレスパッド１２
Ｂ、アドレスパッド１２Ｃ及び入出力パッド１２Ｄの順
で並んでいる。
【００２３】また、上記第１半導体集積回路チップ１の
アドレスパッド１１Ａ、入出力パッド１１Ｂ、入出力パ
ッド１１Ｃ及びアドレスパッド１１Ｄは、複数の第１導
電ワイヤ５，５，…を介してリードフレーム３に電気的
に接続されている。このリードフレーム３は、アドレス
用リード電極３ａ、入出力用リード電極３ｂ、入出力用
リード電極３ｃ及びアドレス用リード電極３ｄを有して
いる。そして、上記アドレス用リード電極３ａはアドレ
スパッド１１Ａに、入出力用リード電極３ｂは入出力パ
ッド１１Ｂに、入出力用リード電極３ｃは入出力パッド
１１Ｃに、アドレス用リード電極３ｄはアドレスパッド
１１Ｄにそれぞれ第１導電ワイヤ５，５，…で接続され
ている。この複数の第１導電ワイヤ５，５，…は互いに
交差していない。
【００２４】また、上記第１半導体集積回路チップ１上
には、中継電極の一例である複数のメタル配線（ダミー
パッド）４Ａ，４Ｂ，…を設けている。上記メタル配線
４Ａの一端はアドレスパッド１２Ｂに、メタル配線４Ｂ
の一端は入出力パッド１２Ａに、メタル配線４Ｃの一端
は入出力パッド１２Ｄに、メタル配線４Ｄの一端はアド
レスパッド１２Ｃにそれぞれ第２導電ワイヤ６，６，…
で電気的に接続されている。一方、上記メタル配線４Ａ
の他端はアドレス用リード電極３ａに、メタル配線４Ｂ
の他端は入出力用リード電極３ｂに、メタル配線４Ｃの
他端は入出力用リード電極３ｃに、メタル配線４Ｄの他
端はアドレス用リード電極３ｄにそれぞれ第３導電ワイ
ヤ７，７，…で電気的に接続されている。このような接
続を実現するために、メタル配線４Ａ，４Ｂ，…は、単
一の縦長パターンのパッドではなく、第１，第２半導体
集積回路チップ１，２のパッド配置にあわせたパターン
を有している。また、上記複数の第２導電ワイヤ６，
６，…は互いに交差しておらず、かつ、複数の第３導電
ワイヤ７，７，…も互いに交差していない。
【００２５】また、図１に示すように、第１半導体集積
回路チップ１上には保護膜８を設けていて、この保護膜
８によってメタル配線４Ａ，４Ｂ，…の大部分を被覆し
ている。そして、上記メタル配線４Ａ，４Ｂ，…は一端
部及び他端部の表面のみが露出している。また、上記リ
ードフレーム３に電気的に接続するために、アドレスパ
ッド１１Ａ、入出力パッド１１Ｂ、入出力パッド１１Ｃ
及びアドレスパッド１１Ｄの表面も露出させている。ま
た、上記第２半導体集積回路チップ２上にも保護膜９を
設けているが、メタル配線４Ａ，４Ｂ，…に電気的に接
続するために、入出力パッド１２Ａ、アドレスパッド１
２Ｂ、アドレスパッド１２Ｃ及び入出力パッド１２Ｄの
表面が露出させている。
【００２６】上記構成の半導体集積回路装置では、上段
の第２半導体集積回路チップ２とリードフレーム３とを
接続する中継用のパッドとしてメタル配線４Ａ，４Ｂ，
…を使用しているから、上段の半導体集積回路チップ１
のパッド配置がどのような並びであっても、導通不良を
起こないような配線を実現できる。すなわち、上記第２
導電ワイヤ６，６，…が互いに交差せず、かつ、第３導
電ワイヤ７，７，…が互いに交差していないように、配
線を行うことができる。したがって、上記第１，第２半
導体集積回路チップ１，２を複合デバイスにすることが
できる。
【００２７】図１，図２に示す実施の形態では、第１半
導体集積回路チップ１において最上位のメタル層を用い
て中継電極を形成していたが、第１半導体集積回路チッ
プ１において互いに異なる深さの複数の導電層を用いて
中継電極を形成してもよい。
【００２８】以下、図３及び図４を用いて、互いに異な
る深さの複数の導電層を有する中継電極の一例について
説明する。なお、図３及び図４において、図２の構成部
と同一の構成部には同一参照番号を付して説明を省略す
る。
【００２９】図３に示すように、表面側の第１導電層の
一例としてのメタル配線３２，３３と、このメタル配線
３２，３３よりも深い位置にある第２導電層の一例とし
てのメタル配線３１と、接続部の一例としてのコンタク
部３４とで中継電極を構成する。このコンタクト部３４
は、メタル配線３１とメタル配線３２とを電気的に接続
すると共に、メタル配線３１とメタル配線３３とを電気
的に接続している。そのメタル配線３１は保護膜３８内
に埋め込まれていると共に、メタル配線３２，３３の大
部分が保護膜３８内に埋め込まれていて、メタル配線３
２，３３の一方の端部の表面のみが露出している。ま
た、図４に示すように、メタル配線３２，３３は、下段
の第１半導体集積回路チップ１において最上位のメタル
層からなっている。また、上記メタル配線３１は、メタ
ル配線３２，３３よりも下位のメタル層からなってい
る。また、上記コンタクト部３４をオプションとするこ
とにより、第２半導体集積回路チップ２のパッド配置に
対応することが可能である。
【００３０】このように、上記メタル配線３１，３２，
３３とコンタクト部３４とで中継電極を構成するから、
中継電極が立体的になって、形状、配置が複雑になって
いる複数の中継電極が互いに交差して電気的に接続され
るのを阻止できる。
【００３１】また、上記表面側のメタル配線３２，３３
が金属で形成されているから、その表面側のメタル配線
３２，３３に対してワイヤボンディングを行うことがで
きる。
【００３２】また、そのような表面側のメタル配線は、
第２半導体集積回路チップ２の１つのパッドに対して少
なくとも２つあればよい。
【００３３】図５は、本発明の他の実施の形態の半導体
集積回路装置の模式平面図である。図５において、図２
の構成部と同一の構成部には同一参照番号を付して説明
を省略する。上記半導体集積回路装置は、図５に示すよ
うに、上段の第２半導体集積回路チップ５２、メタル配
線５４Ａ，５４Ｂ，…及び第２導通ワイヤ５６，５６，
…の構成のみが、図２の半導体集積回路装置と異なって
いる。
【００３４】上記半導体集積回路装置は、第１半導体集
積回路チップ１上に搭載され、第１半導体集積回路チッ
プ１よりも小さい第２半導体集積回路チップ５２を備え
ている。この第２半導体集積回路チップ５２のパッド
は、図中上から図中下に、アドレスパッド１５２Ａ、入
出力パッド１５２Ｂ、入出力パッド１５２Ｃ及びアドレ
スパッド１５２Ｄの順で並んでいる。この場合、上記第
２半導体集積回路チップ５２のパッド配置は、第１半導
体集積回路チップ１のパッド配置と同じになっている。
そして、上記第２半導体集積回路チップ５２と第１半導
体集積回路チップ１のチップサイズ差は大きくなってい
る。
【００３５】また、上記第１半導体集積回路チップ１上
には、中継電極の一例としてのメタル配線（ダミーパッ
ド）５４Ａ，５４Ｂ，…を設けている。上記メタル配線
５４Ａの一端はアドレスパッド１５２Ａに、メタル配線
５４Ｂの一端は入出力パッド１５２Ｂに、メタル配線５
４Ｃの一端は入出力パッド１５２Ｃに、メタル配線５４
Ｄの一端はアドレスパッド１５２Ｄにそれぞれ第２導電
ワイヤ５６，５６，…で電気的に接続されている。そし
て、その複数の第２導電ワイヤ５６，５６，…は互いに
交差していない。また、図示しないが、上記メタル配線
５４Ａ，５４Ｂ，…において両端部以外は保護膜で被覆
されている。つまり、上記メタル配線５４Ａ，５４Ｂ，
…では両端部の表面のみが露出している。
【００３６】上記構成の半導体集積回路装置では、第２
半導体集積回路チップ５２と第１半導体集積回路チップ
１のチップサイズ差は大きくなっているが、メタル配線
４Ａ，４Ｂ，…を介して第２半導体集積回路チップ２と
リードフレーム３とを接続しているので、第２導電ワイ
ヤ５６，５６，…及び第３導通ワイヤ７，７，…が長く
ならない。これにより、上記第１，第２半導体集積回路
チップ１，５２を封止するパッケージを形成するとき、
そのパッケージを形成するためのモールド樹脂によっ
て、第２，第３導電ワイヤ５６，５６，…，７，７，…
が流されることがなく、第２半導体集積回路チップ５２
とリードフレーム３の間において導通不良が生じない。
したがって、上記第１半導体集積回路チップ１と第２半
導体集積回路チップ５２のチップサイズ差が大きいが、
第１，第２半導体集積回路チップ１，５２に対して最適
な配線を行えて、それらを複合デバイスにすることがで
きる。
【００３７】また、上記第２，第３導電ワイヤ５６，５
６，…，７，７，…が長くないのでノイズに弱くない。
【００３８】上記他の実施の形態では、屈曲部を有する
パターンのメタル配線５４Ａ，５４Ｂ，…を第１半導体
集積回路チップ１上に設けていたが、図６に示すよう
に、中継電極の一例としてのメタル配線６４Ａ，６４
Ｂ，６４Ｄと、中継電極の一例としてのメタルパッド６
４Ｃと…を第１半導体集積回路チップ１上に設けてもよ
い。上記メタル配線６４Ａ，６４Ｂ，６４Ｄは長方形状
のパターンを有し、メタルパッド６４Ｃは正方形状のパ
ターンを有している。この場合、下段の第１半導体集積
回路チップ１と上段の第２半導体集積回路チップ６２は
チップ配置が同じになっている。具体的には、下段の第
１半導体集積回路チップ１のパッドは、図中上から図中
下に、アドレスパッド１１Ａ、入出力パッド１１Ｂ、入
出力パッド１１Ｃ及びアドレスパッド１１Ｄの順で並ん
でいる一方、上段の第２半導体集積回路チップ６２のパ
ッドは、図中上から図中下に、アドレスパッド１６２
Ａ、入出力パッド１６２Ｂ、入出力パッド１６２Ｃ及び
アドレスパッド１６２Ｄの順で並んでいる。
【００３９】上記メタル配線６４Ａの一端はアドレスパ
ッド１６２Ａに、メタル配線６４Ｂの一端は入出力パッ
ド１６２Ｂに、メタル配線６４Ｄの一端はアドレスパッ
ド１６２Ｄにそれぞれ第２導電ワイヤ６６，６６，…で
電気的に接続されている。そして、その複数の第２導電
ワイヤ６６，６６，…は互いに交差していない。また、
図示しないが、上記メタル配線６４Ａ，６４Ｂ，６４Ｄ
において両端部以外は保護膜で被覆されている。つま
り、上記メタル配線６４Ａ，６４Ｂ，６４Ｄでは両端部
の表面のみが露出している。一方、上記メタル配線６４
Ａの他端はアドレス用リード電極３ａに、メタル配線６
４Ｂの他端は入出力用リード電極３ｂに、、メタル配線
６４Ｄの他端はアドレス用リード電極３ｄにそれぞれ第
３導電ワイヤ６７，６７，…で電気的に接続されてい
る。また、上記メタルパッド６４Ｃと入出力パッド１６
２Ｃとは第２導電ワイヤ６６で接続され、メタルパッド
６４Ｃと入出力用リード電極３ｃとは第３導電ワイヤ６
７とで接続されている。そのため、上記メタルパッド６
４Ｃの表面は露出している。
【００４０】また、本発明が、２つ以上の半導体集積回
路チップを重ね合わせた場合にも利用できるのは言うま
でもない。
【００４１】また、本発明の半導体集積回路装置におけ
るパッケージとしては例えばＣＳＰ（chip size packag
e）型などがある。
【００４２】また、第１，第２半導体集積回路チップの
チップサイズは同じでもよいし、第２半導体集積回路チ
ップのチップサイズの方が、第１半導体集積回路チップ
のチップサイズよりも大きくてもよい。
【００４３】また、第１，第２半導体集積回路チップの
パッド配置やパッド数が本実施の形態に限定されないの
は言うまでもない。
【００４４】
【発明の効果】以上より明らかなように、本発明の半導
体集積回路装置によれば、第１，第２半導体集積回路チ
ップのピン（パッド）配置が異なっても、下段の第１半
導体集積回路チップ上に中継電極を設けているから、そ
の中継用電極を介して上段の第２半導体集積回路チップ
とリードフレームとを接続することで、ピン（パッド）
配置の制約なしにどうようなチップの組み合わせでも複
合デバイス、例えば複合メモリーにすることができる。
【００４５】また、上記第１，第２半導体集積回路チッ
プにおいてチップサイズ差があっても、下段の第１半導
体集積回路チップ上に設けた中継用電極を経由させて、
上段の第２半導体集積回路チップとリードフレームとを
接続するから、第２，第３導電ワイヤが長くなることが
なくなって、モールド樹脂によって第２，第３導電ワイ
ヤが流されて導通不良となることがなくなり、歩留まり
の向上の効果を得ることができる。
【００４６】一実施形態の半導体集積回路装置によれ
ば、上記中継電極は、少なくとも２つの表面側の第１導
電層と、この第１導電層よりも深い位置にある第２導電
層と、第１導電層と第２導電層とを電気的に接続する接
続部とからなるので、中継電極が立体的になって、複数
の中継電極の形状、配置を複雑にしても、複数の中継電
極が互いに交差して電気接続されるのを阻止できる。
【００４７】一実施形態の半導体集積回路装置は、上記
表面側の第１導電層が金属で形成されているので、その
表面側の第１導電層に対してワイヤボンディングを行う
ことができる。
【図面の簡単な説明】
【図１】 図１は本発明の実施の一形態の半導体集積回
路装置のイメージ断面図である。
【図２】 図２は上記半導体集積回路装置の模式平面図
である。
【図３】 図３は中継電極の変形例を説明するための半
導体集積回路装置のイメージ断面図である。
【図４】 図４は図３の半導体集積回路装置の模式平面
図である。
【図５】 図５は本発明の他の実施の形態の半導体集積
回路装置の模式平面図である。
【図６】 図６は本発明のさらに他の実施の形態の半導
体集積回路装置の模式平面図である。
【図７】 図６は従来の半導体集積回路装置の模式平面
図である。
【図８】 図７は他の従来の半導体集積回路装置の模式
平面図である。
【符号の説明】
１ 第１半導体集積回路チップ ２，５２，６２ 第２半導体集積回路チップ ３ リードフレーム ４Ａ，４Ｂ，４Ｃ，４Ｄ メタル配線 ５ 第１導電ワイヤ ６，５６，６６ 第２導電ワイヤ ７，６７ 第３導電ワイヤ １１Ａ，１１Ｄ，１２Ｂ，１２Ｃ アドレスパッド １１Ｂ，１１Ｃ，１２Ａ，１２Ｄ 入出力パッド ５４Ａ，５４Ｂ，５４Ｃ，５４Ｄ メタル配線 ６４Ａ，６４Ｂ，６４Ｄ メタル配線 ６４Ｃ メタルパッド １５２Ａ，１５２Ｄ，１６２Ａ，１６２Ｄ アドレスパ
ッド １５２Ｂ，１５２Ｃ，１６２Ｂ，１６２Ｃ 入出力パッ
ド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18 27/10 ４９５

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の第１電極を有する第１半導体集積
    回路チップと、 上記第１半導体集積回路チップ上に搭載され、複数の第
    ２電極を有する第２半導体集積回路チップと、 上記第１半導体集積回路チップ及び上記第２半導体集積
    回路チップを封止するパッケージと、 上記複数の第１電極に複数の第１導電ワイヤで電気的に
    接続されたリードフレームとを備えた半導体集積回路装
    置において、 上記第１半導体集積回路チップ上に複数の中継電極を設
    けて、上記複数の中継電極の一端と上記複数の第２電極
    とを複数の第２導電ワイヤで電気的に接続すると共に、
    上記複数の中継電極の他端と上記リードフレームとを複
    数の第３導電ワイヤで電気的に接続していて、 上記複数の第２導電ワイヤが互いに交差せず、かつ、上
    記複数の第３導電ワイヤが互いに交差していないことを
    特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１に記載の半導体集積回路装置に
    おいて、 上記複数の第１電極は互いに異なる属性を有すると共
    に、上記複数の第２電極は互いに異なる複数の属性を有
    していて、 上記複数の第１電極の属性の配列と、上記複数の第２電
    極の属性の配列とが互いに異なっていることを特徴とす
    る半導体集積回路装置。
  3. 【請求項３】 請求項１または２に記載の半導体集積回
    路装置において、 上記中継電極は、少なくとも２つの表面側の第１導電層
    と、この第１導電層よりも深い位置にある第２導電層
    と、上記第１導電層と上記第２導電層とを電気的に接続
    する接続部とからなることを特徴とする半導体集積回路
    装置。
  4. 【請求項４】 請求項３に記載の半導体集積回路装置に
    おいて、 上記第１導電層及び上記第２導電層は金属で形成されて
    いることを特徴とする半導体集積回路装置。
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