JPH11126790A - 半導体装置 - Google Patents
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- JPH11126790A JPH11126790A JP23472798A JP23472798A JPH11126790A JP H11126790 A JPH11126790 A JP H11126790A JP 23472798 A JP23472798 A JP 23472798A JP 23472798 A JP23472798 A JP 23472798A JP H11126790 A JPH11126790 A JP H11126790A
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Abstract
(57)【要約】
【課題】 能動素子を形成している領域の上方に電極用
パッドを設けることが可能な半導体装置を提供するこ
と。 【解決手段】 電極用パッドを能動素子が存在する領域
の上方に設け、前記電極用パッドの下面に上端部が当接
するとともに、能動素子が存在しない領域の上方に配さ
れる複数のビアを立設し、前記複数のビアの少なくとも
１つの下端部に当接するとともに、前記能動素子が存在
しない領域の上方に離隔させて配線を設ける構成とする
ことにより解決する。
パッドを設けることが可能な半導体装置を提供するこ
と。 【解決手段】 電極用パッドを能動素子が存在する領域
の上方に設け、前記電極用パッドの下面に上端部が当接
するとともに、能動素子が存在しない領域の上方に配さ
れる複数のビアを立設し、前記複数のビアの少なくとも
１つの下端部に当接するとともに、前記能動素子が存在
しない領域の上方に離隔させて配線を設ける構成とする
ことにより解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
に関するもので、電極用パッドを有する半導体装置に関
する。
に関するもので、電極用パッドを有する半導体装置に関
する。
【０００２】
【従来の技術】従来より、半導体チップにおいては、配
線基板等との電気的導通をとるために絶縁膜の表面に多
数の電極用パッドが設けられており、これらの電極用パ
ッドをボンディングして配線基板に実装される。
線基板等との電気的導通をとるために絶縁膜の表面に多
数の電極用パッドが設けられており、これらの電極用パ
ッドをボンディングして配線基板に実装される。
【０００３】ボンディングの方式の一つとして、ワイヤ
ボンディング方式があげられる。これは、半導体チップ
の電極用パッドと、配線基板やリードフレームのリード
との間を金やアルミニウムのワイヤで結線する方法で、
具体的には、ワイヤの圧着具であるキャピラリから垂下
したワイヤの先端部に、火花放電により球体を生成し
て、超音波を印加しつつ、キャピラリがこの球体を電極
用パッドに熱圧着し、続けて他端部をリードに熱圧着す
ることにより結線する方法である。
ボンディング方式があげられる。これは、半導体チップ
の電極用パッドと、配線基板やリードフレームのリード
との間を金やアルミニウムのワイヤで結線する方法で、
具体的には、ワイヤの圧着具であるキャピラリから垂下
したワイヤの先端部に、火花放電により球体を生成し
て、超音波を印加しつつ、キャピラリがこの球体を電極
用パッドに熱圧着し、続けて他端部をリードに熱圧着す
ることにより結線する方法である。
【０００４】ところで、キャピラリが電極用パッドにワ
イヤの先端部の球体を圧着する際、電極用パッドの下方
の領域に能動素子が形成されていると、キャピラリが接
触した際の衝撃により素子に損傷を与える危険性があ
る。
イヤの先端部の球体を圧着する際、電極用パッドの下方
の領域に能動素子が形成されていると、キャピラリが接
触した際の衝撃により素子に損傷を与える危険性があ
る。
【０００５】そこで、通常は、図４に示すように、リー
ドフレーム５４に実装される半導体チップ５１の周辺
に、直下に能動素子領域５６が形成されていない電極用
パッド領域５８を設け、この電極用パッド領域５８に電
極用パッド５５を設けている。また、電極用パッド５５
と能動素子領域５６とは配線５７よって導通がとられて
いる。
ドフレーム５４に実装される半導体チップ５１の周辺
に、直下に能動素子領域５６が形成されていない電極用
パッド領域５８を設け、この電極用パッド領域５８に電
極用パッド５５を設けている。また、電極用パッド５５
と能動素子領域５６とは配線５７よって導通がとられて
いる。
【０００６】このような構成とすることにより、電極用
パッド５５とリード５２とをワイヤ５３で結線する際、
能動素子領域５６に伝わる衝撃を軽減することができ
る。
パッド５５とリード５２とをワイヤ５３で結線する際、
能動素子領域５６に伝わる衝撃を軽減することができ
る。
【０００７】また、このような電極用パッド領域５８を
別に設けるためには、その領域の幅は、ワイヤボンディ
ング方式の場合で少なくとも１００ミクロン以上が必要
となる。
別に設けるためには、その領域の幅は、ワイヤボンディ
ング方式の場合で少なくとも１００ミクロン以上が必要
となる。
【０００８】
【発明が解決しようとする課題】電極用パッドを能動素
子が形成されている領域とは別の領域上に設けること
は、上述したような衝撃を回避するためには有効な構成
である。しかし、半導体チップにおける電極用パッドの
数は、５００を超えるようなものも存在し、電極用パッ
ドを設けることのみを目的とする領域を広範囲に形成す
ることになり、例えば、使用すべき能動素子が比較的少
ないのに対して、電極用パッド数が多い場合には、電極
用パッド領域の半導体チップに占める割合が増大し、そ
の結果として必要以上に面積の大きいチップになってし
まう。
子が形成されている領域とは別の領域上に設けること
は、上述したような衝撃を回避するためには有効な構成
である。しかし、半導体チップにおける電極用パッドの
数は、５００を超えるようなものも存在し、電極用パッ
ドを設けることのみを目的とする領域を広範囲に形成す
ることになり、例えば、使用すべき能動素子が比較的少
ないのに対して、電極用パッド数が多い場合には、電極
用パッド領域の半導体チップに占める割合が増大し、そ
の結果として必要以上に面積の大きいチップになってし
まう。
【０００９】加えて、半導体チップサイズが大きくなっ
てしまうため、一枚のウェハから製造できる有効チップ
数が減少してしまい、チップコストまで増加させてしま
う結果を招く。さらに、搭載可能なパッケージの品種あ
るいは取扱方法に制限が生じるなどの影響が生じる。最
悪の場合、パッケージへのアッセンブリまでが不可能に
なってしまう。
てしまうため、一枚のウェハから製造できる有効チップ
数が減少してしまい、チップコストまで増加させてしま
う結果を招く。さらに、搭載可能なパッケージの品種あ
るいは取扱方法に制限が生じるなどの影響が生じる。最
悪の場合、パッケージへのアッセンブリまでが不可能に
なってしまう。
【００１０】そこで、本発明は、能動素子を形成してい
る領域の上方の層に電極用パッドを設けることが可能な
半導体装置を提供することを目的としている。
る領域の上方の層に電極用パッドを設けることが可能な
半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、（１）電極用パッドを能動素子が存在
する領域の上方に設け、前記電極用パッドの下面に上端
部が当接するとともに、能動素子が存在しない領域の上
方に配される複数のビアを立設し、前記複数のビアの少
なくとも１つの下端部に当接するとともに、前記能動素
子が存在しない領域の上方に離隔させて配線を設けるこ
とを特徴とする半導体装置としたものである。
めに、本発明は、（１）電極用パッドを能動素子が存在
する領域の上方に設け、前記電極用パッドの下面に上端
部が当接するとともに、能動素子が存在しない領域の上
方に配される複数のビアを立設し、前記複数のビアの少
なくとも１つの下端部に当接するとともに、前記能動素
子が存在しない領域の上方に離隔させて配線を設けるこ
とを特徴とする半導体装置としたものである。
【００１２】（２）また、電極用パッドを能動素子が存
在する領域の上方に設け、前記電極用パッドの下面に上
端部が当接するとともに、能動素子が存在しない領域の
上方に配される複数のビアを立設し、前記複数のビアの
下端部に上面が当接するとともに、前記電極パッドの直
下に位置するように中間電極を設け、前記中間電極の下
面に上端部が当接するとともに、能動素子が存在しない
領域の上方に配される別の複数のビアを立設し、前記別
の複数のビアの少なくとも１つの下端部に当接するとと
もに、前記能動素子が存在しない領域の上方に離隔させ
て配線を設けることを特徴とする半導体装置としたもの
である。
在する領域の上方に設け、前記電極用パッドの下面に上
端部が当接するとともに、能動素子が存在しない領域の
上方に配される複数のビアを立設し、前記複数のビアの
下端部に上面が当接するとともに、前記電極パッドの直
下に位置するように中間電極を設け、前記中間電極の下
面に上端部が当接するとともに、能動素子が存在しない
領域の上方に配される別の複数のビアを立設し、前記別
の複数のビアの少なくとも１つの下端部に当接するとと
もに、前記能動素子が存在しない領域の上方に離隔させ
て配線を設けることを特徴とする半導体装置としたもの
である。
【００１３】（３）さらに、（２）の半導体装置におい
て、前記複数のビアのうち、少なくとも１本を前記電極
パッドの下面中央に設けることを特徴とする半導体装置
としたものである。
て、前記複数のビアのうち、少なくとも１本を前記電極
パッドの下面中央に設けることを特徴とする半導体装置
としたものである。
【００１４】なお、（２）は、配線が３層のものに対応
させた構成になっているが、配線の層を多数形成して４
層あるいはそれ以上の層構造を持つ半導体装置に対して
も、例えば、４層の場合ならば、上記（２）における電
極用パッドと複数のビアの間に、前記電極用パッドの下
面に上端部が当接するとともに、能動素子が存在しない
領域の上方に配される上層の複数のビアを立設し、前記
上層の複数のビアの下端部に上面が当接するとともに、
前記電極パッドの直下に位置するように上層の中間電極
を設け、そして、前記上層の中間電極の下面に前記複数
のビアの上端部が当接するように設けることにより、上
記の各手段と同様の作用効果が得られる。さらに、それ
以上の層構造を持つものに対しても、層が１つ増える毎
に電極用パッドに当接するビアおよびこのビアの下端部
に当接する中間配線を１つずつ追加して行けばよい。
させた構成になっているが、配線の層を多数形成して４
層あるいはそれ以上の層構造を持つ半導体装置に対して
も、例えば、４層の場合ならば、上記（２）における電
極用パッドと複数のビアの間に、前記電極用パッドの下
面に上端部が当接するとともに、能動素子が存在しない
領域の上方に配される上層の複数のビアを立設し、前記
上層の複数のビアの下端部に上面が当接するとともに、
前記電極パッドの直下に位置するように上層の中間電極
を設け、そして、前記上層の中間電極の下面に前記複数
のビアの上端部が当接するように設けることにより、上
記の各手段と同様の作用効果が得られる。さらに、それ
以上の層構造を持つものに対しても、層が１つ増える毎
に電極用パッドに当接するビアおよびこのビアの下端部
に当接する中間配線を１つずつ追加して行けばよい。
【００１５】また、電極用パッドは、能動素子領域の直
上に設けられることが望ましいが、部分的に重層して設
けられる、つまり、電極パッドの一部分のみが能動素子
領域の直上に設けられる構成としても良い。
上に設けられることが望ましいが、部分的に重層して設
けられる、つまり、電極パッドの一部分のみが能動素子
領域の直上に設けられる構成としても良い。
【００１６】
【作用】上記構成によれば、電極用パッドを能動素子が
存在する領域の上方に設け、前記電極用パッドの下面に
上端部が当接するとともに、能動素子が存在しない領域
の上方に配される複数のビアを立設し、前記複数のビア
の少なくとも１つの下端部に当接するとともに、前記能
動素子が存在しない領域の上方に離隔させて配線を設け
る構成としたので、能動素子を設けた領域の上方に電極
用パッドを設けることができ、半導体チップの表面積を
縮小することが可能となる。
存在する領域の上方に設け、前記電極用パッドの下面に
上端部が当接するとともに、能動素子が存在しない領域
の上方に配される複数のビアを立設し、前記複数のビア
の少なくとも１つの下端部に当接するとともに、前記能
動素子が存在しない領域の上方に離隔させて配線を設け
る構成としたので、能動素子を設けた領域の上方に電極
用パッドを設けることができ、半導体チップの表面積を
縮小することが可能となる。
【００１７】
【発明の実施の形態】以下に本発明に係る半導体装置の
具体的な実施形態を図面を参照して詳細に説明する。
具体的な実施形態を図面を参照して詳細に説明する。
【００１８】図１は、本発明の実施形態を示すＡ−Ａ断
面図であり、図２は、本発明の実施形態を示す平面図で
ある。さらに、図３は、本発明の別の実施形態を示す断
面図である。
面図であり、図２は、本発明の実施形態を示す平面図で
ある。さらに、図３は、本発明の別の実施形態を示す断
面図である。
【００１９】まず、図１は、本発明の実施形態を示す平
面図である図２のＡ−Ａ線における断面図である。
面図である図２のＡ−Ａ線における断面図である。
【００２０】図１は、配線が２層であるものに応用した
実施形態であり、シリコン結晶基板３５に、不純物拡散
領域３２、３３およびゲート電極３１が形成されてトラ
ンジスタを構成し、さらに能動素子領域４１（図２）の
一部を構成している。その上部には、層間絶縁膜１７上
に応力緩衝配線１５が形成されており、この応力緩衝配
線１５を介して能動素子等との導通がとられている。さ
らにその上部には、層間絶縁膜１６上に電極パッド１１
が形成されている。
実施形態であり、シリコン結晶基板３５に、不純物拡散
領域３２、３３およびゲート電極３１が形成されてトラ
ンジスタを構成し、さらに能動素子領域４１（図２）の
一部を構成している。その上部には、層間絶縁膜１７上
に応力緩衝配線１５が形成されており、この応力緩衝配
線１５を介して能動素子等との導通がとられている。さ
らにその上部には、層間絶縁膜１６上に電極パッド１１
が形成されている。
【００２１】電極用パッド１１の下面には、電極用パッ
ド１１の隅に設けられたビアホール内に応力緩衝ビア１
２ａ、１２ｂが形成され、また、図２に示すように、電
極用パッドの他の２つの隅にもビアホールが設けられ
て、これらのビアホール内にも応力緩衝ビア１２ｃ、１
２ｄが形成されている。 また、電極用パッド１１と応
力緩衝配線１５とは、応力緩衝ビア１２ａによって導通
がとられている。
ド１１の隅に設けられたビアホール内に応力緩衝ビア１
２ａ、１２ｂが形成され、また、図２に示すように、電
極用パッドの他の２つの隅にもビアホールが設けられ
て、これらのビアホール内にも応力緩衝ビア１２ｃ、１
２ｄが形成されている。 また、電極用パッド１１と応
力緩衝配線１５とは、応力緩衝ビア１２ａによって導通
がとられている。
【００２２】また、応力緩衝ビア１２ａ、１２ｂ、１２
ｃ、１２ｄおよび応力緩衝配線１５は、アルミニウム製
である。
ｃ、１２ｄおよび応力緩衝配線１５は、アルミニウム製
である。
【００２３】さらに、これらのものを半導体チップの電
極用パッド１１が設けられている面に投影して重ね合わ
せてみると、能動素子領域４１に対して、電極用パッド
１１は、能動素子領域４１を被覆するように設けられ、
応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄは、能動
素子領域４１が存在しない部分で、かつ電極用パッド１
１の四隅に設けられている。
極用パッド１１が設けられている面に投影して重ね合わ
せてみると、能動素子領域４１に対して、電極用パッド
１１は、能動素子領域４１を被覆するように設けられ、
応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄは、能動
素子領域４１が存在しない部分で、かつ電極用パッド１
１の四隅に設けられている。
【００２４】よって、ワイヤを圧着する際、キャピラリ
の先端によって電極用パッド１１に打撃力が加わって
も、層間絶縁膜より柔軟な金属材料よりなる応力緩衝ビ
ア１２ａ、１２ｂ、１２ｃ、１２ｄがその応力を緩衝
し、さらに、応力緩衝ビア１２ａにおいては、応力緩衝
配線１５が下部に設けられているので、応力緩衝ビア１
２ａに伝達された応力は、応力緩衝配線１５にも伝達さ
れるので、応力緩衝配線１５においても応力が緩衝され
る。
の先端によって電極用パッド１１に打撃力が加わって
も、層間絶縁膜より柔軟な金属材料よりなる応力緩衝ビ
ア１２ａ、１２ｂ、１２ｃ、１２ｄがその応力を緩衝
し、さらに、応力緩衝ビア１２ａにおいては、応力緩衝
配線１５が下部に設けられているので、応力緩衝ビア１
２ａに伝達された応力は、応力緩衝配線１５にも伝達さ
れるので、応力緩衝配線１５においても応力が緩衝され
る。
【００２５】したがって、能動素子領域４１に加わる応
力は、電極用パッド下にビアが１本しかない従来のもの
よりも緩和されることになる。
力は、電極用パッド下にビアが１本しかない従来のもの
よりも緩和されることになる。
【００２６】さらに、図３は、配線が３層であるものに
応用した実施形態である。
応用した実施形態である。
【００２７】ここにおいては、層間絶縁膜２８上に応力
緩衝配線２５が形成され、この上の層間絶縁膜２７上に
電極用パッド２１とほぼ同形状、同面積の中間配線２４
が形成され、最上部の層間絶縁膜２６上に電極用パッド
２１が形成されている。また、中間配線２４の下面の四
隅には、応力緩衝ビア２２ａ、２２ｂ、２２ｃ（図２の
１２ｃに相当する位置）、２２ｄ（図２の１２ｄに相当
する位置）が形成されている。さらに、電極用パッド２
１下面には、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ
（図２の１２ｃに相当する位置）、２３ｄ（図２の１２
ｄに相当する位置）と、これらに加えて、上部応力緩衝
ビア２３ｅが電極用パッド２１の下面中央に設けられて
いる。
緩衝配線２５が形成され、この上の層間絶縁膜２７上に
電極用パッド２１とほぼ同形状、同面積の中間配線２４
が形成され、最上部の層間絶縁膜２６上に電極用パッド
２１が形成されている。また、中間配線２４の下面の四
隅には、応力緩衝ビア２２ａ、２２ｂ、２２ｃ（図２の
１２ｃに相当する位置）、２２ｄ（図２の１２ｄに相当
する位置）が形成されている。さらに、電極用パッド２
１下面には、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ
（図２の１２ｃに相当する位置）、２３ｄ（図２の１２
ｄに相当する位置）と、これらに加えて、上部応力緩衝
ビア２３ｅが電極用パッド２１の下面中央に設けられて
いる。
【００２８】また、電極用パッド２１と中間配線２４と
は、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３
ｄ、２３ｅにより導通がとられており、中間配線２４と
応力緩衝配線２５とは、応力緩衝ビア２２ａにより導通
がとられている。
は、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３
ｄ、２３ｅにより導通がとられており、中間配線２４と
応力緩衝配線２５とは、応力緩衝ビア２２ａにより導通
がとられている。
【００２９】この場合も、図１の場合と同様に、これら
のものを半導体チップの電極用パッド２１が設けられて
いる面に投影して重ね合わせると、能動素子領域４１に
対して、電極用パッド１１は、能動素子領域４１を被覆
するように設けられ、応力緩衝ビア２２ａ、２２ｂ、２
２ｃ、２２ｄ、および上部応力緩衝ビア２３ａ、２３
ｂ、２３ｃ、２３ｄは、能動素子領域４１が存在しない
部分で、かつ電極用パッド１１の四隅に設けられている
点で共通するが、上部応力緩衝ビア２３ｅは、能動素子
領域４１上に存在している。
のものを半導体チップの電極用パッド２１が設けられて
いる面に投影して重ね合わせると、能動素子領域４１に
対して、電極用パッド１１は、能動素子領域４１を被覆
するように設けられ、応力緩衝ビア２２ａ、２２ｂ、２
２ｃ、２２ｄ、および上部応力緩衝ビア２３ａ、２３
ｂ、２３ｃ、２３ｄは、能動素子領域４１が存在しない
部分で、かつ電極用パッド１１の四隅に設けられている
点で共通するが、上部応力緩衝ビア２３ｅは、能動素子
領域４１上に存在している。
【００３０】これは、上部応力緩衝ビア２３ｅが能動素
子領域４１上に存在したとしても、中間配線２４が上部
応力緩衝ビア２３ｅの下に存在することにより、上部応
力緩衝ビア２３ｅを通して、能動素子領域４１へ加わる
応力が中間配線２４により緩和されるため、上部応力緩
衝を設ける部位を能動素子領域でない部分の上方に限定
しなくとも良いからである。よって、上部応力緩衝ビア
は、電極用パッド２１の下面の範囲内ならば、どこに設
けても良い。加えて、上部応力緩衝ビア２３ｅのよう
に、電極用パッド２１の下面中央に上部応力緩衝ビアを
設けると、ボンディングの際に、周辺部よりもさらに大
きな衝撃を受ける部分において応力を緩和することが可
能となり、応力緩和の効果がさらに高まる。
子領域４１上に存在したとしても、中間配線２４が上部
応力緩衝ビア２３ｅの下に存在することにより、上部応
力緩衝ビア２３ｅを通して、能動素子領域４１へ加わる
応力が中間配線２４により緩和されるため、上部応力緩
衝を設ける部位を能動素子領域でない部分の上方に限定
しなくとも良いからである。よって、上部応力緩衝ビア
は、電極用パッド２１の下面の範囲内ならば、どこに設
けても良い。加えて、上部応力緩衝ビア２３ｅのよう
に、電極用パッド２１の下面中央に上部応力緩衝ビアを
設けると、ボンディングの際に、周辺部よりもさらに大
きな衝撃を受ける部分において応力を緩和することが可
能となり、応力緩和の効果がさらに高まる。
【００３１】また、応力緩衝配線２５、応力緩衝ビア２
２ａ、２２ｂ、２２ｃ、２２ｄ、中間配線２４、上部応
力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅは
アルミニウム製である。
２ａ、２２ｂ、２２ｃ、２２ｄ、中間配線２４、上部応
力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅは
アルミニウム製である。
【００３２】したがって、図１の実施形態と同様に、キ
ャピラリの先端によって電極用パッド２１に加わる打撃
力を上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３
ｄ、２３ｅ、中間配線２４、応力緩衝ビア２２ａ、２２
ｂ、２２ｃ、２２ｄ、および応力緩衝配線２５で緩衝す
ることが可能である。
ャピラリの先端によって電極用パッド２１に加わる打撃
力を上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３
ｄ、２３ｅ、中間配線２４、応力緩衝ビア２２ａ、２２
ｂ、２２ｃ、２２ｄ、および応力緩衝配線２５で緩衝す
ることが可能である。
【００３３】さらに、上述の実施形態においては、電極
用パッドの四隅の下に能動素子領域が存在しないことを
前提としたが、四隅の内の１カ所ないし２カ所の下に能
動素子領域が存在したとしても、電極パッド下の能動素
子領域でない部分に複数の応力緩衝ビアを適宜設けるこ
とにより、ワイヤボンディング時の応力を緩衝すること
が可能となる。
用パッドの四隅の下に能動素子領域が存在しないことを
前提としたが、四隅の内の１カ所ないし２カ所の下に能
動素子領域が存在したとしても、電極パッド下の能動素
子領域でない部分に複数の応力緩衝ビアを適宜設けるこ
とにより、ワイヤボンディング時の応力を緩衝すること
が可能となる。
【００３４】また、応力緩衝用ビアは、ＬＯＣＯＳ３４
の上方に設けてもよい。
の上方に設けてもよい。
【００３５】よって、上述の実施形態により、能動素子
領域の上部に電極用パッドを設けても、ワイヤボンディ
ング時に能動素子応力に加わる応力を緩和することがで
きるので、能動素子領域上に電極用パッドを設けること
が可能となる。
領域の上部に電極用パッドを設けても、ワイヤボンディ
ング時に能動素子応力に加わる応力を緩和することがで
きるので、能動素子領域上に電極用パッドを設けること
が可能となる。
【００３６】したがって、図４に示す電極パッド領域５
８を設けることが不要となり、半導体チップの面積を、
単純にＩ／Ｏセル領域上に電極用パッドを設けた場合で
も、４００パッドレベルで約３％、２００パッドレベル
で約６％、１００パッドレベルで約１０％縮小でき、さ
らに、他の能動素子領域上にも電極用パッドを設けた場
合では、４００パッドレベルで約１９％、２００パッド
レベルで約２８％、１００パッドレベルで約３３％も縮
小することが可能になる。
８を設けることが不要となり、半導体チップの面積を、
単純にＩ／Ｏセル領域上に電極用パッドを設けた場合で
も、４００パッドレベルで約３％、２００パッドレベル
で約６％、１００パッドレベルで約１０％縮小でき、さ
らに、他の能動素子領域上にも電極用パッドを設けた場
合では、４００パッドレベルで約１９％、２００パッド
レベルで約２８％、１００パッドレベルで約３３％も縮
小することが可能になる。
【００３７】加えて、従来のビア形成工程に変更を加え
る必要がないので、コストアップが避けられる。
る必要がないので、コストアップが避けられる。
【００３８】なお、中間配線は、パターン配置上問題が
なければ、電極用パッドと形状、面積が相違しても良
い。また、４層以上の配線の場合も中間配線と応力緩衝
用ビアを各層に設けることにより応用可能である。さら
に、応力緩衝ビアを形成する金属材料はアルミニウムに
限らず、応力を緩衝できるものであるならば他の材料で
も良い。くわえて、電極用パッドを上方に設ける能動素
子領域としては、一般的にはＩ／Ｏセル領域が想定され
るが、Ｉ／Ｏセル領域に限らず、他の能動素子領域上で
あっても良い。
なければ、電極用パッドと形状、面積が相違しても良
い。また、４層以上の配線の場合も中間配線と応力緩衝
用ビアを各層に設けることにより応用可能である。さら
に、応力緩衝ビアを形成する金属材料はアルミニウムに
限らず、応力を緩衝できるものであるならば他の材料で
も良い。くわえて、電極用パッドを上方に設ける能動素
子領域としては、一般的にはＩ／Ｏセル領域が想定され
るが、Ｉ／Ｏセル領域に限らず、他の能動素子領域上で
あっても良い。
【００３９】
【発明の効果】以上説明したように、電極用パッドを能
動素子が存在する領域の上方に設け、前記電極用パッド
の下面に上端部が当接するとともに、能動素子が存在し
ない領域の上方に配される複数のビアを立設し、前記複
数のビアの少なくとも１つの下端部に当接するととも
に、前記能動素子が存在しない領域の上方に離隔させて
配線を設ける構成にしたので、半導体装置の小型化を図
ることが可能となり、１枚のウェハから製造できる有効
チップ数が増加し、コストダウンが図れる。また、対応
するパッケージの品種が増加する。さらに、耐熱性ラン
クの向上が図れるので、ユーザーレベルでの取り扱いが
容易になる。加えて、パターンデザインの自由度が向上
する。
動素子が存在する領域の上方に設け、前記電極用パッド
の下面に上端部が当接するとともに、能動素子が存在し
ない領域の上方に配される複数のビアを立設し、前記複
数のビアの少なくとも１つの下端部に当接するととも
に、前記能動素子が存在しない領域の上方に離隔させて
配線を設ける構成にしたので、半導体装置の小型化を図
ることが可能となり、１枚のウェハから製造できる有効
チップ数が増加し、コストダウンが図れる。また、対応
するパッケージの品種が増加する。さらに、耐熱性ラン
クの向上が図れるので、ユーザーレベルでの取り扱いが
容易になる。加えて、パターンデザインの自由度が向上
する。
【図１】本発明の実施形態を示すＡ−Ａ断面図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の別の実施形態を示す断面図である。
【図４】従来の電極用パッドの配置の説明図（１）と電
極パッドと能動素子領域の配置関係を示す図（２）であ
る。
極パッドと能動素子領域の配置関係を示す図（２）であ
る。
１１ 電極用パッド １２ａ 応力緩衝ビア １２ｂ 応力緩衝ビア １２ｃ 応力緩衝ビア １２ｄ 応力緩衝ビア １５ 応力緩衝配線 １６ 層間絶縁膜 １７ 層間絶縁膜 ２１ 電極用パッド ２２ａ 応力緩衝ビア ２２ｂ 応力緩衝ビア ２２ｃ 応力緩衝ビア ２２ｄ 応力緩衝ビア ２３ａ 上部応力緩衝ビア ２３ｂ 上部応力緩衝ビア ２３ｃ 上部応力緩衝ビア ２３ｄ 上部応力緩衝ビア ２３ｅ 上部応力緩衝ビア ２４ 中間配線 ２５ 応力緩衝配線 ２６ 層間絶縁膜 ２７ 層間絶縁膜 ２８ 層間絶縁膜 ３１ ゲート電極 ３２ 不純物拡散層 ３３ 不純物拡散層 ３４ ＬＯＣＯＳ ３５ シリコン結晶基板 ４１ 能動素子領域 ４２ 半導体チップ部分 ５１ 半導体チップ ５２ リード ５３ ワイヤ ５４ リードフレーム ５５ 電極用パッド ５６ 能動素子領域 ５７ 配線 ５８ 電極用パッド領域
Claims (3)
- 【請求項１】 電極用パッドを能動素子が存在する領域
の上方に設け、前記電極用パッドの下面に上端部が当接
するとともに、能動素子が存在しない領域の上方に配さ
れる複数のビアを立設し、前記複数のビアの少なくとも
１つの下端部に当接するとともに、前記能動素子が存在
しない領域の上方に離隔させて配線を設けることを特徴
とする半導体装置。 - 【請求項２】 電極用パッドを能動素子が存在する領域
の上方に設け、前記電極用パッドの下面に上端部が当接
する複数のビアを立設し、前記複数のビアの下端部に上
面が当接するとともに、前記電極パッドの直下に位置す
るように中間電極を設け、前記中間電極の下面に上端部
が当接するとともに、能動素子が存在しない領域の上方
に配される別の複数のビアを立設し、前記別の複数のビ
アの少なくとも１つの下端部に当接するとともに、前記
能動素子が存在しない領域の上方に離隔させて配線を設
けることを特徴とする半導体装置。 - 【請求項３】 前記複数のビアのうち、少なくとも１本
を前記電極パッドの下面中央に設けることを特徴とする
請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23472798A JP3608393B2 (ja) | 1997-08-21 | 1998-08-20 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-225152 | 1997-08-21 | ||
| JP22515297 | 1997-08-21 | ||
| JP23472798A JP3608393B2 (ja) | 1997-08-21 | 1998-08-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126790A true JPH11126790A (ja) | 1999-05-11 |
| JP3608393B2 JP3608393B2 (ja) | 2005-01-12 |
Family
ID=26526466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23472798A Expired - Fee Related JP3608393B2 (ja) | 1997-08-21 | 1998-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3608393B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100746446B1 (ko) | 2005-07-19 | 2007-08-03 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| JP2008187140A (ja) * | 2007-01-31 | 2008-08-14 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| CN100456466C (zh) * | 2005-07-13 | 2009-01-28 | 精工爱普生株式会社 | 半导体装置 |
| US7598569B2 (en) | 2005-06-23 | 2009-10-06 | Seiko Epson Corporation | Semiconductor device |
| US7649260B2 (en) | 2005-07-06 | 2010-01-19 | Seiko Epson Corporation | Semiconductor device |
| US7777334B2 (en) | 2005-07-06 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device having active element formation region provided under a bump pad |
| EP3264453A1 (en) | 2016-06-27 | 2018-01-03 | Renesas Electronics Corporation | Semiconductor device |
-
1998
- 1998-08-20 JP JP23472798A patent/JP3608393B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598569B2 (en) | 2005-06-23 | 2009-10-06 | Seiko Epson Corporation | Semiconductor device |
| US7649260B2 (en) | 2005-07-06 | 2010-01-19 | Seiko Epson Corporation | Semiconductor device |
| US7777334B2 (en) | 2005-07-06 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device having active element formation region provided under a bump pad |
| CN100456466C (zh) * | 2005-07-13 | 2009-01-28 | 精工爱普生株式会社 | 半导体装置 |
| US8878365B2 (en) | 2005-07-13 | 2014-11-04 | Seiko Epson Corporation | Semiconductor device having a conductive layer reliably formed under an electrode pad |
| KR100746446B1 (ko) | 2005-07-19 | 2007-08-03 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| US7936064B2 (en) | 2005-07-19 | 2011-05-03 | Seiko Epson Corporation | Semiconductor device |
| US8441125B2 (en) | 2005-07-19 | 2013-05-14 | Seiko Epson Corporation | Semiconductor device |
| JP2008187140A (ja) * | 2007-01-31 | 2008-08-14 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| EP3264453A1 (en) | 2016-06-27 | 2018-01-03 | Renesas Electronics Corporation | Semiconductor device |
| US10204853B2 (en) | 2016-06-27 | 2019-02-12 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3608393B2 (ja) | 2005-01-12 |
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|
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