JP3608393B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の構造に関するもので、電極用パッドを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、半導体チップにおいては、配線基板等との電気的導通をとるために絶縁膜の表面に多数の電極用パッドが設けられており、これらの電極用パッドをボンディングして配線基板に実装される。
【０００３】
ボンディングの方式の一つとして、ワイヤボンディング方式があげられる。これは、半導体チップの電極用パッドと、配線基板やリードフレームのリードとの間を金やアルミニウムのワイヤで結線する方法で、具体的には、ワイヤの圧着具であるキャピラリから垂下したワイヤの先端部に、火花放電により球体を生成して、超音波を印加しつつ、キャピラリがこの球体を電極用パッドに熱圧着し、続けて他端部をリードに熱圧着することにより結線する方法である。
【０００４】
ところで、キャピラリが電極用パッドにワイヤの先端部の球体を圧着する際、電極用パッドの下方の領域に能動素子が形成されていると、キャピラリが接触した際の衝撃により素子に損傷を与える危険性がある。
【０００５】
そこで、通常は、図４に示すように、リードフレーム５４に実装される半導体チップ５１の周辺に、直下に能動素子領域５６が形成されていない電極用パッド領域５８を設け、この電極用パッド領域５８に電極用パッド５５を設けている。また、電極用パッド５５と能動素子領域５６とは配線５７よって導通がとられている。
【０００６】
このような構成とすることにより、電極用パッド５５とリード５２とをワイヤ５３で結線する際、能動素子領域５６に伝わる衝撃を軽減することができる。
【０００７】
また、このような電極用パッド領域５８を別に設けるためには、その領域の幅は、ワイヤボンディング方式の場合で少なくとも１００ミクロン以上が必要となる。
【０００８】
【発明が解決しようとする課題】
電極用パッドを能動素子が形成されている領域とは別の領域上に設けることは、上述したような衝撃を回避するためには有効な構成である。しかし、半導体チップにおける電極用パッドの数は、５００を超えるようなものも存在し、電極用パッドを設けることのみを目的とする領域を広範囲に形成することになり、例えば、使用すべき能動素子が比較的少ないのに対して、電極用パッド数が多い場合には、電極用パッド領域の半導体チップに占める割合が増大し、その結果として必要以上に面積の大きいチップになってしまう。
【０００９】
加えて、半導体チップサイズが大きくなってしまうため、一枚のウェハから製造できる有効チップ数が減少してしまい、チップコストまで増加させてしまう結果を招く。さらに、搭載可能なパッケージの品種あるいは取扱方法に制限が生じるなどの影響が生じる。最悪の場合、パッケージへのアッセンブリまでが不可能になってしまう。
【００１０】
そこで、本発明は、能動素子を形成している領域の上方の層に電極用パッドを設けることが可能な半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、
（１）基板と、前記基板に形成された能動素子と、前記能動素子が存在する領域の上方に設けられた電極用パッドと、前記電極用パッドの下面に上端部が当接するとともに、前記能動素子が存在しない領域の上方に設けられた複数のビアと、前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に前記能動素子から離隔させて設けられた応力緩衝配線と、を有することを特徴とする半導体装置としたものである。
【００１２】
（２）また、基板と、前記基板に形成された能動素子と、前記能動素子が存在する領域の上方に設けられた電極用パッドと、前記電極用パッドの下面に上端部が当接する複数の第１ビアと、前記複数の第１ビアの下端部に上面が当接するとともに、前記電極パッドの直下に位置するように設けられた中間電極と、前記中間電極の下面に上端部が当接するとともに、前記能動素子が存在しない領域の上方に設けられた複数の第２ビアと、前記複数の第２ビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に前記能動素子から離隔させて設けられた応力緩衝配線と、を有することを特徴とする半導体装置としたものである。
【００１３】
（３）また、（１）または（２）の半導体装置において、前記能動素子はＬＯＣＯＳによって素子分離されており、前記応力緩衝配線の上端部に当接する前記ビアは前記ＬＯＣＯＳの上方に設けられることを特徴とする半導体装置としたものである。
（４）さらに、（２）の半導体装置において、前記複数の第１ビアのうち、少なくとも１つを前記電極パッドの下面中央に設けることを特徴とする半導体装置としたものである。
【００１４】
なお、（２）は、配線が３層のものに対応させた構成になっているが、配線の層を多数形成して４層あるいはそれ以上の層構造を持つ半導体装置に対しても、例えば、４層の場合ならば、上記（２）における電極用パッドと複数のビアの間に、前記電極用パッドの下面に上端部が当接するとともに、能動素子が存在しない領域の上方に配される上層の複数のビアを立設し、前記上層の複数のビアの下端部に上面が当接するとともに、前記電極パッドの直下に位置するように上層の中間電極を設け、そして、前記上層の中間電極の下面に前記複数のビアの上端部が当接するように設けることにより、上記の各手段と同様の作用効果が得られる。さらに、それ以上の層構造を持つものに対しても、層が１つ増える毎に電極用パッドに当接するビアおよびこのビアの下端部に当接する中間配線を１つずつ追加して行けばよい。
【００１５】
また、電極用パッドは、能動素子領域の直上に設けられることが望ましいが、部分的に重層して設けられる、つまり、電極パッドの一部分のみが能動素子領域の直上に設けられる構成としても良い。
【００１６】
【作用】
上記構成によれば、電極用パッドを能動素子が存在する領域の上方に設け、前記電極用パッドの下面に上端部が当接するとともに、能動素子が存在しない領域の上方に配される複数のビアを立設し、前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に離隔させて配線を設ける構成としたので、能動素子を設けた領域の上方に電極用パッドを設けることができ、半導体チップの表面積を縮小することが可能となる。
【００１７】
【発明の実施の形態】
以下に本発明に係る半導体装置の具体的な実施形態を図面を参照して詳細に説明する。
【００１８】
図１は、本発明の実施形態を示すＡ−Ａ断面図であり、図２は、本発明の実施形態を示す平面図である。さらに、図３は、本発明の別の実施形態を示す断面図である。
【００１９】
まず、図１は、本発明の実施形態を示す平面図である図２のＡ−Ａ線における断面図である。
【００２０】
図１は、配線が２層であるものに応用した実施形態であり、シリコン結晶基板３５に、不純物拡散領域３２、３３およびゲート電極３１が形成されてトランジスタを構成し、さらに能動素子領域４１（図２）の一部を構成している。その上部には、層間絶縁膜１７上に応力緩衝配線１５が形成されており、この応力緩衝配線１５を介して能動素子等との導通がとられている。さらにその上部には、層間絶縁膜１６上に電極パッド１１が形成されている。
【００２１】
電極用パッド１１の下面には、電極用パッド１１の隅に設けられたビアホール内に応力緩衝ビア１２ａ、１２ｂが形成され、また、図２に示すように、電極用パッドの他の２つの隅にもビアホールが設けられて、これらのビアホール内にも応力緩衝ビア１２ｃ、１２ｄが形成されている。 また、電極用パッド１１と応力緩衝配線１５とは、応力緩衝ビア１２ａによって導通がとられている。
【００２２】
また、応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄおよび応力緩衝配線１５は、アルミニウム製である。
【００２３】
さらに、これらのものを半導体チップの電極用パッド１１が設けられている面に投影して重ね合わせてみると、能動素子領域４１に対して、電極用パッド１１は、能動素子領域４１を被覆するように設けられ、応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄは、能動素子領域４１が存在しない部分で、かつ電極用パッド１１の四隅に設けられている。
【００２４】
よって、ワイヤを圧着する際、キャピラリの先端によって電極用パッド１１に打撃力が加わっても、層間絶縁膜より柔軟な金属材料よりなる応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄがその応力を緩衝し、さらに、応力緩衝ビア１２ａにおいては、応力緩衝配線１５が下部に設けられているので、応力緩衝ビア１２ａに伝達された応力は、応力緩衝配線１５にも伝達されるので、応力緩衝配線１５においても応力が緩衝される。
【００２５】
したがって、能動素子領域４１に加わる応力は、電極用パッド下にビアが１本しかない従来のものよりも緩和されることになる。
【００２６】
さらに、図３は、配線が３層であるものに応用した実施形態である。
【００２７】
ここにおいては、層間絶縁膜２８上に応力緩衝配線２５が形成され、この上の層間絶縁膜２７上に電極用パッド２１とほぼ同形状、同面積の中間配線２４が形成され、最上部の層間絶縁膜２６上に電極用パッド２１が形成されている。また、中間配線２４の下面の四隅には、応力緩衝ビア２２ａ、２２ｂ、２２ｃ（図２の１２ｃに相当する位置）、２２ｄ（図２の１２ｄに相当する位置）が形成されている。さらに、電極用パッド２１下面には、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ（図２の１２ｃに相当する位置）、２３ｄ（図２の１２ｄに相当する位置）と、これらに加えて、上部応力緩衝ビア２３ｅが電極用パッド２１の下面中央に設けられている。
【００２８】
また、電極用パッド２１と中間配線２４とは、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅにより導通がとられており、中間配線２４と応力緩衝配線２５とは、応力緩衝ビア２２ａにより導通がとられている。
【００２９】
この場合も、図１の場合と同様に、これらのものを半導体チップの電極用パッド２１が設けられている面に投影して重ね合わせると、能動素子領域４１に対して、電極用パッド１１は、能動素子領域４１を被覆するように設けられ、応力緩衝ビア２２ａ、２２ｂ、２２ｃ、２２ｄ、および上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄは、能動素子領域４１が存在しない部分で、かつ電極用パッド１１の四隅に設けられている点で共通するが、上部応力緩衝ビア２３ｅは、能動素子領域４１上に存在している。
【００３０】
これは、上部応力緩衝ビア２３ｅが能動素子領域４１上に存在したとしても、中間配線２４が上部応力緩衝ビア２３ｅの下に存在することにより、上部応力緩衝ビア２３ｅを通して、能動素子領域４１へ加わる応力が中間配線２４により緩和されるため、上部応力緩衝を設ける部位を能動素子領域でない部分の上方に限定しなくとも良いからである。よって、上部応力緩衝ビアは、電極用パッド２１の下面の範囲内ならば、どこに設けても良い。加えて、上部応力緩衝ビア２３ｅのように、電極用パッド２１の下面中央に上部応力緩衝ビアを設けると、ボンディングの際に、周辺部よりもさらに大きな衝撃を受ける部分において応力を緩和することが可能となり、応力緩和の効果がさらに高まる。
【００３１】
また、応力緩衝配線２５、応力緩衝ビア２２ａ、２２ｂ、２２ｃ、２２ｄ、中間配線２４、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅはアルミニウム製である。
【００３２】
したがって、図１の実施形態と同様に、キャピラリの先端によって電極用パッド２１に加わる打撃力を上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、中間配線２４、応力緩衝ビア２２ａ、２２ｂ、２２ｃ、２２ｄ、および応力緩衝配線２５で緩衝することが可能である。
【００３３】
さらに、上述の実施形態においては、電極用パッドの四隅の下に能動素子領域が存在しないことを前提としたが、四隅の内の１カ所ないし２カ所の下に能動素子領域が存在したとしても、電極パッド下の能動素子領域でない部分に複数の応力緩衝ビアを適宜設けることにより、ワイヤボンディング時の応力を緩衝することが可能となる。
【００３４】
また、応力緩衝用ビアは、ＬＯＣＯＳ３４の上方に設けてもよい。
【００３５】
よって、上述の実施形態により、能動素子領域の上部に電極用パッドを設けても、ワイヤボンディング時に能動素子応力に加わる応力を緩和することができるので、能動素子領域上に電極用パッドを設けることが可能となる。
【００３６】
したがって、図４に示す電極パッド領域５８を設けることが不要となり、半導体チップの面積を、単純にＩ／Ｏセル領域上に電極用パッドを設けた場合でも、４００パッドレベルで約３％、２００パッドレベルで約６％、１００パッドレベルで約１０％縮小でき、さらに、他の能動素子領域上にも電極用パッドを設けた場合では、４００パッドレベルで約１９％、２００パッドレベルで約２８％、１００パッドレベルで約３３％も縮小することが可能になる。
【００３７】
加えて、従来のビア形成工程に変更を加える必要がないので、コストアップが避けられる。
【００３８】
なお、中間配線は、パターン配置上問題がなければ、電極用パッドと形状、面積が相違しても良い。また、４層以上の配線の場合も中間配線と応力緩衝用ビアを各層に設けることにより応用可能である。さらに、応力緩衝ビアを形成する金属材料はアルミニウムに限らず、応力を緩衝できるものであるならば他の材料でも良い。くわえて、電極用パッドを上方に設ける能動素子領域としては、一般的にはＩ／Ｏセル領域が想定されるが、Ｉ／Ｏセル領域に限らず、他の能動素子領域上であっても良い。
【００３９】
【発明の効果】
以上説明したように、電極用パッドを能動素子が存在する領域の上方に設け、前記電極用パッドの下面に上端部が当接するとともに、能動素子が存在しない領域の上方に配される複数のビアを立設し、前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に離隔させて配線を設ける構成にしたので、半導体装置の小型化を図ることが可能となり、１枚のウェハから製造できる有効チップ数が増加し、コストダウンが図れる。また、対応するパッケージの品種が増加する。さらに、耐熱性ランクの向上が図れるので、ユーザーレベルでの取り扱いが容易になる。加えて、パターンデザインの自由度が向上する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すＡ−Ａ断面図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の別の実施形態を示す断面図である。
【図４】従来の電極用パッドの配置の説明図（１）と電極パッドと能動素子領域の配置関係を示す図（２）である。
【符号の説明】
１１ 電極用パッド
１２ａ 応力緩衝ビア
１２ｂ 応力緩衝ビア
１２ｃ 応力緩衝ビア
１２ｄ 応力緩衝ビア
１５ 応力緩衝配線
１６ 層間絶縁膜
１７ 層間絶縁膜
２１ 電極用パッド
２２ａ 応力緩衝ビア
２２ｂ 応力緩衝ビア
２２ｃ 応力緩衝ビア
２２ｄ 応力緩衝ビア
２３ａ 上部応力緩衝ビア
２３ｂ 上部応力緩衝ビア
２３ｃ 上部応力緩衝ビア
２３ｄ 上部応力緩衝ビア
２３ｅ 上部応力緩衝ビア
２４ 中間配線
２５ 応力緩衝配線
２６ 層間絶縁膜
２７ 層間絶縁膜
２８ 層間絶縁膜
３１ ゲート電極
３２ 不純物拡散層
３３ 不純物拡散層
３４ ＬＯＣＯＳ
３５ シリコン結晶基板
４１ 能動素子領域
４２ 半導体チップ部分
５１ 半導体チップ
５２ リード
５３ ワイヤ
５４ リードフレーム
５５ 電極用パッド
５６ 能動素子領域
５７ 配線
５８ 電極用パッド領域
【発明の属する技術分野】
本発明は、半導体装置の構造に関するもので、電極用パッドを有する半導体装置に関する。
【０００２】
【従来の技術】
従来より、半導体チップにおいては、配線基板等との電気的導通をとるために絶縁膜の表面に多数の電極用パッドが設けられており、これらの電極用パッドをボンディングして配線基板に実装される。
【０００３】
ボンディングの方式の一つとして、ワイヤボンディング方式があげられる。これは、半導体チップの電極用パッドと、配線基板やリードフレームのリードとの間を金やアルミニウムのワイヤで結線する方法で、具体的には、ワイヤの圧着具であるキャピラリから垂下したワイヤの先端部に、火花放電により球体を生成して、超音波を印加しつつ、キャピラリがこの球体を電極用パッドに熱圧着し、続けて他端部をリードに熱圧着することにより結線する方法である。
【０００４】
ところで、キャピラリが電極用パッドにワイヤの先端部の球体を圧着する際、電極用パッドの下方の領域に能動素子が形成されていると、キャピラリが接触した際の衝撃により素子に損傷を与える危険性がある。
【０００５】
そこで、通常は、図４に示すように、リードフレーム５４に実装される半導体チップ５１の周辺に、直下に能動素子領域５６が形成されていない電極用パッド領域５８を設け、この電極用パッド領域５８に電極用パッド５５を設けている。また、電極用パッド５５と能動素子領域５６とは配線５７よって導通がとられている。
【０００６】
このような構成とすることにより、電極用パッド５５とリード５２とをワイヤ５３で結線する際、能動素子領域５６に伝わる衝撃を軽減することができる。
【０００７】
また、このような電極用パッド領域５８を別に設けるためには、その領域の幅は、ワイヤボンディング方式の場合で少なくとも１００ミクロン以上が必要となる。
【０００８】
【発明が解決しようとする課題】
電極用パッドを能動素子が形成されている領域とは別の領域上に設けることは、上述したような衝撃を回避するためには有効な構成である。しかし、半導体チップにおける電極用パッドの数は、５００を超えるようなものも存在し、電極用パッドを設けることのみを目的とする領域を広範囲に形成することになり、例えば、使用すべき能動素子が比較的少ないのに対して、電極用パッド数が多い場合には、電極用パッド領域の半導体チップに占める割合が増大し、その結果として必要以上に面積の大きいチップになってしまう。
【０００９】
加えて、半導体チップサイズが大きくなってしまうため、一枚のウェハから製造できる有効チップ数が減少してしまい、チップコストまで増加させてしまう結果を招く。さらに、搭載可能なパッケージの品種あるいは取扱方法に制限が生じるなどの影響が生じる。最悪の場合、パッケージへのアッセンブリまでが不可能になってしまう。
【００１０】
そこで、本発明は、能動素子を形成している領域の上方の層に電極用パッドを設けることが可能な半導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、
（１）基板と、前記基板に形成された能動素子と、前記能動素子が存在する領域の上方に設けられた電極用パッドと、前記電極用パッドの下面に上端部が当接するとともに、前記能動素子が存在しない領域の上方に設けられた複数のビアと、前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に前記能動素子から離隔させて設けられた応力緩衝配線と、を有することを特徴とする半導体装置としたものである。
【００１２】
（２）また、基板と、前記基板に形成された能動素子と、前記能動素子が存在する領域の上方に設けられた電極用パッドと、前記電極用パッドの下面に上端部が当接する複数の第１ビアと、前記複数の第１ビアの下端部に上面が当接するとともに、前記電極パッドの直下に位置するように設けられた中間電極と、前記中間電極の下面に上端部が当接するとともに、前記能動素子が存在しない領域の上方に設けられた複数の第２ビアと、前記複数の第２ビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に前記能動素子から離隔させて設けられた応力緩衝配線と、を有することを特徴とする半導体装置としたものである。
【００１３】
（３）また、（１）または（２）の半導体装置において、前記能動素子はＬＯＣＯＳによって素子分離されており、前記応力緩衝配線の上端部に当接する前記ビアは前記ＬＯＣＯＳの上方に設けられることを特徴とする半導体装置としたものである。
（４）さらに、（２）の半導体装置において、前記複数の第１ビアのうち、少なくとも１つを前記電極パッドの下面中央に設けることを特徴とする半導体装置としたものである。
【００１４】
なお、（２）は、配線が３層のものに対応させた構成になっているが、配線の層を多数形成して４層あるいはそれ以上の層構造を持つ半導体装置に対しても、例えば、４層の場合ならば、上記（２）における電極用パッドと複数のビアの間に、前記電極用パッドの下面に上端部が当接するとともに、能動素子が存在しない領域の上方に配される上層の複数のビアを立設し、前記上層の複数のビアの下端部に上面が当接するとともに、前記電極パッドの直下に位置するように上層の中間電極を設け、そして、前記上層の中間電極の下面に前記複数のビアの上端部が当接するように設けることにより、上記の各手段と同様の作用効果が得られる。さらに、それ以上の層構造を持つものに対しても、層が１つ増える毎に電極用パッドに当接するビアおよびこのビアの下端部に当接する中間配線を１つずつ追加して行けばよい。
【００１５】
また、電極用パッドは、能動素子領域の直上に設けられることが望ましいが、部分的に重層して設けられる、つまり、電極パッドの一部分のみが能動素子領域の直上に設けられる構成としても良い。
【００１６】
【作用】
上記構成によれば、電極用パッドを能動素子が存在する領域の上方に設け、前記電極用パッドの下面に上端部が当接するとともに、能動素子が存在しない領域の上方に配される複数のビアを立設し、前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に離隔させて配線を設ける構成としたので、能動素子を設けた領域の上方に電極用パッドを設けることができ、半導体チップの表面積を縮小することが可能となる。
【００１７】
【発明の実施の形態】
以下に本発明に係る半導体装置の具体的な実施形態を図面を参照して詳細に説明する。
【００１８】
図１は、本発明の実施形態を示すＡ−Ａ断面図であり、図２は、本発明の実施形態を示す平面図である。さらに、図３は、本発明の別の実施形態を示す断面図である。
【００１９】
まず、図１は、本発明の実施形態を示す平面図である図２のＡ−Ａ線における断面図である。
【００２０】
図１は、配線が２層であるものに応用した実施形態であり、シリコン結晶基板３５に、不純物拡散領域３２、３３およびゲート電極３１が形成されてトランジスタを構成し、さらに能動素子領域４１（図２）の一部を構成している。その上部には、層間絶縁膜１７上に応力緩衝配線１５が形成されており、この応力緩衝配線１５を介して能動素子等との導通がとられている。さらにその上部には、層間絶縁膜１６上に電極パッド１１が形成されている。
【００２１】
電極用パッド１１の下面には、電極用パッド１１の隅に設けられたビアホール内に応力緩衝ビア１２ａ、１２ｂが形成され、また、図２に示すように、電極用パッドの他の２つの隅にもビアホールが設けられて、これらのビアホール内にも応力緩衝ビア１２ｃ、１２ｄが形成されている。 また、電極用パッド１１と応力緩衝配線１５とは、応力緩衝ビア１２ａによって導通がとられている。
【００２２】
また、応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄおよび応力緩衝配線１５は、アルミニウム製である。
【００２３】
さらに、これらのものを半導体チップの電極用パッド１１が設けられている面に投影して重ね合わせてみると、能動素子領域４１に対して、電極用パッド１１は、能動素子領域４１を被覆するように設けられ、応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄは、能動素子領域４１が存在しない部分で、かつ電極用パッド１１の四隅に設けられている。
【００２４】
よって、ワイヤを圧着する際、キャピラリの先端によって電極用パッド１１に打撃力が加わっても、層間絶縁膜より柔軟な金属材料よりなる応力緩衝ビア１２ａ、１２ｂ、１２ｃ、１２ｄがその応力を緩衝し、さらに、応力緩衝ビア１２ａにおいては、応力緩衝配線１５が下部に設けられているので、応力緩衝ビア１２ａに伝達された応力は、応力緩衝配線１５にも伝達されるので、応力緩衝配線１５においても応力が緩衝される。
【００２５】
したがって、能動素子領域４１に加わる応力は、電極用パッド下にビアが１本しかない従来のものよりも緩和されることになる。
【００２６】
さらに、図３は、配線が３層であるものに応用した実施形態である。
【００２７】
ここにおいては、層間絶縁膜２８上に応力緩衝配線２５が形成され、この上の層間絶縁膜２７上に電極用パッド２１とほぼ同形状、同面積の中間配線２４が形成され、最上部の層間絶縁膜２６上に電極用パッド２１が形成されている。また、中間配線２４の下面の四隅には、応力緩衝ビア２２ａ、２２ｂ、２２ｃ（図２の１２ｃに相当する位置）、２２ｄ（図２の１２ｄに相当する位置）が形成されている。さらに、電極用パッド２１下面には、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ（図２の１２ｃに相当する位置）、２３ｄ（図２の１２ｄに相当する位置）と、これらに加えて、上部応力緩衝ビア２３ｅが電極用パッド２１の下面中央に設けられている。
【００２８】
また、電極用パッド２１と中間配線２４とは、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅにより導通がとられており、中間配線２４と応力緩衝配線２５とは、応力緩衝ビア２２ａにより導通がとられている。
【００２９】
この場合も、図１の場合と同様に、これらのものを半導体チップの電極用パッド２１が設けられている面に投影して重ね合わせると、能動素子領域４１に対して、電極用パッド１１は、能動素子領域４１を被覆するように設けられ、応力緩衝ビア２２ａ、２２ｂ、２２ｃ、２２ｄ、および上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄは、能動素子領域４１が存在しない部分で、かつ電極用パッド１１の四隅に設けられている点で共通するが、上部応力緩衝ビア２３ｅは、能動素子領域４１上に存在している。
【００３０】
これは、上部応力緩衝ビア２３ｅが能動素子領域４１上に存在したとしても、中間配線２４が上部応力緩衝ビア２３ｅの下に存在することにより、上部応力緩衝ビア２３ｅを通して、能動素子領域４１へ加わる応力が中間配線２４により緩和されるため、上部応力緩衝を設ける部位を能動素子領域でない部分の上方に限定しなくとも良いからである。よって、上部応力緩衝ビアは、電極用パッド２１の下面の範囲内ならば、どこに設けても良い。加えて、上部応力緩衝ビア２３ｅのように、電極用パッド２１の下面中央に上部応力緩衝ビアを設けると、ボンディングの際に、周辺部よりもさらに大きな衝撃を受ける部分において応力を緩和することが可能となり、応力緩和の効果がさらに高まる。
【００３１】
また、応力緩衝配線２５、応力緩衝ビア２２ａ、２２ｂ、２２ｃ、２２ｄ、中間配線２４、上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅはアルミニウム製である。
【００３２】
したがって、図１の実施形態と同様に、キャピラリの先端によって電極用パッド２１に加わる打撃力を上部応力緩衝ビア２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、中間配線２４、応力緩衝ビア２２ａ、２２ｂ、２２ｃ、２２ｄ、および応力緩衝配線２５で緩衝することが可能である。
【００３３】
さらに、上述の実施形態においては、電極用パッドの四隅の下に能動素子領域が存在しないことを前提としたが、四隅の内の１カ所ないし２カ所の下に能動素子領域が存在したとしても、電極パッド下の能動素子領域でない部分に複数の応力緩衝ビアを適宜設けることにより、ワイヤボンディング時の応力を緩衝することが可能となる。
【００３４】
また、応力緩衝用ビアは、ＬＯＣＯＳ３４の上方に設けてもよい。
【００３５】
よって、上述の実施形態により、能動素子領域の上部に電極用パッドを設けても、ワイヤボンディング時に能動素子応力に加わる応力を緩和することができるので、能動素子領域上に電極用パッドを設けることが可能となる。
【００３６】
したがって、図４に示す電極パッド領域５８を設けることが不要となり、半導体チップの面積を、単純にＩ／Ｏセル領域上に電極用パッドを設けた場合でも、４００パッドレベルで約３％、２００パッドレベルで約６％、１００パッドレベルで約１０％縮小でき、さらに、他の能動素子領域上にも電極用パッドを設けた場合では、４００パッドレベルで約１９％、２００パッドレベルで約２８％、１００パッドレベルで約３３％も縮小することが可能になる。
【００３７】
加えて、従来のビア形成工程に変更を加える必要がないので、コストアップが避けられる。
【００３８】
なお、中間配線は、パターン配置上問題がなければ、電極用パッドと形状、面積が相違しても良い。また、４層以上の配線の場合も中間配線と応力緩衝用ビアを各層に設けることにより応用可能である。さらに、応力緩衝ビアを形成する金属材料はアルミニウムに限らず、応力を緩衝できるものであるならば他の材料でも良い。くわえて、電極用パッドを上方に設ける能動素子領域としては、一般的にはＩ／Ｏセル領域が想定されるが、Ｉ／Ｏセル領域に限らず、他の能動素子領域上であっても良い。
【００３９】
【発明の効果】
以上説明したように、電極用パッドを能動素子が存在する領域の上方に設け、前記電極用パッドの下面に上端部が当接するとともに、能動素子が存在しない領域の上方に配される複数のビアを立設し、前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に離隔させて配線を設ける構成にしたので、半導体装置の小型化を図ることが可能となり、１枚のウェハから製造できる有効チップ数が増加し、コストダウンが図れる。また、対応するパッケージの品種が増加する。さらに、耐熱性ランクの向上が図れるので、ユーザーレベルでの取り扱いが容易になる。加えて、パターンデザインの自由度が向上する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すＡ−Ａ断面図である。
【図２】本発明の実施形態を示す平面図である。
【図３】本発明の別の実施形態を示す断面図である。
【図４】従来の電極用パッドの配置の説明図（１）と電極パッドと能動素子領域の配置関係を示す図（２）である。
【符号の説明】
１１ 電極用パッド
１２ａ 応力緩衝ビア
１２ｂ 応力緩衝ビア
１２ｃ 応力緩衝ビア
１２ｄ 応力緩衝ビア
１５ 応力緩衝配線
１６ 層間絶縁膜
１７ 層間絶縁膜
２１ 電極用パッド
２２ａ 応力緩衝ビア
２２ｂ 応力緩衝ビア
２２ｃ 応力緩衝ビア
２２ｄ 応力緩衝ビア
２３ａ 上部応力緩衝ビア
２３ｂ 上部応力緩衝ビア
２３ｃ 上部応力緩衝ビア
２３ｄ 上部応力緩衝ビア
２３ｅ 上部応力緩衝ビア
２４ 中間配線
２５ 応力緩衝配線
２６ 層間絶縁膜
２７ 層間絶縁膜
２８ 層間絶縁膜
３１ ゲート電極
３２ 不純物拡散層
３３ 不純物拡散層
３４ ＬＯＣＯＳ
３５ シリコン結晶基板
４１ 能動素子領域
４２ 半導体チップ部分
５１ 半導体チップ
５２ リード
５３ ワイヤ
５４ リードフレーム
５５ 電極用パッド
５６ 能動素子領域
５７ 配線
５８ 電極用パッド領域
Claims (4)
- 基板と、
前記基板に形成された能動素子と、
前記能動素子が存在する領域の上方に設けられた電極用パッドと、
前記電極用パッドの下面に上端部が当接するとともに、前記能動素子が存在しない領域の上方に設けられた複数のビアと、
前記複数のビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に前記能動素子から離隔させて設けられた応力緩衝配線と、
を有することを特徴とする半導体装置。 - 基板と、
前記基板に形成された能動素子と、
前記能動素子が存在する領域の上方に設けられた電極用パッドと、
前記電極用パッドの下面に上端部が当接する複数の第１ビアと、
前記複数の第１ビアの下端部に上面が当接するとともに、前記電極パッドの直下に位置するように設けられた中間電極と、
前記中間電極の下面に上端部が当接するとともに、前記能動素子が存在しない領域の上方に設けられた複数の第２ビアと、
前記複数の第２ビアの少なくとも１つの下端部に当接するとともに、前記能動素子が存在しない領域の上方に前記能動素子から離隔させて設けられた応力緩衝配線と、
を有することを特徴とする半導体装置。 - 前記能動素子はＬＯＣＯＳによって素子分離されており、前記応力緩衝配線の上端部に当接する前記ビアは前記ＬＯＣＯＳの上方に設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記複数の第１ビアのうち、少なくとも１つを前記電極パッドの下面中央に設けることを特徴とする請求項２に記載の半導体装置。
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