KR101685057B1 - 반도체 소자의 적층 패키지 - Google Patents

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Abstract

반도체 메모리(Memory)와 그 메모리 컨트롤러(Controller)를 포함하는 반도체 소자의 적층 패키지 및 그 제조 방법을 제공한다. 본 발명에 따른 적층 패키지(MCP; Multi-Chip Package)는 데이터를 저장하는 제1 반도체 칩들 및 제 2 반도체 칩들, 제1 반도체 칩들 및 제 2 반도체 칩들을 컨트롤하는 제 3 반도체 칩, 서브스트레이트(Substrate) 역할을 하며 전기적으로 분리된 복수의 인터포저 리드들, 패키지 밖으로 노출된 외부접속 리드들, 그리고 상기 칩들을 둘러싸는 몰드 수지를 포함한다. 제 1 반도체 칩들은 인터포저 리드의 상면에 위치하고 제 2 반도체 칩들은 인터포저 리드의 하면에 위치하고 제 3 반도체 칩은 제 1 반도체 칩 상에 적층된다. 인터포저 리드들은 제 1 반도체 칩들과 제 2 반도체 칩을 전기적으로 연결하기 위한 매개수단으로 사용되고 외부 접속 리드는 제 3 반도체 칩에 연결되며 외부 접속단자로 쓰인다

Description

반도체 소자의 적층 패키지{Stacked package of semiconductor device}
본 발명은 반도체 소자의 적층 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 양면 적층 리드 프레임 구조의 반도체 적층 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있으며 이에 따라 전자기기의 핵심 부품인 반도체 소자 또한 소형화 및 경량화되고 있다. 이에 따라 복수의 반도체 소자를 하나의 제품으로 구성하는 기술이 개발되고 있다. 복수의 반도체 소자를 하나의 제품으로 구성하기 위하여, 여러 반도체 칩을 적층하고 상호 연결하여 구성하는 멀티 칩 패키지(MCP; Multi-Chip Package)가 제조되고 있다. 멀티 칩 패키지로는 볼(Ball)을 가지는 비지에이(BGA) 패키지 형태와 제조 비용의 감소 및 보다 많은 수의 적층을 위하여 양면 적층이 가능한 리드 프레임(Lead Frame) 패키지 형태가 제공되고 있다.
본 발명은 반도체 칩들을 효율적으로 양면으로 적층 할 수 있는 반도체 소자 적층 패키지 구조를 제공한다.
또한, 본 발명은 상기 반도체 소자의 적층 패키지를 제공하는데 적합한 반도체 소자의 적층 패키지 제조 방법을 제공한다.
본 발명은 반도체 소자의 적층 패키지를 제공한다. 반도체 소자의 적층 패키지는 전기적으로 분리된 인터포저 리드들; 상기 인터포저 리드의 일 표면상에 위치되며, 다수의 본딩 패드들을 가지는 적어도 하나의 제 1 반도체 칩; 상기 인터포저 리드의 다른 표면상에 위치되며, 다수의 본딩 패드들을 가지는 적어도 하나의 제 2 반도체 칩; 상기 제 1 반도체 칩 상에 위치되며 다수의 본딩 패드들을 가지는, 그리고 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩과 그 기능을 달리하는 제 3 반도체 칩; 상기 제 3 반도체 칩의 본딩 패드와 외부 간에 전기적 연결을 위한 외부 접속 리드들; 및 상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 상기 제 3 반도체 칩, 상기 인터포저 리드들, 및 상기 외부 접속 리드들 간에 전기적 연결을 하는 와이어 본딩 수단을 포함하며, 상기 인터포저 리드들은 상기 제 1 반도체 칩들 및 상기 제 2 반도체 칩 간에 전기적 연결 매개체로서 제공될 수 있다.
상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 메모리 반도체일 수 있다. 또한, 상기 제 3 반도체 칩은 메모리 컨트롤러 반도체일 수 있다.
또한, 외부 접속 리드들 중 전원 역할의 외부 접속 리드는 상기 제 1 반도체 칩 또는 상기 제 2 반도체 칩 상의 본딩 패드들 중 대응되는 전원 본딩 패드에 본딩 와이어로 직접 연결될 수 있다.
또한, 외부 접속 리드들 중 전원 역할의 외부 접속 리드는 상기 인터포저 리드들 중 전원 역할의 인터포저 리드에 본딩 와이어로 직접 연결될 수 있다.
또한, 외부 접속 리드들 중 전원 역할의 외부 접속 리드와 상기 인터포저 리드들 중 전원 역할의 인터포저 리드는 일체로 제공될 수 있다.
각각의 상기 외부 접속 리드의 일부, 상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 상기 제 3 반도체 칩, 그리고 상기 인터포저 리드들을 덮도록 몰딩 수지가 제공될 수 있다.
상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 각각 복수 개가 제공되고, 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩들은 각각 오프셋(Off-set)을 가지는 계단방식으로 적층될 수 있다.
상기 와이어 본딩 수단은 인접한 상기 본딩 패드끼리 상호 연결하는 점핑 본딩(Jumping Bonding) 방식으로 제공될 수 있다.
상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 각각에서 상기 본딩 패드들은 상기 제 1 반도체 칩 또는 상기 제 2 반도체 칩에서 상기 인터포저 리드와 마주보는 면의 반대 측의 가장자리 영역에 그 모서리를 따라 일렬로 정렬되도록 배치될 수 있다.
상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 그리고 제 3 반도체 칩들 중 적어도 어느 하나의 상기 본딩 패드들은 웨이퍼 레벨 공정시 만들어진 칩 패드에서 재배선(Redistributed Layout)으로 형성되는 재배선 패드일 수 있다. 상기 제 3 반도체 칩의 크기는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 크기보다 작게 제공될 수 있다.
상기 제 3 반도체 칩과 인접한 상기 제 1 반도체 칩에는 더미 본딩 패드들이 더 형성되며, 상기 더미 본딩 패드는 상기 제 3 반도체 칩의 본딩 패드 및 상기 외부 접속 리드 각각에 직접 본딩 와이어로 전기적 연결될 수 있다.
각각의 상기 인터포저 리드는 바 형상으로 제공되고, 상기 인터포저 리드들은 서로 간에 이격되며 상기 인터포저 리드의 길이 방향에 수직한 방향을 따라 일렬로 배열될 수 있다.
상기 제 1 반도체 칩들은 상기 인터포저 리드로부터 멀어질수록 상기 인터포저 리드의 일단을 향해 오프셋 되고, 상기 제 2 반도체 칩들은 상기 인터포저 리드로부터 멀어질수록 상기 인터포저 리드의 타단을 향해 오프셋 될 수 있다.
상기 더미 본딩 패드들은 상기 제 1 반도체 칩의 가장자리 영역들 중 상기 제 1 반도체 칩의 본딩 패드들이 제공된 가장자리 영역과 수직한 가장자리 영역에 제공될 수 있다.
또한, 본 발명은 반도체 소자의 적층 패키지를 제조하는 방법을 제공한다. 상기 방법은 전기적으로 분리된 복수의 인터포저 리드를 제공하는 단계; 상기 복수의 인터포저 리드의 일면 상에 적어도 하나의 제 1 반도체 칩을 제공하는 단계; 상기 복수의 인터포저 리드의 타면 상에 적어도 하나의 제 2 반도체 칩을 제공하는 단계; 상기 제 1 반도체 칩 상에 제 3 반도체 칩을 적층하는 단계; 상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 상기 제 3 반도체 칩의 대응되는 기능의 본딩 패드들을 상호 전기적 연결 수단으로 접속하고, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 본딩 패드를 상기 복수의 인터포저 리드와 상호 전기적 연결 수단으로 접속하는 단계; 상기 제 3 반도체 칩에서 외부와의 입력/출력을 담당하는 본딩 패드를 외부 접속 리드에 상호 전기적 연결 수단으로 접속하는 단계; 및 상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 상기 제 3 반도체 칩, 상기 인터포저 리드들, 그리고 상기 외부 접속 리드 일부를 덮도록 몰딩 수지를 충진하는 단계를 포함한다.
상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 각각 복수 개가 적층되게 제공되고, 상기 제 1 반도체 칩들은 상기 인터포저 리드로부터 멀어질수록 상기 인터포저 리드의 일단을 향해 오프셋 되고, 상기 제 2 반도체 칩들은 상기 인터포저 리드로부터 멀어질수록 상기 인터포저 리드의 타단을 향해 오프셋 될 수 있다.
상기 제 1 반도체 칩들, 상기 제 2 반도체 칩들, 그리고 상기 제 3 반도체 칩들 간에 전기적 연결하는 와이어 본딩 방식은 인접하는 상기 본딩 패드들끼리 상호 연결하는 점핑 본딩(Jumping Bonding) 방식일 수 있다.
상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 또는 상기 제 3 반도체 칩의 본딩 패드들은 재배선(Redistributed Layout)공정으로 진행하여 형성될 수 있다.
상기 외부 접속 리드와 상기 제 3 반도체 칩의 전기적 연결은 상기 제 3 반도체 칩과 인접한 상기 제 1 반도체 칩 상에 더미 본딩 패드들을 형성하고, 상기 제 3 반도체 칩의 본딩 패드들과 상기 더미 본딩 패드, 그리고 상기 더미 본딩 패드와 상기 외부 접속 리드를 와이어 본딩하여 이루어질 수 있다.
상술한 바와 같이 본 발명에 의한 반도체 소자 적층 패키지는 인터포저 리드의 양면에 각각 메모리 칩을 적층하고 인터포저 리드의 일면에 컨트롤러 칩을 제공할 때 인터포저 리드의 일면에 위치한 컨트롤러 칩과 다른 면에 위치한 메모리 칩을 전기적으로 연결하는 것이 가능하다.
도 1은 본 발명의 일 실시 예에 의한 반도체 소자의 적층 패키지를 개략적으로 보여주는 사시도이다.
도 2는 도 1의 선 A-A를 따라 절단한 단면도이다.
도 3은 도 1의 선 B-B를 따라 절단한 단면도이다.
도 4 내지 도 9는 도 1의 반도체 소자의 적층 패키지를 제조하는 과정을 보여주는 도면들이다.
도 10은 본 발명의 다른 실시예에 의한 반도체 소자의 적층 패키지를 개략적으로 보여주는 사시도이다.
도 11은 도 10의 선 C-C를 따라 절단한 단면도이다.
도 12 내지 도 16은 각각 반도체 소자의 적층 패키지의 변형된 예를 보여주는 단면도들이다.
상술한 본 발명의 양상은 첨부된 도면을 참조하여 설명되는 바람직한 실시 예들을 통하여 더욱 명백해질 것이다. 이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 본 발명의 실시 예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다.
도 1 내지 도 3은 본 발명의 실시 예에 의한 반도체 소자의 적층 패키지(100)를 개략적으로 보여주는 도면이다. 도 1은 반도체 소자의 적층 패키지(100)를 상부에서 바라본 도면이고, 도 2는 도 1의 선 A-A를 따라 절단한 단면도이고, 도 3은 도 2의 선 B-B를 따라 절단한 단면도이다. 도 1에서 실질적으로 몰딩 된 내부는 외부에서 보이지 않으나, 설명의 편의를 위해 몰딩된 부분의 내부를 도시하였다. 이하, 설명의 편의를 위해 인터포저 리드의 길이 방향을 제 1 방향(12)이라 칭하고, 상부에서 바라볼 때 제 1 방향과 수직한 방향을 제 2 방향(14)이라 칭한다.
도 1 내지 도 3을 참조하면, 반도체 소자의 적층 패키지(100)는 리드 프레임 구조의 패키지이다. 반도체 소자의 적층 패키지(100)는 인터포저 리드들(110), 제 1 반도체 칩들(120), 제 2 반도체 칩들(130), 제 3 반도체 칩(140), 외부 접속 리드들(150), 그리고 몰딩 수지(160)를 포함한다.
인터포저 리드들(110)은 반도체 소자의 적층 패키지(100) 안에 존재하는 반도체 칩들(120,130,140)의 서브스트레이트(Substrate) 역할을 할 수 있다. 제 1 반도체 칩들(120)은 인터포저 리드(120)의 상면에 적층되게 배치되고 제 2 반도체 칩들(130)은 인터포저 리드(120)의 하면에 적층되게 배치될 수 있다. 제 1 반도체 칩들(120)과 제 2 반도체 칩들(130)은 데이터 저장 역할을 수행할 수 있다. 제 1 반도체 칩(120)과 제 2 반도체 칩(130)은 동일한 수로 제공될 수 있다. 제 1 반도체 칩(120)들 중 가장 상단에 위치된 반도체 칩(120a) 상에는 제 3 반도체 칩(140)이 장착될 수 있다. 선택적으로 제 3 반도체 칩(140)은 제 2 반도체 칩들(130) 중 가장 하단에 위치된 반도체 칩(130a) 상에 장착될 수 있다. 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)은 동일한 종류의 칩이고, 제 1 반도체 칩(120)과 제 3 반도체 칩(140)은 서로 다른 종류의 반도체 칩일 수 있다. 예컨대, 제 1 반도체 칩(120)과 제 2 반도체 칩(130)은 메모리 반도체이고, 제 3 반도체 칩(140)은 메모리 컨트롤러 반도체일 수 있다. 제 1 반도체 칩(120)은 낸드 플래쉬(NAND Flash) 디바이스이고, 제 3 반도체 칩(140)은 그 낸드 플래쉬 디바이스를 제어하는 컨트롤러 디바이스일 수 있다. 낸드 플래쉬 디바이스는 3 비트 낸드 플래쉬일 수 있다. 제 3 반도체 칩(140)은 제 1 반도체 칩(120)보다 작은 크기로 제공될 수 있다.
제 1 반도체 칩(120)과 제 2 반도체 칩(130)은 각각 본딩 패드들(122, 132)을 가진다. 제 1 반도체 칩(120)에서 본딩 패드들(122)은 제 1 반도체 칩(120)의 가장자리 영역에 배치될 수 있다. 또한, 제 1 반도체 칩들(120)의 본딩 패드들(122)은 제 1 반도체 칩(120)에서 인터포저 리드(110)와 마주보는 면의 반대측에 형성될 수 있다. 또한, 본딩 패드들(122)은 일렬로 배열될 수 있다. 예컨대, 본딩 패드들(122)의 배열 방향은 제 2 방향(14)에 평행한 방향일 수 있다. 제 2 반도체 칩(130)에서 본딩 패드들(132)은 제 1 반도체 칩(120)의 본딩 패드들(122)과 동일하게 제공될 수 있다. 따라서 제 2 반도체 칩(130)의 본딩 패드들(132)은 제 2 반도체 칩(130)에서 인터포저 리드(110)와 마주보는 면의 반대측에 형성될 수 있다.
제 3 반도체 칩(140)은 제 1 본딩 패드들(142)과 제 2 본딩 패드들(144)을 가진다. 제 1 본딩 패드들(142)과 제 2 본딩 패드들(144)은 제 3 반도체 칩(140)에서 인터포저 리드(110)와 마주보는 면의 반대측에 형성될 수 있다. 제 1 본딩 패드들(142)은 제 3 반도체 칩(140)의 제 1 가장자리 영역(145)에 배치되고, 제 2 본딩 패드들(144)은 제 1 가장자리 영역(145)에 수직한 제 2 가장자리 영역(146)에 배치될 수 있다. 제 1 본딩 패드들(142)은 제 2 방향에 평행한 방향으로 일렬로 배열될 수 있다. 제 2 가장자리 영역(146)에 배치된 제 2 본딩 패드들(144)은 제 1 방향(12)에 평행한 방향으로 일렬로 배열될 수 있다. 또한, 제 2 본딩 패드들(144)은 추가적으로 제 2 가장자리 영역(146)과 마주보는 제 3 가장자리 영역(147)에 제 1 방향(12)에 평행한 방향으로 일렬로 배열될 수 있다.
인터포저 리드들(110)은 서로 간에 전기적으로 분리되게 배치된다. 분리된 인터포저 리드들(110)은 같은 기능을 수행하는 제 1 반도체 칩들(120)의 본딩 패드들(122)과 제 2 반도체 칩들(130)의 본딩 패드들(132)을 상호 전기적으로 연결하는 매개체 기능을 수행한다. 인터포저 리드(110)들은 입력/출력 단자를 고려하여 필요한 개 수만큼 제공될 수 있다. 각각의 인터포저 리드(110)는 바(bar) 형상으로 제공될 수 있다. 인터포저 리드들(110)은 서로 간에 동일한 형상 및 크기로 제공될 수 있다. 인터포저 리드들(110)은 서로 간에 이격되며 제 2 방향(14)을 따라 일렬로 배열될 수 있다. 인접하는 인터포저 리드들(110) 간의 간격은 동일하게 제공될 수 있다.
제 1 반도체 칩들(120) 중 인터포저 리드(110)에 가장 인접한 제 1 반도체 칩(120b)의 본딩 패드들(122)은 이에 대응되는 인터포저 리드(110)에 전기적 연결 수단인 본딩 와이어(170)에 의해 접속될 수 있다. 제 2 반도체 칩들(130) 중 인터포저 리드(110)에 가장 인접한 제 2 반도체 칩(130b)의 본딩 패드들(132)은 이에 대응되는 인터포저 리드(110)에 본딩 와이어(170)에 의해 전기적으로 접속될 수 있다. 따라서 인터포저 리드(110)를 매개로 하여 인터포저 리드(110)의 서로 다른 면에 제공된 제1 반도체 칩(120)과 제 2 반도체 칩(130)이 전기적으로 연결될 수 있다. 또한, 인접하는 제 1 반도체 칩들(120)의 본딩 패드들(122)은 서로 대응되는 본딩 패드들(122) 간에 본딩 와이어(170)에 의해 전기적으로 연결되고, 인접하는 제 2 반도체 칩들(130) 상의 본딩 패드들(132)은 서로 대응되는 본딩 패드들(132) 간에 본딩 와이어(170)에 의해 전기적으로 연결될 수 있다. 또한, 제 3 반도체 칩(140) 상의 제 1 본딩 패드(132)는 제 3 반도체 칩(140)과 가장 인접하게 위치된 제 1 반도체 칩(120a) 상의 대응되는 본딩 패드(122)와 본딩 와이어(170)에 의해 전기적으로 연결될 수 있다. 상기 제 3 반도체 칩(140)의 제 2 본딩 패드(144)는 대응되는 외부 접속 리드(150)와 본딩 와이어(170)에 의해 전기적으로 연결될 수 있다.
도 2를 다시 참조하면, 제 1 반도체 칩들(120)은 오프셋(Off-set)을 가지는 계단방식으로 적층 될 수 있다. 제 1 반도체 칩들(120)을 연결하는 본딩 와이어(170)의 본딩 방식은 인접한 제 1 반도체 칩(120)의 본딩 패드들(122)끼리 상호 연결하는 점핑 본당(Jumping Bonding) 방식 일 수 있다. 제 2 반도체 칩(130)은 오프셋(Off-set)을 가지는 계단 방식으로 적층 될 수 있다. 제 2 반도체 칩들(130)을 연결하는 본딩 와이어(170)의 본딩 방식은 인접한 제 2 반도체 칩(130)의 본딩 패드들(132)끼리 상호 연결하는 점핑 본딩 방식일 수 있다. 제 1 반도체 칩들(120)은 인터포저 리드(110)로부터 멀어질수록 인터포저 리드(110)의 일단(112)을 향해 오프셋 되고, 제 2 반도체 칩들(130)은 인터포저 리드(110)로부터 멀어질수록 인터포저 리드(110)의 타단(114)을 향해 오프셋 될 수 있다. 제 1 반도체 칩들(120) 간에 오프셋되는 거리는 서로 동일하고, 제 2 반도체 칩들(130) 간에 오프셋되는 거리는 서로 동일할 수 있다. 이때, 인터포저 리드(110)에 가장 인접한 제 1 반도체 칩(120b)과 인터포저 리드(110)에 가장 인접한 제 2 반도체 칩(130b)은 상부에서 바라볼 때 완전히 중첩되도록 위치될 수 있다.
몰딩 수지(160)는 인터포저 리드들(110), 제 1 반도체 칩들(120), 제 2 반도체 칩들(130), 제 3 반도체 칩(140), 각 외부 접속 리드(160)의 일부분, 그리고 본딩 와이어들(170)을 덮도록 제공된다.
도 4 내지 도 9는 반도체 소자의 적층 패키지(100)를 제조하는 순서에 포함되는 공정들을 도시한 것이다.
먼저, 인터포저 리드들(110)이 서로 간에 분리된 상태로 제 2 방향(14)을 따라 일렬로 제공된다. 다음에 제 1 반도체 칩들(120)이 제공된다. 제 1 반도체 칩(120)은 본딩 패드(122)가 그 상면에 위치되게 제공된다. 제 1 반도체 칩들(120)이 인터포저 리드(110)의 상면 상에 서로 간에 제 1 방향(12)으로 오프셋 되도록 적층된다. 따라서 제 1 반도체 칩(120)은 본딩 패드들(122)이 인터포저 리드(110)와 마주보는 면의 반대측에 위치되도록 제공된다. 이후 제 2 반도체 칩들(130)이 제공된다. 제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 동일한 종류로 제공한다. 도 4와 같이 제 2 반도체 칩(130)은 제 2 방향(14)에 평행한 직선(16)을 기준으로 180도(˚) 회전된 상태로 인터포저 리드(110)의 하면 상에 제공된다. 제 2 반도체 칩(130)은 제 1 방향(12)을 따라 서로 간에 오프셋 된 상태로 적층되게 제공된다. 제 2 반도체 칩들(130)이 오프셋되는 방향은 제 1 반도체 칩들이 오프셋되는 방향과 반대로 제공된다. 제 1 반도체 칩(120)과 제 2 반도체 칩(130)에서 같은 기능의 본딩 패드들(122, 132)은 위에서 보면 제 1 방향(12)에 평행한 직선(18) 상에 위치된다. 따라서 인터포저 리드들(110), 제 1 반도체 칩들(120), 그리고 제 2 반도체 칩들(130)은 도 5 및 도 6과 같이 제공될 수 있다. 도 5는 인터포저 리드들(110), 제 1 반도체 칩들(120), 그리고 제 2 반도체 칩들(130) 간의 상대 위치를 정면에서 바라본 도면이고, 도 6은 이들을 상부에서 바라본 도면이다.
도 7을 참조하면, 제 3 반도체 칩(140)은 제 1 반도체 칩들(120) 중 가장 상단에 위치한 제 1 반도체 칩(120a) 위에 적층될 수 있다. 제 1 반도체 칩들(120), 제 2 반도체 칩들(130), 그리고 제 3 반도체 칩(140)의 적층이 완료되면 인접하는 제 1 반도체 칩들(120)에서 대응되는 본딩 패드들(122)을 본딩 와이어(170)로 상호 연결한다. 또한, 인접하는 제 2 반도체 칩들(130)에서 대응되는 본딩 패드들(132)을 본딩 와이어(170)로 상호 연결한다. 또한, 가장 상단에 위치하는 제 1 반도체 칩(120a)의 본딩 패드들(122)과 제 3 반도체 칩(140)에서 대응되는 제 1 본딩 패드들(142)을 본딩 와이어(170)로 상호 연결한다. 또한, 인터포저 리드(110)와 가장 인접한 제 1 반도체 칩(120b)의 본딩 패드(122)를 이에 대응하는 인터포저 리드(110)에 본딩 와이어(170)로 상호 연결한다. 또한, 인터포저 리드(110)와 가장 인접한 제 2 반도체 칩(130b)의 본딩 패드(132)를 이에 대응하는 인터포저 리드(110)에 본딩 와이어(170)로 상호 연결한다. 본딩 방식은 점핑 본딩 방식으로 진행할 수 있다.
도 8을 참조하면, 인터포저 리드(110)에 전기적 접속을 진행하는 동시 또는 선후 공정에 있어서 제 3 반도체 칩(140) 상의 제 2 본딩 패드(144)를 본딩 와이어(170)를 통하여 외부와의 입력 출력을 담당하는 외부 접속 단자들(150)과 전기적 연결을 진행한다.
이후, 도 9와 같이 몰딩 수지(160)로 인터포저 리드들(110), 제 1 반도체 칩들(120), 제 2 반도체 칩들(130), 제 3 반도체 칩(140), 외부 접속 리드(150)의 일부, 그리고 본딩 와이어들(170)을 덮는다.
제 1 반도체 칩(120), 제 2 반도체 칩(130), 그리고 제 3 반도체 칩(140) 상의 본딩 패드들(122, 132, 142)은 효율적인 본딩와이어 공정을 위하여 웨이퍼 레벨 공정시 만들어진 패드에서 재배선(Redistributed Layout) 형성 기술을 사용하여 형성될 수 있다. 도 10과 도 11은 재배선 형성 기술이 적용된 반도체 소자 적층 패키지(200)의 실시예를 보여준다. 도 10은 반도체 소자 적층 패키지(200)의 사시도이고, 도 11은 도 10의 선 C-C를 따라 절단한 단면도이다. 도 10과 도 11을 참고하면, 반도체 소자 적층 패키지(200)는 도 1의 반도체 소자 적층 패키지(100)와 대체로 유사한 구조를 가진다. 제 3 반도체 칩(240)의 크기가 제 1 반도체 칩(220)의 크기보다 작을 수 있기 때문에, 제 1 반도체 칩들(220) 중 제 3 반도체 칩(240)과 인접한 제 1 반도체 칩(220a)은 더미 본딩 패드들(224)을 더 가진다. 더미 본딩 패드(224)는 제 1 반도체 칩(220a)의 내부 회로와는 절연되게 제공될 수 있다. 인접하는 더미 본딩 패드들(224) 간의 간격은 제 3 반도체 칩(240)의 인접하는 제 2 본딩 패드 (244) 간의 간격보다 넓게 제공될 수 있다. 제 1 반도체 칩(220a)에서 본딩 패드들(224)이 제공된 영역을 제 1 가장자리 영역(225)이라 할 때, 더미 본딩 패드들(224)은 제 1 가장자리 영역(225)에 수직한 제 2 가장자리 영역(226)에 배치될 수 있다. 더미 본딩 패드들(224)은 제 1 방향(12)을 따라 일렬로 배열될 수 있다. 또한, 더미 본딩 패드들(224)은 제 2 가장자리 영역(226)과 마주보는 제 3 가장자리 영역(227)에도 제 1 방향(12)을 따라 일렬로 배열될 수 있다. 선택적으로 더미 본딩 패드(224)는 제 1 반도체 칩(220)의 영역들 중 제 3 반도체 칩(240)의 모서리 근처에 제공될 수 있다.
제 3 반도체 칩(240)의 제 2 본딩 패드들(244)과 외부 접속 리드들(250) 간에 전기적 접속은 다음과 같이 이루어질 수 있다. 먼저, 제 3 반도체 칩(240)의 제 2 본딩 패드(244)와 이에 대응하는 제 1 반도체 칩(220)의 더미 본딩 패드(224)를 와이어 본딩(270)에 의해 전기적으로 접속하고, 이후 더미 본딩 패드(224)와 이에 대응하는 외부 접속 리드(250)를 와이어 본딩(270)에 의해 전기적으로 접속한다. 더미 본딩 패드(224)의 제공에 의해 제 3 반도체 칩(240)과 외부 접속 리드(250)의 전기적 연결을 위한 본딩 와이어(270)의 길이를 짧게 할 수 있다.
상술한 바와 달리 도 12와 같이 반도체 소자의 적층 패키지(300)에서 제 1 반도체 칩들(320) 중 인터포저 리드(310)에 가장 인접한 제 1 반도체 칩(320b)과 제 2 반도체 칩들(330) 중 인터포저 리드(310)에 가장 인접한 제 2 반도체 칩(330b)은 상부에서 바라볼 때 일부만 중첩되게 제공될 수 있다. 이 경우 제 2 반도체 칩(330b)은 제 1 반도체 칩(320b)에 대해 제 1 반도체 칩들(320)이 서로 간에 오프셋되는 방향으로 오프셋 되게 제공될 수 있다.
선택적으로 도 13의 반도체 소자의 적층 패키지(400)와 같이 제 2 반도체 칩들(430) 중 인터포저 리드(410)에 가장 인접한 제 2 반도체 칩(430b)은 제 1 반도체 칩들(420) 중 인터포저 리드(410)에 가장 인접한 제 1 반도체 칩(420b)에 대해 제 1 반도체 칩들(420)이 서로 간에 오프셋되는 방향과 반대 방향으로 오프셋되게 제공될 수 있다.
상술한 바와 달리 도 14와 같이 반도체 소자의 적층 패키지(500)에서 외부 접속 리드들(550) 중 전원인 파워 및 그라운드 역할의 외부 접속 리드(550a)는 제 1 반도체 칩(510)의 본딩 패드들(512) 또는 제 2 반도체 칩(520) 상의 본딩 패드들(522) 중 대응되는 전원 본딩 패드(522a)에 본딩 와이어(570)로 직접 연결될 수 있다. 그리고 나머지 외부 접속 리드들(550b)은 제 3 반도체 칩(540)의 제 2 본딩 패드들(544)에 직접 연결될 수 있다. 나머지 외부 접속 리드들(550b)은 제 3 반도체 칩(540)의 제 2 본딩 패드들(544)에 직접 연결될 수 있다. 이와 달리 외부 접속 리드(550a)는 인터포저 리드(510)와 가장 인접하게 배치된 제 1 반도체 칩(520a)이나 제 2 반도체 칩(530a) 이외의 제 1 반도체 칩(520)이나 제 2 반도체 칩(530)에 본딩 와이어로 직접 연결될 수 있다.
선택적으로 도 15와 같이 반도체 소자의 적층 패키지(600)에서 외부 접속 리드들(650) 중 전원인 파워 및 그라운드 기능의 외부 접속 리드(650a)는 인터포저 리드들(610) 중 전원 역할의 인터포저 리드(610a)에 본딩 와이어(670)로 직접 연결될 수 있다. 나머지 외부 접속 리드들(650b)은 제 3 반도체 칩(640)의 제 2 본딩 패드들(644)에 직접 연결될 수 있다.
선택적으로 도 16과 같이 반도체 소자의 적층 패키지(700)에서 외부 접속 리드들(750) 중 전원인 파워 및 그라운드 기능의 외부 접속 리드(750a)와 인터포저 리드들(710) 중 전원 역할의 인터포저 리드(710a)는 일체로 형성될 수 있다. 예컨대, 외부 접속 리드(750a)와 인터포저 리드(710a)는 하나의 리드로서 제공되거나, 서로 간에 직접 연결될 수 있다.
도 14 내지 도 16의 예에서 외부 접속 리드들 중 인터포저 리드 또는 제 1 반도체 칩이나 제 2 반도체 칩에 연결되는 전원용 접속 리드의 수는 도시된 바와 상이할 수 있다.
상술한 예에서는 제 1 반도체 칩과 제 2 반도체 칩이 복수 개 제공되는 것으로 설명하였다. 그러나 이와 달리 제 1 반도체 칩과 제 2 반도체 칩은 1개씩 제공될 수 있다. 또한, 상술한 예에서는 제 1 반도체 칩과 제 2 반도체 칩이 동일한 수로 제공되는 것으로 설명하였다. 그러나 이와 달리 제 1 반도체 칩과 제 2 반도체 칩은 서로 상이한 수로 제공될 수 있다.
100 : 적층 패키지 110 : 인터포저 리드
120 : 제 1 반도체 칩 130 : 제 2 반도체 칩
140 : 제 3 반도체 칩 150 : 외부 접속 리드
160 : 몰딩 부재 170 : 본딩 와이어

Claims (17)

  1. 전기적으로 분리된 인터포저 리드들;
    상기 인터포저 리드들의 일 표면상에 위치되며, 다수의 제1 본딩 패드들을 가지는 적어도 하나의 제 1 반도체 칩;
    상기 인터포저 리드들의 다른 표면상에 위치되며, 다수의 제2 본딩 패드들을 가지는 적어도 하나의 제 2 반도체 칩;
    상기 제 1 반도체 칩 상에 위치되며 다수의 제3 본딩 패드들을 가지는, 그리고 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩과 그 기능을 달리하는 제 3 반도체 칩;
    상기 제 3 반도체 칩의 상기 제3 본딩 패드들과 외부 간에 전기적 연결을 위한 외부 접속 리드들; 및
    상기 제 1 반도체 칩, 상기 제 2 반도체 칩, 상기 제 3 반도체 칩, 상기 인터포저 리드들, 및 상기 외부 접속 리드들 간에 전기적 연결을 하는 와이어 본딩 수단을 포함하며;
    상기 인터포저 리드들은 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 간에 전기적 연결 매개체로서 제공되고,
    상기 외부 접속 리드들은 상기 제1 본딩 패드들과 절연되는 제1 외부 접속 리드를 포함하는 것을 특징으로 하는 반도체 소자의 적층 패키지.
  2. 제 1 항에 있어서,
    상기 제1 외부 접속 리드들은 상기 제2 본딩 패드들과 절연되고,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 메모리 반도체이고,
    상기 제 3 반도체 칩은 메모리 컨트롤러 반도체인 것을 특징으로 하는 반도체 소자의 적층 패키지.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 외부 접속 리드들은 전원 역할의 제2 외부 접속 리드를 더 포함하며,
    상기 제2 외부 접속 리드는 상기 제 1 본딩 패드들 또는 상기 제 2 본딩 패드들 중 대응되는 전원 본딩 패드에 본딩 와이어로 직접 연결되는 것을 특징으로 하는 반도체 소자의 적층 패키지.
  5. 제 1 항에 있어서,
    상기 외부 접속 리드들은 전원 역할의 제2 외부 접속 리드를 더 포함하며,
    상기 제2 외부 접속 리드는 상기 인터포저 리드들 중 전원 역할의 인터포저 리드에 본딩 와이어로 직접 연결되는 것을 특징으로 하는 반도체 소자의 적층 패키지.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 본딩 수단은 본딩 와이어이고,
    상기 본딩 수단은 상기 제1 내지 제3 본딩 패드들 중에서 인접한 본딩 패드들끼리 상호 연결하는 점핑 본딩(Jumping Bonding) 방식으로 제공되는 것을 특징으로 하는 반도체 소자의 적층 패키지.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 각각 복수 개가 제공되고, 상기 제 1 반도체 칩들과 상기 제 2 반도체 칩들은 각각 오프셋(Off-set)을 가지는 계단방식으로 적층되고,
    상기 제 1 반도체 칩들은 상기 인터포저 리드들로부터 멀어질수록 상기 인터포저 리드들의 일단을 향해 오프셋 되고, 상기 제 2 반도체 칩들은 상기 인터포저 리드들로부터 멀어질수록 상기 인터포저 리드들의 타단을 향해 오프셋되는 것을 특징으로 하는 반도체 소자의 적층 패키지.
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서,
    상기 제 1 본딩 패드들, 상기 제 2 본딩 패드들, 그리고 제 3 본딩 패드들 중 적어도 어느 하나는 웨이퍼 레벨 공정시 만들어진 칩 패드에서 재배선(Redistributed Layout)으로 형성되는 재배선 패드인 것을 특징으로 하는 반도체 소자의 적층 패키지.
  14. 제 13 항에 있어서,
    상기 제 3 반도체 칩의 크기는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 크기보다 작은 것을 특징으로 하는 반도체 소자의 적층 패키지
  15. 제 14 항에 있어서,
    상기 제 3 반도체 칩과 인접한 상기 제 1 반도체 칩에는 더미 본딩 패드들이 더 형성되며, 상기 더미 본딩 패드는 상기 제 3 반도체 칩의 상기 제3 본딩 패드들 중에서 적어도 하나 및 상기 외부 접속 리드에 각각 직접 본딩 와이어로 전기적 연결되고,
    상기 더미 본딩 패드들은 상기 제1 반도체칩의 가장자리 영역들 중 상기 제1 본딩 패드들이 제공된 가장자리 영역과 수직한 가장 자리 영역에 제공되는 것을 특징으로 하는 반도체 소자의 적층 패키지.
  16. 제 1항에 있어서,
    평면적 관점에서 상기 인터포저 리드들 각각은 제1 방향으로 연장된 바 형상을 가지며,
    상기 인터포저 리드들은 서로 제2 방향으로 이격되고,
    상기 외부 접속 리드들은 상기 인터포저 리드들로부터 상기 제2 방향으로 이격되고,
    상기 제3 본딩 패드들은:
    상기 제2 방향과 평행한 방향으로 배열되며, 상기 인터포저 리드들과 전기적으로 연결되는 제1 서브 본딩 패드들; 및
    상기 제1 방향과 평행한 방향으로 배열되며, 상기 외부 접속 리드들과 전기적으로 연결되는 제2 서브 본딩 패드들을 포함하되,
    상기 제2 방향은 상기 제1 방향과 교차하는 반도체 소자의 적층 패키지.
  17. 삭제
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101384344B1 (ko) * 2012-05-30 2014-04-14 에스티에스반도체통신 주식회사 적층형 멀티칩 반도체 패키지 제조방법
KR101994930B1 (ko) * 2012-11-05 2019-07-01 삼성전자주식회사 일체형 단위 반도체 칩들을 갖는 반도체 패키지
KR101432481B1 (ko) * 2012-11-09 2014-08-21 에스티에스반도체통신 주식회사 스택 패키지
KR102190382B1 (ko) * 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
KR102122460B1 (ko) 2013-07-17 2020-06-12 삼성전자주식회사 반도체 패키지
KR102026979B1 (ko) * 2014-04-18 2019-09-30 에스케이하이닉스 주식회사 반도체 칩 적층 패키지
CN105609480B (zh) * 2015-12-24 2018-11-30 合肥矽迈微电子科技有限公司 叠层芯片封装结构
KR102550571B1 (ko) 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180064824A (ko) * 2016-12-06 2018-06-15 삼성전자주식회사 내부 신호 라인들을 테스트하는 멀티 칩 패키지
KR20180064734A (ko) * 2016-12-06 2018-06-15 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
CN110444528B (zh) 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
KR102538173B1 (ko) * 2018-07-13 2023-05-31 삼성전자주식회사 스트레스-균등화 칩을 갖는 반도체 패키지
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
KR20200136742A (ko) * 2019-05-28 2020-12-08 에스케이하이닉스 주식회사 인터커넥트 구조를 포함한 스택 패키지
CN110993590A (zh) * 2019-12-19 2020-04-10 华天科技（西安）有限公司 一种减小3d nand产品尺寸的封装结构及其制造方法
CN117497520A (zh) * 2022-07-22 2024-02-02 长鑫存储技术有限公司 半导体堆叠结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置
JP2007005443A (ja) * 2005-06-22 2007-01-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2009117819A (ja) * 2007-10-16 2009-05-28 Toshiba Corp 半導体装置とそれに用いられるリードフレーム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674174B2 (en) * 2001-11-13 2004-01-06 Skyworks Solutions, Inc. Controlled impedance transmission lines in a redistribution layer
JP4901286B2 (ja) * 2006-04-24 2012-03-21 株式会社東芝 半導体装置及びメモリ回路システム
CN101131993A (zh) * 2006-08-24 2008-02-27 南茂科技股份有限公司 导线架在多芯片堆栈结构上的封装结构
US7408245B2 (en) * 2006-12-22 2008-08-05 Powertech Technology Inc. IC package encapsulating a chip under asymmetric single-side leads
JP4751351B2 (ja) 2007-02-20 2011-08-17 株式会社東芝 半導体装置とそれを用いた半導体モジュール
JP2008227162A (ja) * 2007-03-13 2008-09-25 Fujikura Ltd 半導体装置
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023135A (ja) * 2001-07-06 2003-01-24 Sharp Corp 半導体集積回路装置
JP2007005443A (ja) * 2005-06-22 2007-01-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2009117819A (ja) * 2007-10-16 2009-05-28 Toshiba Corp 半導体装置とそれに用いられるリードフレーム

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