JP5597659B2

JP5597659B2 - 半導体メモリカード

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Inventors: 洋稲垣; 英樹川村; 岡田　　隆; 拓西山
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Description

本発明の実施形態は、半導体メモリカードに関する。

ＮＡＮＤ型フラッシュメモリのような不揮発性半導体メモリチップを内蔵するメモリカード（半導体メモリカード）においては、高容量化、高速化、製造コストの低減等を図るために、１つのパッケージ内にメモリチップやコントローラチップを封止したＳｉＰ（ＳｙｓｔｅｍｉｎＰａｃｋａｇｅ）構造の半導体記憶装置を、カードケース内に収容した構造の適用が進められている。ＳｉＰ構造の半導体記憶装置は、例えば外部接続端子が設けられた配線基板と、配線基板の端子形成面とは反対側の面に搭載されたメモリチップおよびコントローラチップと、メモリチップおよびコントローラチップを封止するように、配線基板のチップ搭載面に形成された封止樹脂層とを備えている。

ＳｉＰ構造の半導体記憶装置においては、一般に絶縁性の樹脂基材の両面に銅箔をパターン化して形成した配線層を設けると共に、両面の配線層間をスルーホールで電気的に接続した配線基板が用いられている。配線基板の端子形成面に設けられた銅配線層の一部には、外部接続端子となる金メッキ層が形成される。従来のＳｉＰ構造の半導体記憶装置では、外部機器との電気的接続を行う外部接続端子からコントローラチップまでの配線長が長くなりやすいという難点がある。このため、信号転送速度が低下したり、また配線密度が低下することで基板面積が増大しやすい。このようなことから、メモリカードにおける信号転送速度の向上やＳｉＰ構造を構成する配線基板の小型化等を実現するために、外部接続端子からコントローラチップまでの配線長を短縮することが望まれている。

特開２０１０−１６０６４７号公報特開２０１１−０９６１３１号公報

本発明が解決しようとする課題は、外部接続端子からコントローラチップまでの配線長を短縮することを可能にした半導体メモリカードを提供することにある。

実施形態の半導体メモリカードは、複数の外部接続端子と第１の配線層とを備える第１の面と、チップ搭載領域と第２の配線層とを備える第２の面と、第１の配線層と第２の配線層とを電気的に接続するスルーホールとを有する配線基板と、配線基板のチップ搭載領域上に配置され、少なくとも１つの外形辺に沿って配列された第１の電極パッドを有するメモリチップと、メモリチップ上に積層され、少なくとも１つの外形辺に沿って配列された第２の電極パッドを有するコントローラチップと、メモリチップの第１の電極パッドと配線基板の第２の配線層とを電気的に接続する第１の金属ワイヤと、コントローラチップの第２の電極パッドと配線基板の第２の配線層とを電気的に接続する第２の金属ワイヤと、メモリチップおよびコントローラチップを第１および第２の金属ワイヤと共に封止するように、配線基板の第２の面上に形成された封止樹脂層とを備える半導体記憶装置を具備する。複数の外部接続端子は、配線基板の第１の外形辺の近傍に位置するように、第１の外形辺に沿って配列されている。コントローラチップの第２の電極パッドのうち、外部接続端子と電気的に接続される電極パッドは、配線基板の第１の面における複数の外部接続端子の形成領域に対応する第２の面上の領域内または前記領域の近傍に位置するように、複数の外部接続端子の配列方向と平行で、かつ配線基板の第１の外形辺側に位置するコントローラチップの外形辺に沿って配列されている。

実施形態による半導体メモリカードを示す平面図である。図１に示す半導体メモリカードに収容される半導体記憶装置を示す平面図である。第１の実施形態による半導体記憶装置を示す上面透過図である。図３のＡ−Ａ線に沿った断面図である。図３に示す半導体記憶装置における配線基板の端子形成面を半導体記憶装置の上面から透視して見た透過図である。図３に示す半導体記憶装置における配線基板のチップ搭載面を半導体記憶装置の上面から透視して見た透過図である。第１の実施形態による半導体記憶装置の変形例を示す上面透過図である。第２の実施形態による半導体記憶装置を示す上面透過図である。図８のＡ−Ａ線に沿った断面図である。図８に示す半導体記憶装置における配線基板の端子形成面を半導体記憶装置の上面から透視して見た透過図である。図８に示す半導体記憶装置における配線基板のチップ搭載面を半導体記憶装置の上面から透視して見た透過図である。

以下、実施形態の半導体メモリカードについて、図面を参照して説明する。図１は実施形態による半導体メモリカードを示す平面図である。図１に示される半導体メモリカード１は、例えばＳＤ^TM規格のメモリカード（ＳＤ^TMカード）として使用されるものであり、上下一対のカードケース２と、カードケース２内に収容される半導体記憶装置３とを具備している。半導体記憶装置３は、ＳｉＰ構造の半導体装置により構成されている。半導体記憶装置３の具体的な構造について、以下に詳述する。

（第１の実施形態）
第１の実施形態によるＳｉＰ構造の半導体記憶装置について、図３ないし図６を参照して説明する。図３は第１の実施形態による半導体記憶装置を示す上面透過図、図４は図３のＡ−Ａ線に沿った断面図、図５は図３に示す半導体記憶装置における配線基板の端子形成面を半導体記憶装置の上面（モールド面）から透視して見た透過図、図６は図３に示す半導体記憶装置における配線基板のチップ搭載面を半導体記憶装置の上面（モールド面）から透視して見た透過図である。これらの図に示される半導体記憶装置１１（３）は、外部接続端子の形成基板と半導体チップの搭載基板とを兼ねる配線基板１２を備えている。配線基板１２は、外部接続端子の形成面となる第１の面１２ａと、メモリチップやコントローラチップの搭載面となる第２の面１２ｂとを有している。

配線基板１２は、図４に示すように、エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等からなる樹脂基材１３と、樹脂基材１３の第１の面１２ａ側に設けられた第１の配線層１４と、樹脂基材１３の第２の面１２ｂ側に設けられた第２の配線層１５と、第１の配線層１４と第２の配線層１５とを電気的に接続するスルーホール１６とを有している。第１および第２の配線層１４、１５は、例えば樹脂基材１３の両面に積層した銅箔を配線パターンに応じてパターン化することにより形成される。第１および第２の配線層１４、１５の表面は、絶縁保護のためにソルダレジスト１７、１８で覆われている。

第１の配線層１４は外部接続端子１９を有している。第１の配線層１４の外部接続端子１９となる部分には、ソルダレジスト１７に開口パターンが形成されており、この開口パターンを介して第１の配線層１４上に金メッキ層２０が形成されている。外部接続端子１９は、第１の配線層１４と表面層としての金メッキ層２０とで構成されている。第２の配線層１５は接続パッド２１（２１Ａ、２１Ｂ）を有している。第２の配線層１５の接続パッド２１となる部分には、ソルダレジスト１８に開口パターンが形成されており、これら開口パターンを介して第２の配線層１５上に金メッキ層２２が形成されている。接続パッド２１は、第２の配線層１５と表面層としての金メッキ層２２とで構成されている。金メッキ層２０、２２は、例えば電解メッキにより形成される。

配線基板１２の第１の面１２ａは、図４および図５に示すように、第１の配線層１４と複数の外部接続端子１９とを有している。複数の外部接続端子１９は、配線基板１２の第１の外形辺Ｓ１の近傍に位置するように、第１の外形辺Ｓ１に沿って配列されている。配線基板１２の第２の面１２ａは、図３、図４および図６に示すように、第２の配線層１５とチップ搭載領域２３とを有している。第２の配線層１５は、接続パッド２１Ａ、２１Ｂを有している。接続パッド２１Ａはチップ搭載領域２３に配置されるメモリチップの電極パッドとの接続部となり、接続パッド２１Ｂはメモリチップ上に積層されるコントローラチップの電極パッドとの接続部となる。

配線基板１２のチップ搭載領域２３には、メモリチップ２４が配置されている。メモリチップ２４としては、例えばＮＡＮＤ型フラッシュメモリのような半導体メモリチップが用いられる。図３および図４は８個のメモリチップ２４を積層してチップ搭載領域２３に配置した状態を示している。配線基板１２に対するメモリチップ２４の搭載数は、これに限られるものではない。メモリチップ２４の搭載数は１個であってもよいし、また２個、４個、さらには９個以上であってもよい。配線基板１２に対するメモリチップ２４の搭載数は、１個または複数個のいずれであってもよい。

図３および図４において、複数のメモリチップ２４は矩形状の同一形状を有し、それぞれ電極パッド２５を備えている。電極パッド２５は、配線基板１２の第１の外形辺Ｓ１と対向する第２の外形辺Ｓ２側に位置しており、メモリチップ２４の第２の外形辺Ｓ２側に位置する外形辺に沿って配列されている。複数のメモリチップ２４はメモリチップ群２６を構成しており、さらに２つのチップ群２６Ａ、２６Ｂに分けられている。第１のチップ群２６Ａは、配線基板１２のチップ搭載領域２３上に積層された状態で配置された４個のメモリチップ２４で構成されている。第２のチップ群２６Ｂは、第１のチップ群２６Ａ上に積層された状態で配置された４個のメモリチップ２４で構成されている。

第１のチップ群２６Ａを構成する４個のメモリチップ２４は、それぞれ電極パッド２５を配線基板１２の第２の外形辺Ｓ２側に位置させ、かつそれぞれの電極パッド２５が露出するように階段状に積層されている。４個のメモリチップ２４の電極パッド２５は、金属ワイヤ２７を介して順に接続されている。第１のチップ群２６Ａにおいて、最下段に位置するメモリチップ２４の電極パッド２５は、金属ワイヤ２７を介して配線基板１２の接続パッド２１Ａと電気的に接続されている。第１のチップ群２６Ａ上には、絶縁樹脂製のスペーサ層２８を介して第２のチップ群２６Ｂが配置されている。

第２のチップ群２６Ｂ構成する４個のメモリチップ２４は、それぞれ電極パッド２５を配線基板１２の第２の外形辺Ｓ２側に位置させ、かつそれぞれの電極パッド２５が露出するように階段状に積層されている。４個のメモリチップ２４の電極パッド２５は、金属ワイヤ２５を介して順に接続されている。第２のチップ群２６Ｂにおいて、最下段に位置するメモリチップ２４の電極パッド２５は、金属ワイヤ２７を介して配線基板１２の接続パッド２１Ａと電気的に接続されている。第１のチップ群２６Ａにおいて、最上段に位置するメモリチップ２４の電極パッド２５に接続された金属ワイヤ２７は、絶縁樹脂製のスペーサ層２８内に埋め込まれており、これにより第２のチップ群２６Ｂの最下段に位置するメモリチップ２４との接触が防止されている。

メモリチップ群２６上には、コントローラチップ２９が積層されている。コントローラチップ２９は、複数のメモリチップ２４からデータの書き込みや読み出しを行うチップを選択し、選択したメモリチップ２４へのデータの書き込み、および選択したメモリチップ２４に記憶されたデータの読み出し等を行う。コントローラチップ２９はＬ型パッド構造を有し、長辺２９ａに沿って配列された電極パッド３０Ａと、短辺２９ｂに沿って配列された電極パッド３０Ｂとを有している。コントローラチップ２９は、長辺２９ａが配線基板１２の第１の外形辺Ｓ１側、すなわち複数の外部接続端子１９が配列された第１の外形辺Ｓ１側に位置し、かつ第１の外形辺Ｓ１と平行となるように配置されている。

コントローラチップ２９の電極パッド３０（３０Ａ、３０Ｂ）は、金属ワイヤ３１を介して配線基板１２の接続パッド２１Ｂと電気的に接続されている。コントローラチップ２９の長辺２９ａに沿って配列された電極パッド３０Ａは、配線基板１２の第１の外形辺Ｓ１側に設けられたパッド領域３２Ａに配置された接続パッド２１Ｂと金属ワイヤ３１を介して電気的に接続されている。コントローラチップ２９の短辺２９ｂに沿って配列された電極パッド３０Ｂは、配線基板１２の第３の外形辺Ｓ３側に設けられたパッド領域３２Ｂに配置された接続パッド２１Ｂと金属ワイヤ３１を介して電気的に接続されている。

メモリチップ２４やコントローラチップ２９が搭載された配線基板１２の第２の面１２ｂには、例えばエポキシ樹脂からなる封止樹脂層３３がモールド成形されている。メモリチップ２４やコントローラチップ２９は、金属ワイヤ２７、３１等と共に封止樹脂層３３で一体的に封止されている。これらによって、ＳｉＰ構造の半導体記憶装置１１（３）が構成されている。前述したように、ＳｉＰ構造の半導体記憶装置１１をカードケース２に収容することによって、半導体メモリカード１が構成される。カードケース２は、図１に示すように、外部接続端子１９を露出させる開口４を有している。

ところで、前述したＳＤ^TMカード等のメモリカードには、より一層の記憶容量の増大が求められている。そこで、６４ＧＢもしくはそれ以上の記憶容量を有するメモリカードの実用化が進められている。このようなメモリカードでは記憶容量の増大に加え、デジタル信号の転送速度を向上させることが望まれる。このため、デジタル信号の理論的な最大転送速度が５０ＭＢ／秒以上のメモリカードの実用化が進められている。すなわち、メモリカードと外部機器（ホスト）との間のデータ読み書き速度の最大規格値が５０ＭＢ／秒またはそれ以上となるメモリカードの実用化が進められている。ここでは上記した信号転送速度を有するメモリカードを、高速動作型（高速転送型）のメモリカードと呼称する。

上述したような高速動作型のメモリカードでは、外部機器とメモリカードとの間のインターフェース（ＩＦ）信号の特性を向上させ、上記したようなデジタル信号の転送速度を満足されるために、外部機器との電気的接続を行う外部接続端子からコントローラチップの電極パッドまでの配線長（ＩＦ用信号配線長）を短縮することが望まれる。そこで、この実施形態の半導体メモリカード１においては、コントローラチップ２９の電極パッド３０のうち、外部接続端子１９と直接電気的に接続される電極パッド（ＩＦ用電極パッド）３０１を、配線基板１２の第１の面１２ａにおける外部接続端子１９の形成領域に対応する第２の面１２ｂ上の領域（端子対応領域）Ｘ１内に配置している。なお、ＩＦ用電極パッド３０１は、端子対応領域Ｘ１の近傍に配置してもよい。

ＩＦ用電極パッド３０１を端子対応領域Ｘ１内に配置するにあたって、コントローラチップ２９はその長辺２９ａが外部接続端子１９の配列方向と平行な配線基板１２の第１の外形辺Ｓ１と平行になると共に、長辺２９ａが配線基板１２の第１の外形辺Ｓ１側に位置するように、メモリチップ２４（メモリチップ群２６）上に積層されている。このようなコントローラチップ２９の長辺２９ａに沿ってＩＦ用電極パッド３０１を配置している。ＩＦ用電極パッド３０１は、配線基板１２の第１の外形辺Ｓ１側に設けられたパッド領域３２Ａ内の接続パッド２１Ｂと金属ワイヤ３１を介して電気的に接続されている。

さらに、ＩＦ用電極パッド３０１を配線基板１２の第２の面１２ｂにおける端子対応領域Ｘ１の中央寄りに配置するために、ＩＦ用電極パッド３０１はコントローラチップ２９の長辺２９ａ上における端子対応領域Ｘ１の中央に近い位置に配置されている。すなわち、ＩＦ用電極パッド３０１を除くコントローラチップ２９の他の電極パッド３０よりＩＦ用電極パッド３０１が端子対応領域Ｘ１の中央に近くなるように、コントローラチップ２９の長辺２９ａ上におけるＩＦ用電極パッド３０１の位置が設定されている。

上記したようなＩＦ用電極パッド３０１の配置位置を適用することによって、外部接続端子１９からコントローラチップ２９のＩＦ用電極パッド３０１までの信号配線長を短縮することができる。すなわち、ＩＦ用電極パッド３０１をコントローラチップ２９の短辺２９ｂに沿って配置した場合や、コントローラチップ２９を配線基板１２の第２の面１２ｂ上（例えば図３のメモリチップ２４の側方であって、配線基板１２の外形辺Ｓ３側）に配置した場合に比べて、ＩＦ用電極パッド３０１から複数の外部接続端子１９までのそれぞれ距離が短くなるため、ＩＦ用信号配線長を短縮することが可能となる。

図３に示す半導体記憶装置１１においては、Ｌ型パッド構造を有するコントローラチップ２９を適用しているため、コントローラチップ２９の短辺２９ｂに沿って配列された電極パッド３０Ｂと接続パッド２１Ｂとのワイヤボンディングによって、ＩＦ用電極パッド３０１の配置位置は制限される。図７に示すように、長辺片側パッド構造を有するコントローラチップ２９を適用した場合には、ＩＦ用電極パッド３０１を端子対応領域Ｘ１のより中央に近い位置に配置することができる。いずれにおいても、ＩＦ用電極パッド３０１をコントローラチップ２９の長辺２９ａに沿って配列することで、外部接続端子１９からＩＦ用電極パッド３０１までの信号配線長を短縮することができる。

また、配線基板１２の第１の面１２ａに設けられた外部接続端子１９から第２の面１２ｂに設けられた接続パッド２１Ｂ（パッド領域３２Ａ内に配置された接続パッド２１Ｂ）までの配線長を短縮するために、第１の配線層１４と第２の配線層１５とを電気的に接続するスルーホール１６の一部は、複数の外部接続端子１９の間に設けられている。図５および図６において、スルーホール１６１は信号配線用スルーホールであり、複数の外部接続端子１９の間に設けられている。このような信号配線用スルーホール１６１を適用することによって、外部接続端子１９からコントローラチップ２９のＩＦ用電極パッド３０１までの信号配線長をより一層短縮することができる。なお、図５は配線の一部（接続パッド２１ａから接続パッド２１ｂまでの配線等）の図示を省略している。

上述したように、ＩＦ用電極パッド３０１の配置位置や第１の配線層１４と第２の配線層１５との電気的な接続構造に基づいて、外部接続端子１９からコントローラチップ２９のＩＦ用電極パッド３０１までの信号配線長を短縮することによって、外部機器と半導体メモリカード１との間のＩＦ信号の電気特性が向上する。従って、デジタル信号の転送速度を高めることが可能になる。さらに、ＩＦ信号の特性にはメモリカードの容量負荷も影響する。このため、半導体メモリカード１では、配線基板１２の第２の面１２ａ上の端子対応領域Ｘ１の一部に第２の配線層１５を設けない領域Ｘ２を設定している。これによって、半導体メモリカード１を外部機器に接続した際の容量負荷を低減することができる。

ここで、端子対応領域Ｘ１の一部に第２の配線層１５を設けない領域Ｘ２を設定するにあたって、領域Ｘ２を空白領域（何も設けない領域）とすると、メモリチップ２４やコントローラチップ２９の搭載時や封止樹脂層３３の形成時における配線基板１２の反りが顕著になるおそれがある。そこで、領域Ｘ２には第２の配線層１５を構成する金属層（Ｃｕ層）３４を、第２の配線層１５とは電気的に独立させた状態で部分的に設けている。図６はドットパターン（水玉パータン）を有するＣｕ層３４を領域Ｘ２に形成した状態を示している。このようなＣｕ層３４のダミーパターンは、配線基板１２の反りを抑制した上で、半導体メモリカード１の容量の低減に寄与する。

さらに、メモリカードの容量負荷にはメッキリードも影響する。すなわち、第２の配線層１５は外部接続端子１９の表面層（金メッキ層）２０を電解メッキで形成するためのメッキリード３５を有している。メッキリード３５が長くなると、半導体メモリカード１を外部機器に接続した際の容量負荷が大きくなる。そこで、配線基板１２の第２の面１２ｂに設けられたメッキリード３５を、複数の外部接続端子１９の間に設けられたスルーホール（メッキリード用スルーホール）１６２を介して配線基板１２の第１の面１２ａに設けられた外部接続端子１９と電気的に接続すると共に、配線基板１２の第１の外形辺Ｓ１に引き出している。これによって、外部接続端子１９の金メッキ層２０を電解メッキにより形成するメッキリード３５の長さを大幅に短くすることができる。

上述したように、外部接続端子１９からコントローラチップ２９のＩＦ用電極パッド３０１までの信号配線長を短縮すると共に、Ｃｕ層３４のダミーパターンの形成やメッキリード３５の短縮により半導体メモリカード１の容量負荷を低減することによって、外部機器と半導体メモリカード１との間のＩＦ信号の電気特性を向上させることができる。従って、外部機器と半導体メモリカード１との間のデジタル信号の転送速度を高めることが可能になる。すなわち、５０ＭＢ／秒以上のデジタル信号の理論的な最大転送速度を実現可能にする半導体メモリカード１を提供することができる。このように、第１の実施形態の半導体メモリカード１は、高速動作型のメモリカードに好適である。

第１の実施形態の半導体メモリカード１では、配線基板１２の第１の配線層１４と第２の配線層１５とを電気的に接続するスルーホール１６の一部を、複数の外部接続端子１９の間に設けている。このため、配線基板１２の第２の面１２ａの端子形成領域Ｘ１まで第２の配線層１５を形成することができる。このように、第２の配線層１５の形成密度を高めることで、配線基板１２の小型化が図れる。図４に示したように、メモリチップ２４を多段に積層して記憶容量を増大させつつ、配線基板１２を小型化できる。

また、第２の配線層１５の形成密度を高めることで、メモリチップ２４と接続される接続パッド２１Ａを配線基板１２の第２の外形辺Ｓ２側にまとめて配置すると共に、コントローラチップ２９と接続される接続パッド２１Ｂを配線基板１２の第１の外形辺Ｓ１側に配置することができる。これによっても、配線基板１２の小型化を図ることができる。また、上記したような配線形状や接続パッドの配置構造を、配線基板１２の配線層数を増加させることなく実現できる。これらによって、ＳｉＰ構造の半導体記憶装置１１の製造コスト、ひいては半導体メモリカード１の製造コストを低減することが可能となる。

さらに、図４に示したように、第１のチップ群２６Ａと第２のチップ群２６Ｂとを、それらを構成するメモリチップ２４のパッド配列辺が同方向を向くように積層することで、メモリチップ２４と配線基板１２とを接続する金属ワイヤ２７を同方向にワイヤリングすることができる。これによって、配線基板１２に対するメモリチップ２４の搭載面積や配線基板１２の配線層数を削減することができる。従って、配線基板１２の面積を同一とした場合、より大きなメモリチップ２４を搭載することが可能となるため、同一外形の半導体記憶装置１１で記憶容量を増大させることができる。また、メモリチップ２４の面積を同一とした場合、配線基板１２並びに半導体記憶装置１１を小型化することができる。

（第２の実施形態）
次に、第２の実施形態によるＳｉＰ構造の半導体記憶装置について、図８ないし図１１を参照して説明する。図８は第２の実施形態による半導体記憶装置を示す上面透過図、図９は図８のＡ−Ａ線に沿った断面図、図１０は図８に示す半導体記憶装置における配線基板の端子形成面を半導体記憶装置の上面（モールド面）から透視して見た透過図、図１１は図８に示す半導体記憶装置における配線基板のチップ搭載面を半導体記憶装置の上面（モールド面）から透視して見た透過図である。なお、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。

図８ないし図１１に示される半導体記憶装置４１（３）は、第１の実施形態と同様に配線基板１２を備えている。配線基板１２は、第１の実施形態と同様に、樹脂基材１３の第１の面１２ａ側に設けられた第１の配線層１４と、樹脂基材１３の第２の面１２ｂ側に設けられた第２の配線層１５と、第１の配線層１４と第２の配線層１５とを電気的に接続するスルーホール１６とを有している。第１の配線層１４は外部接続端子１９を有している。第２の配線層１５は接続パッド２１（２１Ａ、２１Ｂ）を有している。

配線基板１２の第１の面１２ａは、図９および図１０に示すように、第１の配線層１４と複数の外部接続端子１９とを有している。複数の外部接続端子１９は、配線基板１２の第１の外形辺Ｓ１の近傍に位置するように、第１の外形辺Ｓ１に沿って配列されている。配線基板１２の第２の面１２ａは、図８、図９および図１１に示すように、第２の配線層１５とチップ搭載領域２３とを有している。配線基板１２のチップ搭載領域２３には、メモリチップ２４とコントローラチップ２９とが並列配置されている。メモリチップ２４の搭載数は１個に限らず、２個、４個、８個または以上であってもよい。

メモリチップ２４は電極パッド２５を有している。電極パッド２５は、配線基板１２の第２の外形辺Ｓ２側に位置しており、メモリチップ２４の第２の外形辺Ｓ２側に位置する外形辺に沿って配列されている。メモリチップ２４の電極パッド２５は、金属ワイヤ２７を介して配線基板１２の接続パッド２１Ａと電気的に接続されている。コントローラチップ２９は長辺片側パッド構造を有し、長辺に沿って配列された電極パッド３０を有している。コントローラチップ２９の電極パッド３０は、金属ワイヤ３１を介して配線基板１２の接続パッド２１Ｂと電気的に接続されている。

第１の配線層１４と第２の配線層１５とを電気的に接続するスルーホール１６の一部は、複数の外部接続端子１９の間に設けられている。外部接続端子１９の間に設けられたスルーホール１６のうち、スルーホール１６１は信号配線用スルーホールであり、外部接続端子１９とコントローラチップ２９の電極パッド３０とを電気的に接続する信号配線の一部を形成している。すなわち、複数の外部接続端子１９の少なくとも一部は、信号配線用スルーホール１６１を介してコントローラチップ２９の電極パッド３０と電気的に接続されている。これによって、外部接続端子１９からコントローラチップ２９の電極パッド３０までの信号配線長を短縮することができる。

また、外部接続端子１９の間に設けられたスルーホール１６のうち、スルーホール１６２はメッキリード用スルーホールであり、外部接続端子１９とメッキリード３５とを電気的に接続する配線の一部を形成している。すなわち、複数の外部接続端子１９の少なくとも一部は、メッキリード用スルーホール１６２を介してメッキリード３５と電気的に接続されており、さらにメッキリード３５は配線基板１２の第１の外形辺Ｓ１に引き出されている。これらによって、外部接続端子１９の金メッキ層２０を電解メッキにより形成するメッキリード３５の長さを大幅に短くすることができる。

上述したように、スルーホール１６の一部（１６１、１６２）を複数の外部接続端子１９の間に設けることによって、外部接続端子１９からコントローラチップ２９までの信号配線長やメッキリード３５の長さを短縮することができる。また、配線基板１２の第１の面１２ａにおける外部接続端子１９の形成領域に対応する第２の面１２ｂ上の領域（端子対応領域）を配線領域として使用することができる。これらによって、配線基板１２の単位面積当たりの配線密度を高めることができるため、配線基板１２の小型化を図ることが可能となる。これによって、ＳｉＰ構造の半導体記憶装置１１の製造コスト、ひいては半導体メモリカード１の製造コストを低減することができる。

さらに、外部接続端子１９からコントローラチップ２９までの信号配線長を短縮することで、外部機器との間の信号転送速度が向上する。メッキリード３５の長さを短縮することで、半導体メモリカード１を外部機器に接続した際の容量負荷が低減される。これらによって、半導体メモリカード１の高速動作化に対応させることが可能となる。なお、複数の外部接続端子１９の間に設けられたスルーホール１６１、１６２は、半導体記憶装置４１をカードケース２に収容した際に、開口４間のリブ５の下側に隠れるため、メモリカード１の外見上は見えず、またメモリカード１の動作に悪影響等を及ぼすこともない。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体メモリカード、２…カードケース、３，３１，４１…半導体記憶装置、１２…配線基板、１２ａ…第１の面、１２ｂ…第２の面、１４…第１の配線層、１５…第２の配線層、１６，１６１，１６２…スルーホール、１９…外部接続端子、２０，２２…金メッキ層、２１…接続パッド、２３…チップ搭載領域、２４…メモリチップ、２５…電極パッド、２７，３１…金属ワイヤ、２９…コントローラチップ、３０…電極パッド、３３…封止樹脂層、３４…金属層（Ｃｕ層）、３５…メッキリード。

Claims

複数の外部接続端子と第１の配線層とを備える第１の面と、チップ搭載領域と第２の配線層とを備える第２の面と、前記第１の配線層と前記第２の配線層とを電気的に接続するスルーホールとを有する配線基板と、
前記配線基板の前記チップ搭載領域上に配置され、少なくとも１つの外形辺に沿って配列された第１の電極パッドを有するメモリチップと、
前記メモリチップ上に積層され、少なくとも１つの外形辺に沿って配列された第２の電極パッドを有するコントローラチップと、
前記メモリチップの前記第１の電極パッドと前記配線基板の前記第２の配線層とを電気的に接続する第１の金属ワイヤと、
前記コントローラチップの前記第２の電極パッドと前記配線基板の前記第２の配線層とを電気的に接続する第２の金属ワイヤと、
前記メモリチップおよび前記コントローラチップを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを備える半導体記憶装置を具備する半導体メモリカードであって、
前記複数の外部接続端子は、前記配線基板の第１の外形辺の近傍に位置するように、前記第１の外形辺に沿って配列されており、かつ前記コントローラチップの前記第２の電極パッドのうち、前記外部接続端子と電気的に接続される電極パッドは、前記配線基板の前記第１の面における前記複数の外部接続端子の形成領域に対応する前記第２の面上の領域内または前記領域の近傍に位置するように、前記複数の外部接続端子の配列方向と平行で、かつ前記配線基板の前記第１の外形辺側に位置する前記コントローラチップの外形辺に沿って配列されており、
前記配線基板の前記第２の面上の前記端子対応領域は、前記第２の配線層が設けられていない領域を有し、かつ前記第２の配線層が設けられていない領域には、前記第２の配線層を構成する金属層が前記第２の配線層とは電気的に接続されていない状態で部分的に設けられており、
前記スルーホールの少なくとも一部は、前記複数の外部接続端子間に設けられており、かつ前記複数の外部接続端子の少なくとも一部は、前記複数の外部接続端子間に設けられた前記スルーホールを介して前記コントローラチップの前記第２の電極パッドと電気的に接続されており、
前記複数の外部接続端子はそれぞれ表面層として電解メッキ層を有し、かつ前記配線基板の前記第２の配線層は前記電解メッキ層を形成するメッキリードを有し、前記メッキリードの少なくとも一部は前記複数の外部接続端子間に設けられた前記スルーホールを介して前記外部接続端子と電気的に接続されていることを特徴とする半導体メモリカード。
複数の外部接続端子と第１の配線層とを備える第１の面と、チップ搭載領域と第２の配線層とを備える第２の面と、前記第１の配線層と前記第２の配線層とを電気的に接続するスルーホールとを有する配線基板と、
前記配線基板の前記チップ搭載領域上に配置され、少なくとも１つの外形辺に沿って配列された第１の電極パッドを有するメモリチップと、
前記メモリチップ上に積層され、少なくとも１つの外形辺に沿って配列された第２の電極パッドを有するコントローラチップと、
前記メモリチップの前記第１の電極パッドと前記配線基板の前記第２の配線層とを電気的に接続する第１の金属ワイヤと、
前記コントローラチップの前記第２の電極パッドと前記配線基板の前記第２の配線層とを電気的に接続する第２の金属ワイヤと、
前記メモリチップおよび前記コントローラチップを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを備える半導体記憶装置を具備する半導体メモリカードであって、
前記複数の外部接続端子は、前記配線基板の第１の外形辺の近傍に位置するように、前記第１の外形辺に沿って配列されており、
前記コントローラチップの前記第２の電極パッドのうち、前記外部接続端子と電気的に接続される電極パッドは、前記配線基板の前記第１の面における前記複数の外部接続端子の形成領域に対応する前記第２の面上の領域内または前記領域の近傍に位置するように、前記複数の外部接続端子の配列方向と平行で、かつ前記配線基板の前記第１の外形辺側に位置する前記コントローラチップの外形辺に沿って配列されており、
前記配線基板の前記第２の面上の前記端子対応領域は、前記第２の配線層が設けられていない領域を有し、かつ前記第２の配線層が設けられていない領域には、前記第２の配線層を構成する金属層が前記第２の配線層とは電気的に接続されていない状態で部分的に設けられていることを特徴とする半導体メモリカード。
複数の外部接続端子と第１の配線層とを備える第１の面と、チップ搭載領域と第２の配線層とを備える第２の面と、前記第１の配線層と前記第２の配線層とを電気的に接続するスルーホールとを有する配線基板と、
前記配線基板の前記チップ搭載領域上に配置され、少なくとも１つの外形辺に沿って配列された第１の電極パッドを有するメモリチップと、
前記配線基板の前記チップ搭載領域上または前記メモリチップ上に配置され、少なくとも１つの外形辺に沿って配列された第２の電極パッドを有するコントローラチップと、
前記メモリチップの前記第１の電極パッドと前記配線基板の前記第２の配線層とを電気的に接続する第１の金属ワイヤと、
前記コントローラチップの前記第２の電極パッドと前記配線基板の前記第２の配線層とを電気的に接続する第２の金属ワイヤと、
前記メモリチップおよび前記コントローラチップを前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを備える半導体記憶装置を具備する半導体メモリカードであって、
前記スルーホールの少なくとも一部は、前記複数の外部接続端子間に設けられており、
前記複数の外部接続端子の少なくとも一部は、前記複数の外部接続端子間に設けられた前記スルーホールを介して、前記コントローラチップの前記第２の電極パッドと電気的に接続されていることを特徴とする半導体メモリカード。
請求項３記載の半導体メモリカードにおいて、
前記複数の外部接続端子はそれぞれ表面層として電解メッキ層を有し、かつ前記配線基板の前記第２の配線層は前記電解メッキ層を形成するメッキリードを有し、
前記メッキリードの少なくとも一部は、前記複数の外部接続端子間に設けられた前記スルーホールを介して前記外部接続端子と電気的に接続されていることを特徴とする半導体メモリカード。