JP2020003875A - 半導体記憶装置 - Google Patents

Abstract

【課題】より不都合の少ない新規な構成の半導体記憶装置を得る。【解決手段】実施形態の半導体記憶装置は、ハウジングと、複数の端子と、信号端子と、コントローラと、信号配線と、メモリと、を備える。ハウジングは、第一面と、当該第一面の反対側に位置された第二面と、を有する。複数の端子は、第一面に露出され第一方向に延びるとともに第一方向と交差した第二方向に間隔をあけて配置される。複数の端子に含まれる信号端子は、第一方向の第一端部と、第一方向において第一端部とは反対側に位置され第一端部よりもソケットコンタクトとの接触位置に近い第二端部と、を有する。コントローラは、ハウジング内に位置される。信号配線は、ハウジング内で第一端部から延びて当該第一端部とコントローラとを電気的に接続する。メモリは、ハウジング内でコントローラと電気的に接続される。【選択図】図４

Description

実施形態は、半導体記憶装置に関する。

従来、ハウジングの表面に露出した複数の端子を備えた半導体記憶装置が知られている。

特開２００９−２５９２０７号公報

例えば、より不都合の少ない新規な構成の半導体記憶装置が得られれば、有益である。

実施形態の半導体記憶装置は、ハウジングと、複数の端子と、信号端子と、コントローラと、信号配線と、メモリと、を備える。ハウジングは、第一面と、当該第一面の反対側に位置された第二面と、を有する。複数の端子は、第一面に露出され第一方向に延びるとともに第一方向と交差した第二方向に間隔をあけて配置される。複数の端子に含まれる信号端子は、第一方向の第一端部と、第一方向において第一端部とは反対側に位置され第一端部よりもホスト機器のコンタクトとの接触位置に近い第二端部と、を有する。コントローラは、ハウジング内に位置される。信号配線は、ハウジング内で第一端部から延びて当該第一端部とコントローラとを電気的に接続する。メモリは、ハウジング内でコントローラと電気的に接続される。

図１は、実施形態の半導体記憶装置の模式的かつ例示的な平面図である。 図２は、実施形態の半導体記憶装置の模式的かつ例示的な側面図である。 図３は、第１の実施形態の複数の端子に対する信号の割り当てを示す例示的な表である。 図４は、実施形態の半導体記憶装置のハウジング内の導体の一部を示す模式的かつ例示的な平面図である。 図５は、実施形態の半導体記憶装置の図４のV−V線における模式的かつ例示的な断面図である。 図６は、実施形態の半導体記憶装置の端子の一部および当該端子に対応した配線の一部を示す模式的かつ例示的な平面図である。 図７は、実施形態の半導体記憶装置の図６に示された端子に対応した配線の一部およびグラウンド層の一部を示す模式的かつ例示的な平面図である。 図８は、実施形態の半導体記憶装置の信号強度の周波数特性の一例を示す模式的なグラフである。 図９は、第２実施形態の半導体記憶装置の模式的かつ例示的な平面図である。 図１０は、第２実施形態の変形例の半導体記憶装置の模式的かつ例示的な平面図である。

以下に示される実施形態および変形例の構成や制御（技術的特徴）、および当該構成や制御によってもたらされる作用および結果（効果）は、一例である。また、以下に例示される実施形態および変形例には、同様の構成要素が含まれている。以下では、同様の構成要素には共通の符号が付与され、重複する説明は省略されることがある。また、本明細書において、序数は、単に信号や、値、構成要素等を区別するためだけに用いられており、優先順位や、順番を示すものではない。

また、本明細書では、説明の便宜上、方向が定められる。図中の矢印Ｘに沿う第一方向は、矩形状のメモリカード１０の長手方向（以下、単に長手方向と称する）に沿い、図中の矢印Ｙに沿う第二方向は、メモリカード１０の短手方向（以下、単に短手方向と称する）に沿っている。また、図中の矢印Ｚに沿う第三方向は、メモリカード１０の厚さ方向（以下、単に厚さ方向と称する）に沿っている。第一方向、第二方向、および第三方向は、互いに直交している。また、以下では、矢印Ｘが向く方向を第一方向の前方、矢印Ｘが向く方向の反対方向を第一方向の後方と称し、矢印Ｙが向く方向を第二方向の前方、矢印Ｙが向く方向の反対方向を第二方向の後方と称し、矢印Ｚが向く方向を第三方向の前方、矢印Ｚが向く方向の反対方向を第三方向の後方と称することがある。なお、短手方向は、幅方向とも称されうる。

［第１実施形態］
図１は、本実施形態のメモリカード１０の平面図、図２は、メモリカード１０の側面図である。メモリカード１０は、半導体記憶装置の一例であり、リムーバブルメディアやリムーバブルメモリカードと称されうる。

図１に示されるように、メモリカード１０は、ハウジング１１と、基板１２と、フラッシュメモリ１３と、カードコントローラ１４と、保護シート１５とを備えている。

図１，２に示されるように、ハウジング１１は、例えば、略長方形状（四角形状）かつ板状の形状を有している。また、ハウジング１１は、略一定の厚さを有している。すなわち、ハウジング１１は、第三方向（Ｚ方向）に薄い扁平な直方体状の形状を有している。

ハウジング１１は、第一面２１と、第二面２２と、外縁３０と、を有している。第一面２１および第二面２２は、それぞれ、略長方形状（四角形状）の形状を有している。第一面２１および第二面２２は、第三方向と交差している（略直交している）。

外縁３０は、第一縁３１と、第二縁３２と、第三縁３３と、第四縁３４と、第一角部３５と、第二角部３６と、第三角部３７と、第四角部３８とを有している。

第一縁３１および第三縁３３は、第一方向（Ｘ方向）に延びており、互いに略平行である。第二縁３２および第四縁３４は、第二方向（Ｙ方向）に延びており、互いに略平行である。第一縁３１の長さおよび第三縁３３の長さは、第二縁３２の長さおよび第四縁３４の長さよりも長い。第一縁３１および第三縁３３は長辺と称され、第二縁３２および第四縁３４は短辺と称されうる。

第一角部３５は、第一縁３１と第四縁３４との間に位置し、第二角部３６は、第一縁３１と第二縁３２との間に位置し、第三角部３７は、第二縁３２と第三縁３３との間に位置し、第四角部３８は、第三縁３３と第四縁３４との間に位置している。

第一角部３５は、Ｃ面取り形状を有している。言い換えると、第一角部３５には、Ｃ面取り形状の切欠が設けられている。図１の平面視において、第一角部３５の縁は第一縁３１および第四縁３４と４５°の角度で交差している。また、図１の平面視では、第一角部３５において切り欠かれた二点鎖線で示される直角二等辺三角形は、例えば、９０°の頂角と１．１ｍｍの二つの斜辺とを有している。なお、第一角部３５の切欠の形状は、Ｃ面取り形状には限定されない。

第二角部３６、第三角部３７、および第四角部３８は、それぞれＲ丸め形状（Ｒ面取り形状）を有している。言い換えると、第二角部３６、第三角部３７、および第四角部３８には、それぞれ、Ｒ面取り形状の切欠が設けられている。図１の平面視では、第二角部３６、第三角部３７、および第四角部３８のそれぞれの曲率半径は、例えば、０．２ｍｍである。すなわち、第二角部３６、第三角部３７、および第四角部３８には、それぞれ、第一角部３５よりも小さい切欠が設けられている。

メモリカード１０、ハウジング１１、第一面２１、および第二面２２の、第一方向の長さは、例えば、約１８±０．１ｍｍに設定され、第二方向の長さは、例えば、約１４±０．１ｍｍに設定される。なお、メモリカード１０、ハウジング１１、第一面２１、および第二面２２の形状や寸法は、この例には限定されない。

また、図２に示されるように、ハウジング１１は、第一面２１と第四縁３４との間の角部（境界部分）において、傾斜部３９を備えている。図２の側面視において、傾斜部３９は、第一面２１と第四縁３４との間で、面取り形状の切欠を構成している。

図１に示されるように、基板１２、フラッシュメモリ１３、およびカードコントローラ１４は、ハウジング１１の内部に設けられている。基板１２、フラッシュメモリ１３、およびカードコントローラ１４は、ハウジング１１に埋め込まれても良いし、ハウジング１１を構成するケース内に収容されても良い。

基板１２は、例えば、プリント配線基板（ＰＷＢ）である。なお、基板１２は、例えば、フレキシブルプリント配線板（ＦＰＣ）のような他の種類の基板であっても良い。フラッシュメモリ１３およびカードコントローラ１４は、基板１２に実装されている。フラッシュメモリ１３およびカードコントローラ１４は、電子部品（電気部品、部品）の一例である。基板１２には、フラッシュメモリ１３およびカードコントローラ１４以外の電子部品（電気部品、部品）が実装されてもよい。基板１２は、第一方向および第二方向に沿って延びるとともに、第三方向と交差している（略直交している）。第一方向は、基板１２の長手方向でもあり、第二方向は、基板１２の短手方向でもあり、第三方向は、基板１２の厚さ方向でもある。

フラッシュメモリ１３は、データを書き換え可能な不揮発性のメモリであり、例えば、ＮＡＮＤ型フラッシュメモリである。なお、フラッシュメモリ１３は、ＮＯＲ型のような他のフラッシュメモリであっても良い。また、メモリカード１０は、例えば、複数のフラッシュメモリ１３を有しても良いし、それら複数のフラッシュメモリ１３は互いに積層されてもよい。フラッシュメモリ１３は、メモリの一例である。

カードコントローラ１４およびフラッシュメモリ１３は、基板１２に設けられた配線（図１，２には不図示）を介して電気的に接続されている。カードコントローラ１４は、フラッシュメモリ１３の作動、および当該フラッシュメモリ１３を含むメモリカード１０の全体の作動を制御可能である。例えば、カードコントローラ１４は、フラッシュメモリ１３からのデータのリード、フラッシュメモリ１３へのデータのライト、およびカードコントローラ１４と外部デバイスとの間でのデータの通信を、制御することができる。データの通信制御には、peripheral component interconnect express（ＰＣＩｅ）の規格に準拠したプロトコル制御が含まれる。なお、カードコントローラ１４は、フラッシュメモリ１３を制御する他の電子部品を介して、フラッシュメモリ１３を間接的に制御しても良い。カードコントローラ１４は、コントローラの一例である。

保護シート１５は、第一面２１上に貼り付けられる。保護シート１５は、例えば、第一面２１に露出するテスト用の端子（不図示）を覆う。なお、保護シート１５はこの例には限定されない。

メモリカード１０は、複数の端子４００（４０１〜４２６）を備えている。端子４００は、それぞれ四角形状であり、本実施形態では、第一方向（Ｘ方向）に長い長方形状の形状を有している。すなわち、第一方向は、端子４００の長手方向でもあり、第二方向（Ｙ方向）は、端子４００の短手方向（幅方向）でもある。なお、第三方向（Ｚ方向）は、端子４００の厚さ方向でもある。

端子４００の数は、本実施形態では、一例として、２６である。なお、端子４００の数はこれには限定されず、２６より少なくてもよいし、２６より多くてもよい。複数の端子４００は、例えば、基板１２に設けられている。

端子４００は、それぞれ、第一面２１に設けられた開口２１ａから露出されている。すなわち、端子４００は、それぞれ、第一面２１において、ハウジング１１外に露出されている。第二面２２には端子４００は設けられず、当該第二面２２は、例えば、放熱面として機能することができるとともに、印刷面（表示面）として利用されうるが、第二面２２に端子４００が設けられ、当該端子４００がハウジング１１外に露出されてもよい。

複数の端子４００は、第二方向（Ｙ方向）に沿った第一ローＲ１に含まれる複数の端子４００（４０１〜４１３）と、第二方向に沿った第二ローＲ２に含まれる複数の端子４００（４１４〜４２６）と、を有している。第一ローＲ１に含まれる端子４００は、互いに第二方向に離間するとともに、第二方向に並んでいる。また、第二ローＲ２に含まれる端子４００は、互いに第二方向に離間するとともに、第二方向に並んでいる。第一ローＲ１と第二ローＲ２とは第一方向に離間している。第一ローＲ１は、第二ローＲ２よりも第四縁３４の近くに位置されるとともに、当該第四縁３４に沿って並んでいる。第二ローＲ２は、第一ローＲ１よりも第二縁３２の近くに位置されるとともに、第二縁３２と第四縁３４との間の中間位置に位置されている。なお、複数の端子４００のローの数は、１であってもよいし、３以上であってもよい。

第一ローＲ１において、端子４０１，４０４，４０７，４１０，４１３の形状は略同じであり、端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２の形状は略同じであり、端子４０１，４０４，４０７，４１０，４１３の形状と、端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２の形状とは、互いに異なっている。端子４０１，４０４，４０７，４１０，４１３の第一方向の長さは、端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２の第一方向の長さよりも長い。また、端子４０１〜４１３の第二方向の幅は、略同じである。このように、第一ローＲ１には、形状が異なる２種類の端子４００が含まれている。なお、第一ローＲ１には、３種類以上の形状の異なる端子４００が含まれてもよい。

また、第二ローＲ２において、端子４１４，４１７，４１８，４１９，４２１，４２４，４２５の形状は略同じであり、端子４１５，４１６，４２０，４２２，４２３，４２６の形状は略同じであり、端子４１４，４１７，４１８，４１９，４２１，４２４，４２５の形状と、端子４１５，４１６，４２０，４２２，４２３，４２６の形状とは、互いに異なっている。端子４１４，４１７，４１８，４１９，４２１，４２４，４２５の第一方向の長さは、端子４１５，４１６，４２０，４２２，４２３，４２６の第一方向の長さよりも長い。また、端子４１４〜４２６の第二方向の幅は、略同じである。このように、第二ローＲ２には、２種類の形状の端子４００が含まれている。第一ローＲ１および第二ローＲ２には、同じ形状の端子４００が含まれてもよいし、含まれなくてもよい。なお、第一ローＲ１に含まれる端子４００の形状および第二ローＲ２に含まれる端子４００の形状は、この例には限定されない。なお、第二ローＲ２には、３種類以上の形状の異なる端子４００が含まれてもよい。

また、複数の端子４００には、一つのインターフェース規格に準拠した通信に用いられる信号が割り当てられもよいし、複数のインターフェース規格に準拠した通信に用いられる信号が割り当てられても良い。

図３は、複数の端子４００の信号割り当ての一例を示す例示的な表である。図３に示すように、本実施形態において、第一ローＲ１の複数の端子４００には、ＰＣＩｅのデータ通信に用いられる信号が割り当てられる。ＰＣＩｅでは、データの通信に差動データ信号ペアを用いることができる。

第一ローＲ１において、端子４０１，４０４，４０７，４１０，４１３にはグラウンド電位（ＧＮＤ）が割り当てられる。端子４０１，４０４，４０７，４１０，４１３は、グラウンド端子の一例である。

端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２は、ＰＣＩｅに準拠した差動データ信号を伝送し、双方向通信を可能とする。端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２は、周波数がＧＨｚ帯の差動データ信号を伝送する。端子４０２および端子４０３、端子４０５および端子４０６、端子４０８および端子４０９、ならびに端子４１１および端子４１２は、それぞれ差動データ信号（差動信号）のペアを伝送する。端子４０２，４０５，４０８，４１１は第一信号端子の一例であり、端子４０３，４０６，４０９，４１２は第二信号端子の一例である。

端子４０２，４０３，４０８，４０９には受信差動信号ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＲｐ１，ＰＥＲｎ１が割り当てられる。端子４０５，４０６，４１１，４１２には送信差動信号ＰＥＴｐ０，ＰＥＴｎ０，ＰＥＴｐ１，ＰＥＴｎ１が割り当てられる。受信差動信号ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＲｐ１，ＰＥＲｎ１および送信差動信号ＰＥＴｐ０，ＰＥＴｎ０，ＰＥＴｐ１，ＰＥＴｎ１は、差動信号および差動データ信号の一例である。端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２は、差動信号端子および差動データ信号端子の一例である。

図１に示されるように、受信差動信号ＰＥＲｐ０，ＰＥＲｎ０が割り当てられた端子４０２，４０３は、二つの端子４０１，４０４の間に位置している。送信差動信号ＰＥＴｐ０，ＰＥＴｎ０が割り当てられた端子４０５，４０６は、二つの端子４０４，４０７の間に位置している。

また、図１に示されるように、受信差動信号ＰＥＲｐ１，ＰＥＲｎ１が割り当てられた端子４０８，４０９は、二つの端子４０７，４１０の間に位置している。送信差動信号ＰＥＴｐ１，ＰＥＴｎ１が割り当てられた端子４１１，４１２は、二つの端子４１０，４１３の間に位置している。

ＰＣＩｅのコード化には、８ｂ／１０ｂや１２８ｂ／１３０ｂなどの方式が用いられる。また、ＰＣＩｅ３．０の場合の最大転送速度は１レーン当たり２Ｇバイト／秒（上り下りの合計）である。ＰＣＩｅでは、一組の送信差動信号ＰＥＴｐ０，ＰＥＴｎ０および受信差動信号ＰＥＲｐ０，ＰＥＲｎ０で１レーンを構成することができる。また、ＰＣＩｅでは、一組の送信差動信号ＰＥＴｐ１，ＰＥＴｎ１および受信差動信号ＰＥＲｐ１，ＰＥＲｎ１でさらに１レーンを構成することができる。第一ローＲ１を形成する複数の端子４００に２レーンが割り当てられることにより、ＰＣＩｅのレーン数を増大させることができ、データ転送速度を向上させることができる。

ＰＣＩｅでは、初期化時に複数レーン構成を認識して、一つのデータを複数レーンで転送することができる。なお、ホスト機器が複数レーンに対応していない場合、メモリカード１０は１レーンモードで動作可能である。

ＰＣＩｅでの通信の制御に用いられる制御信号は、第二ローＲ２の複数の端子４１４〜４２６（４００）に割り当てられる。第二ローＲ２において、端子４１４，４１７にはＧＮＤが割り当てられ、端子４１５，４１６にはリファレンス差動クロック信号ＲＥＦＣＬＫｐ，ＲＥＦＣＬＫｎが割り当てられ、端子４１８，４１９には第二電源電力ＰＷＲ２（パワーレール）が割り当てられ、端子４２０にはリセット信号ＰＥＲＳＴ＃が割り当てられ、端子４２１には第一電源電力ＰＷＲ１（パワーレール）が割り当てられ、端子４２２にはパワーマネジメント制御信号ＣＬＫＲＥＱ＃が割り当てられ、端子４２３，４２６には制御信号ＣＮＴＡ，ＣＮＴＢが割り当てられ、端子４２４，４２５には第三電源電力ＰＷＲ３（パワーレール）が割り当てられる。

リファレンス差動クロック信号ＲＥＦＣＬＫｐ，ＲＥＦＣＬＫｎは、差動クロック信号を構成する。ホスト機器から端子４１５，４１６に周波数がＭＨｚ帯のクロック信号が伝送されることにより、メモリカード１０は、当該メモリカード１０が装着されたホスト機器との同期を容易化することができる。ここで、端子４１５，４１６が伝送に用いられるクロック信号の周波数は、端子４０２，４０３，４０５，４０６，４０８，４０９，４１１，４１２が伝送に用いられる差動データ信号の周波数よりも低く設定されるとともに正弦波に近い波形に設定されている。これによりＥＭＩの発生が抑制されうる。

端子４１５，４１６，４２０，４２２，４２３，４２６は、信号端子の一例である。端子４１５，４１６は、差動信号端子および差動クロック信号端子の一例である。端子４２０，４２２，４２３，４２６は、シングルエンド信号端子の一例である。端子４２０，４２２は、サイドバンド信号端子の一例である。端子４１８，４１９，４２１，４２４，４２５は、電源端子の一例である。端子４１８，４１９は、第二電源端子の一例である。４２１は、第一電源端子の一例である。端子４２４，４２５は、第三電源端子の一例である。このように電源端子として複数の端子４００が設けられることにより、電流が分散し、一つの端子当たりに流れる電流が小さくなり、電源回路から電源端子までの間に存在する抵抗成分によるドロップ電圧を小さくすることができる。

ホスト機器は、例えば、パーソナルコンピュータのような情報処理装置、携帯電話、デジタルカメラ、撮像装置、タブレットコンピュータやスマートフォンのような携帯端末、ゲーム機器、カーナビゲーションシステムのような車載端末、または他の装置である。ホスト機器は、電子機器とも称されうる。

メモリカード１０は、受信したリファレンス差動クロックをＰＬＬ発振回路で逓倍してビットクロックを生成する。データはビットクロックに同期して、送信差動信号ＰＥＴｐ０，ＰＥＴｎ０，ＰＥＴｐ１，ＰＥＴｎ１から出力される。受信差動信号ＰＥＲｐ０，ＰＥＲｎ０，ＰＥＲｐ１，ＰＥＲｎ１から読み込まれたデータは、ビットクロックに同期して一つのデータとして揃えられる。つまりコードから生成した受信クロックにより一旦受信したデータをリファレンス差動クロックに再同期することが可能となる。

リセット信号ＰＥＲＳＴ＃は、ＰＣＩｅでの通信に用いられるバスをホスト機器がリセットするために用いることができる。ＰＣＩｅのリセット解除のタイミング規定によりＰＣＩｅ差動レーンの初期化開始タイミングが規定される。このリセット信号ＰＥＲＳＴ＃は、エラー発生時などにホスト機器がメモリカード１０の再初期化を行う時に用いることができる。

パワーマネジメント制御信号ＣＬＫＲＥＱ＃は、パワーセービングモードから復帰するためのクロックとして用いることができる。パワーセービングモードでは、データ転送に用いられる高周波ビットクロックを停止させることで、消費電力を低減することができる。

制御信号ＣＮＴＡ，ＣＮＴＢは、種々の機能を制御するため用いられうる。例えば後述するように、ＰＣＩｅの初期化に第三電源電力ＰＷＲ３が必要か、第二電源電力ＰＷＲ２が必要か、第一電源電力ＰＷＲ１だけで動作可能かを判別できるようにするため、制御信号ＣＮＴＢを用いることができる。

リセット信号ＰＥＲＳＴ＃、パワーマネジメント制御信号ＣＬＫＲＥＱ＃、および制御信号ＣＮＴＡ，ＣＮＴＢは、シングルエンド信号である。また、リセット信号ＰＥＲＳＴ＃およびパワーマネジメント制御信号ＣＬＫＲＥＱ＃は、ＰＣＩｅのサイドバンド信号である。

メモリカード１０がＰＣＩｅでの通信をサポートすることにより、ＰＣＩｅの標準的な物理層を用いることができる。これにより、メモリカード１０のデータの転送速度を上げるための設計の容易化と開発コストの低減を図ることができる。

さらに、メモリカード１０がＰＣＩｅでの通信をサポートすることにより、ＰＣＩｅのデータリンク層にnon volatile memory express（ＮＶＭｅ）を採用することができる。これにより、データ転送時のオーバーヘッドを低減させることができ、データ転送効率を向上させることができる。

ホスト機器は、端子４２１に、第一電源電力ＰＷＲ１を供給することができる。第一電源電力ＰＷＲ１は、本実施形態において、３．３Ｖに設定される。電源電力表記は中央値を示し、ある程度の電圧変動幅は許容されている。第一電源電力ＰＷＲ１は、例えば、２．５Ｖ以上３．３Ｖ以下の範囲に設定されうるが、この例には限定されない。

ホスト機器は、端子４１８，４１９に、第二電源としての第二電源電力ＰＷＲ２を供給することができる。第二電源電力ＰＷＲ２は、第二電源電力の一例である。第二電源電力ＰＷＲ２は、本実施形態において、１．８Ｖに設定される。すなわち、第二電源電力ＰＷＲ２は、第一電源電力ＰＷＲ１以下である。第二電源電力ＰＷＲ２は、例えば、１．２Ｖ以上１．８Ｖ以下の範囲に設定されうるが、この例には限定されない。

ホスト機器は、端子４２４，４２５に、第三電源としての第三電源電力ＰＷＲ３を供給することができる。第三電源電力ＰＷＲ３は、第一電源電力の一例である。第三電源電力ＰＷＲ３は、本実施形態において、１．２Ｖに設定される。すなわち、第三電源電力ＰＷＲ３は、第二電源電力ＰＷＲ２以下である。第三電源電力ＰＷＲ３は、この例には限定されない。

図４は、ハウジング１１内の導体の一部を第二面２２側から見た平面図である。なお、わかりやすさのため、図４では、基板１２およびハウジング１１の絶縁層（絶縁体）は図示されていない。導体には、配線５０およびグラウンド層６０が含まれている。

上述したように、端子４０１，４０４，４０７はグラウンド端子の一例であり、端子４０２，４０３，４０５，４０６は信号端子の一例である。図４に示されるように、端子４０１，４０４，４０７は、それぞれ、配線５０の一例である配線５１を介して、グラウンド層６０と電気的に接続されており、端子４０２，４０３，４０５，４０６は、それぞれ、配線５０の一例である配線５２を介して、カードコントローラ１４（図１参照）と電気的に接続されている。配線５１は、グラウンド配線の一例であり、配線５２は、信号配線の一例である。

端子４００、配線５０、およびグラウンド層６０は、基板１２に設けられている。上述したように、基板１２は、第一方向（Ｘ方向）および第二方向（Ｙ方向）に略沿って延びるとともに、第三方向（Ｚ方向）と交差している（略直交している）。端子４００およびグラウンド層６０は、第一方向および第二方向に沿って延びており、第三方向と交差している（略直交している）。また、配線５１，５２は、それぞれ、第三方向と交差する（略直交する）横区間５１ｈ，５２ｈと、第三方向に沿って延びる縦区間５１ｖ，５２ｖと、を有している。

端子４００、配線５０、およびグラウンド層６０は、基板１２の製造プロセスにおいて、構成することができる。具体的には、例えば、基板１２は、導体層と絶縁層とが積層された多層基板であり、端子４００、グラウンド層６０、および配線５１，５２の横区間５１ｈ，５２ｈは、第三方向と交差した導体層として構成されうる。また、配線５１，５２の縦区間５１ｖ，５２ｖは、第三方向に延びたスタックトビアやスタガードビアのようなブラインドビアとして構成されてもよいし、スルーホールの内周に設けられたスルービアとして構成されてもよい。

端子４００は、それぞれ、第一方向（Ｘ方向、端子４００の長手方向）に沿った長辺と第二方向（Ｙ方向、端子４００の短手方向）に沿った短辺とを有した長方形状の形状を有している。各端子４００は、第一方向前方（図４では上方）の端部４００ａと第一方向後方（図４では下方）の端部４００ｂとを有している。端部４００ａは、第一端部の一例であり、端部４００ｂは、第二端部の一例である。

グラウンド層６０の一部である延部６１は、二つのグラウンド端子、例えば端子４０１，４０４、または端子４０４，４０７と電気的に接続され、第一方向に延びている。また、配線５２の横区間５２ｈの一部である延部５２ｈ１は、端子４０２，４０３，４０５，４０６のそれぞれと電気的に接続され、第一方向に延びている。延部６１は、第一部位の一例である。

図５は、図４のV−V線におけるメモリカード１０の断面図である。図５に示されるように、端子４０２，４０３（４００）と、延部６１（グラウンド層６０）と、延部５２ｈ１（横区間５２ｈ）とは、第三方向（Ｚ方向）に互いに離間している。なお、延部５２ｈ１は、基板１２の第二面１２ｂに設けられた導体層の一部である。基板１２の複数の導体層の間には、絶縁層１２ｃが設けられている。第二面１２ｂは、基板１２の第一面１２ａとは反対側に位置されている。基板１２の第一面１２ａおよび第二面１２ｂは、ハウジング１１の第一面２１および第二面２２と略平行である。第一面１２ａは、絶縁層１１ａで覆われ、第二面１２ｂは、絶縁層１１ｂで覆われている。

図６は、端子４０１〜４０４および当該端子４０１〜４０４に対応した配線５１，５２の一部を示した平面図である。図６でも、基板１２およびハウジング１１の絶縁層（絶縁体）は図示されていない。

端子４０１〜４０４は、基板１２の第一面１２ａに設けられた導体層のうち、当該第一面１２ａを覆いハウジング１１の第一面２１を構成する絶縁層１１ａ（図５参照）に設けられた開口２１ａ（図１参照）から露出された部分である。

端子４０１，４０４の第一方向（Ｘ方向）の長さは、端子４０２，４０３の第一方向の長さよりも長く、端子４０１〜４０４の端部４００ｂは、第二方向（Ｙ方向）に並んでいる。よって、端子４０１，４０４の端部４００ａは、端子４０２，４０３の端部４００ａから第一方向の前方（図６では上方）に離れて位置されている。

このような端子４０１，４０４と端子４０２，４０３との長さの差異および端子４０１〜４０４の配置は、ホスト機器のソケットに挿入されるメモリカード１０にあって、第一方向（Ｘ方向）がソケット（ホスト機器）に対する挿入方向（装着方向）となるように構成された場合に、有益である。ソケットにメモリカード１０が挿入される際、グラウンド端子としての端子４０１，４０４が、信号端子としての端子４０２，４０３よりも先にホスト機器のコンタクトと電気的に接触することにより、端子４０２，４０３ひいては不図示のインターフェース回路において電位上昇のような不都合な事象が生じるのを抑制できるからである。

端子４０１，４０４の端部４００ａからは、第二方向に沿って互いに近付くように配線５１の延部５１ｈ１が延びている。延部５１ｈ１は、端子４０２，４０３の端部４００ａから第一方向の前方に離れて位置されている。また、端子４０２，４０３の端部４００ａからは、第一方向の前方に配線５２の延部５２ｈ２が突出している。延部５２ｈ２は、端子４０２，４０３の端部４００ａのうち互いに面した第二方向の端部から突出している。

配線５１の延部５１ｈ１からは、第三方向（Ｚ方向）に沿って基板１２の第一面１２ａから離れるように縦区間５１ｖが突出している。また、配線５２の延部５２ｈ２からは、第三方向に沿って基板１２の第一面１２ａから離れるように縦区間５２ｖが突出している。

図７は、端子４０１〜４０４に対応した配線５１，５２およびグラウンド層６０を示した平面図である。図７でも、基板１２およびハウジング１１の絶縁層（絶縁体）は図示されていない。

縦区間５１ｖおよび縦区間５２ｖは、第二方向に間隔をあけて並んでいる。第三方向における縦区間５２ｖの長さは、第三方向における縦区間５１ｖの長さよりも長い。

縦区間５１ｖにおける延部５１ｈ１とは反対側の端部５１ｖａとグラウンド層６０の延部６１の端部４００ｂよりも端部４００ａに近い端部６１ｃとの間には、第三方向と交差した横区間５１ｈの延部５１ｈ２が設けられている。また、縦区間５２ｖにおける延部５２ｈ２とは反対側の端部５２ｖａと延部５２ｈ１の端部４００ｂよりも端部４００ａに近い端部５２ａとの間には、第三方向と交差した延部５２ｈ３が設けられている。

延部５１ｈ１，５１ｈ２は、配線５１の横区間５１ｈの一部であり、延部５２ｈ１，５２ｈ２（５２ｈ１ａ，５２ｈ１ｂ），５２ｈ３は、配線５２の横区間５２ｈの一例である。

上記構成において、端子４０２，４０３とカードコントローラ１４とは、延部５２ｈ２、縦区間５２ｖ、延部５２ｈ３、および延部５２ｈ１を含む配線５２を介して、電気的に接続される。また、端子４０１，４０４と延部６１を含むグラウンド層６０とは、延部５１ｈ１、縦区間５１ｖ、および延部５１ｈ２を含む配線５１を介して、電気的に接続される。

本実施形態では、図４に示されるように、メモリカード１０がホスト機器にセットされた状態での端子４０２，４０３，４０５，４０６におけるホスト機器のコンタクトとの接触位置Ｐｃは、端部４００ａ（第一端部）よりも端部４００ｂ（第二端部）の近くに設定されている。また、上述したように、端子４０２，４０３，４０５，４０６とカードコントローラ１４とを電気的に接続する配線５２は、端部４００ａ（第一端部）から延びている。ここで、仮に、配線５２が端部４００ａよりも接触位置Ｐｃに近い端部４００ｂから延びている場合、端子４００には、接触位置Ｐｃと端部４００ａとの間において、開放端を持つ導体によるスタブ構造となる比較的大きな領域（以下、当該領域をスタブ領域と称する）が存在することになり、例えば特定の周波数において共振現象が発生し、信号の強度が低下するような信号の劣化が生じやすくなる。この点、本実施形態では、配線５２が端部４００ｂよりも接触位置Ｐｃから遠い端部４００ａから延びている。よって、本実施形態によれば、例えば、端子４００における共振現象を発生するような開放端を持つ導体の構造を持つスタブ領域をより小さくすることができ、特定の周波数において信号の強度が低下するような信号の劣化が生じ難くなる。

図８は、端子４０２，４０３により伝送される信号の強度の周波数特性の一例を示すグラフである。当該グラフ中、横軸は周波数、縦軸は信号強度（対数）であり、破線は、配線５２が端部４００ｂのみから延びている構造における周波数特性を示し、実線は、配線が端部４００ａから延びている構造、すなわち本実施形態の構造における周波数特性を示している。図８の破線に示されるように、配線５２が端部４００ｂのみから延びている場合、接触位置Ｐｃと端部４００ａとの間に比較的大きなスタブ領域が生じるため、特定の周波数において信号強度が大きく落ち込んでいる。これに対し、図８の実線で示されるように、本実施形態によれば、破線の場合の信号強度の落ち込みの原因となるようなスタブ領域が存在しないため、より良好な周波数特性が得られている。

上述したようなスタブ領域を低減する効果は、ホスト機器のソケットに挿入されるメモリカード１０にあっては、第一方向（Ｘ方向）がソケット（ホスト機器）に対する挿入方向（装着方向）となるように構成すればよい。すなわち、端子４０２，４０３とカードコントローラ１４とを電気的に接続する配線５２が、挿入方向の前方の端部４００ａから延びるよう構成すればよい。なお、ハートカム機構のようなワンウエイガイドを有したプッシュ−プッシュ型のソケットにあっては、端子４０２，４０３において、接触位置Ｐｃと端部４００ｂとの間に所定距離が必要となる。ハートカム機構は、例えば、メモリカード１０と連動するスライダと、当該スライダの戻り不能段差を有したレールと、スライダを付勢するリターンスプリングと、を含む。所定距離は、メモリカード１０の最大押し込み位置と保持位置（コンタクトが接触位置Ｐｃにある位置）との間の第一方向における距離よりも僅かに長く設定される。

また、一方向への押し込み（挿入）によりメモリカード１０が装着され他方向への引き抜き（抜去）によりメモリカード１０が取り出されるプッシュ−プル型のソケットにあっては、端子４０２，４０３において、接触位置Ｐｃと端部４００ｂとの間の所定距離は、より小さく設定することができ、例えば、接触位置Ｐｃを端部４００ｂまたは端部４００ｂの近傍に配置することができる。

また、本実施形態では、図５からわかるように、配線５２（信号配線）の延部５２ｈ１は、複数の端子４００と第三方向（Ｚ方向）に離間するとともに、図４に示されるように、第三方向の視線で互いに第二方向に隣接した複数の端子４０２，４０３の間に位置されている。よって、本実施形態によれば、例えば、延部５２ｈ１がいずれかの端子４００と第二方向または第三方向に重なる位置で第一方向に延びた構成に比べて、延部５２ｈ１と当該端子４００とをより離間して配置することができるため、延部５２ｈ１で伝送される信号が劣化し難くなる。

また、本実施形態では、図４からわかるように、差動信号を伝送する端子４０２（第一信号端子）および端子４０３（第二信号端子）は、第二方向（Ｙ方向）に隙間をあけて隣接している。そして、図７からわかるように、端子４０２と電気的に接続された延部５２ｈ１ａ（第一延部）および端子４０３と電気的に接続された延部５２ｈ１ｂ（第二延部）は、第二方向に隙間をあけて隣接し、当該第二方向での一定間隔の隙間をあけて第一方向に延びている。よって、本実施形態によれば、例えば、互いに隙間をあけて隣接した端子４０２，４０３および延部５２ｈ１ａ，５２ｈ１ｂによって差動信号が伝送されることにより、信号の伝送によって生じる磁界が減殺され、ノイズが低減される。なお、端子４０２は、第一信号端子の一例であり、端子４０３は、第二信号端子の一例であり、端子４０２と電気的に接続された配線５２は、第一信号配線の一例であり、端子４０３と電気的に接続された配線５２は、第二信号配線の一例であり、延部５２ｈ１ａは、第一延部の一例であり、延部５２ｈ１ｂは、第二延部の一例である。また、延部５２ｈ１ａ，５２ｈ１ｂは、それぞれグラウンド層６０の延部６１とともにマイクロストリップラインを構成している。

また、本実施形態では、図５からわかるように、延部５２ｈ１ａ（第一延部）および延部５２ｈ１ｂ（第二延部）は、複数の端子４００と第三方向（Ｚ方向）に離間するとともに、図４に示されるように、第三方向の視線で互いに第二方向（Ｙ方向）に隣接した複数の端子４０２，４０３の間に位置されている。よって、本実施形態によれば、例えば、延部５２ｈ１ａ，５２ｈ１ｂが端子４０２，４０３と第二方向または第三方向に重なる位置で第一方向に延びた構成に比べて、延部５２ｈ１ａ，５２ｈ１ｂと端子４０２，４０３とを互いにより離間して配置することができるため、延部５２ｈ１ａ，５２ｈ１ｂで伝送される差動信号が劣化し難くなる。また、第三方向に見て端子４０２，４０３間の隙間とは異なる隙間（端子４０２，４０３とは異なる端子４００間の隙間）と重なる位置に配置された場合と比べて、端子４０２と延部５２ｈ１ａとの間の導体の長さおよび端子４０３と延部５２ｈ１ｂとの間の導体の長さをより短くすることができるため、この点でも延部５２ｈ１ａ，５２ｈ１ｂで伝送される差動信号が劣化し難くなる。

また、本実施形態では、図４，５からわかるように、端子４０２から延部５２ｈ１ａに至る配線５２（第一信号配線）と、端子４０３から延部５２ｈ１ｂに至る配線５２（第二信号配線）とは、端子４０２，４０３間の中央位置を通り第一方向（Ｘ方向）および第三方向(Ｚ方向）に沿った仮想面Ｐｓ（基準面）について、面対称である。よって、本実施形態によれば、それらの配線５２（第一信号配線および第二信号配線）が面対称でない場合と比較して、差動信号が劣化し難くなる。

また、本実施形態では、図５からわかるように、グラウンド層６０の延部６１は、端子４０２，４０３と延部５２ｈ１ａ，５２ｈ１ｂ（５２ｈ１）との間に介在している。これにより、端子４０２，４０３と延部５２ｈ１との間に延部６１が介在しない場合に比べて、延部５２ｈ１で伝送される信号が劣化し難くなる。

また、本実施形態では、図４，５からわかるように、延部６１の第二方向（Ｙ方向）の端部６１ａ，６１ｂは、端子４０２，４０３の第二方向に互いに面した端部４０２ａ，４０３ａと、第三方向（Ｚ方向）に重なっている。延部６１の第二方向の幅がより狭く、端部４０２ａ，４０３ａと重ならない場合、延部６１による信号劣化の抑制の効果が低くなってしまう。逆に、延部６１の幅がより広く、端子４０２，４０３との重なる範囲がより大きくなる場合、延部６１と端子４０２，４０３との寄生容量の増大により信号が劣化しやすくなる。この点、本実施形態によれば、端部６１ａ，６１ｂと、端子４０２，４０３の第二方向に互いに面した端部４０２ａ，４０３ａとが、第三方向に重なっているため、延部６１の幅が狭すぎる場合や幅が広すぎる場合のような不都合が生じるのを回避でき、より良好な信号特性を得ることができる。端部４０２ａは、第一縁部の一例であり、端部４０３ａは、第二縁部の一例である。

以上の本実施形態では、複数の端子４００に対応した導体の構造を、図４〜図７の例により説明したが、当該導体の構造は、他の複数の端子４００にも適用されうる。すなわち、図４に示される複数の端子４０１〜４０７に対応した導体の構造は、複数の端子４０７〜４１３に対応した導体にも適用されうる。また、図５〜７に示される複数の端子４０１〜４０４に対応した導体および基板１２の構造は、複数の端子４０４〜４０７、複数の端子４０７〜４１０、および複数の端子４１０〜４１３に対応した導体にも適用されうる。

［第２実施形態］
図９は、本実施形態のメモリカード１０Ａの平面図である。メモリカード１０Ａの寸法や形状等のスペックは、ｍｉｃｒｏＳＤカードに対応させることができる。

ＳＤモードでの通信に用いられる信号は、第一ローＲ１１の複数の端子４３１〜４３８（４００）に割り当てられる。ＳＤモードの通信では、シングルエンド信号が用いられうる。ＳＤモードでは、端子４３３にはコマンドＣＭＤが割り当てられ、端子４３４には電源電力ＶＤＤが割り当てられ、端子４３５にはクロックＣＬＫが割り当てられ、端子４３６にはグラウンド電位ＶＳＳが割り当てられ、端子４３７，４３８，４３１，４３２にはデータＤＡＴ０〜３が割り当てられる。ＳＤモードでは、default speed（ＤＳ）、high speed（ＨＳ）またはultra high speed - I（ＵＨＳ−Ｉ）に準拠した通信が実行されうる。

ＰＣＩｅでの通信に用いられる信号は、第二ローＲ２１の複数の端子４３９〜４４８（４００）に割り当てられる。ＰＣＩｅの通信では、差動信号が用いられうる。ＰＣＩｅでは、端子４４６，４４７には、受信差動信号ＲＸ０Ｐ，ＲＸ０Ｎが割り当てられ、端子４４３，４４４には、送信差動信号ＴＸ０Ｐ，ＴＸ０Ｎが割り当てられ、端子４４２，４４５，４４８には、グラウンド電位（ＧＮＤ）が割り当てられる。端子４４３および端子４４４、ならびに端子４４６および端子４４７は、それぞれ差動データ信号（差動信号）のペアを伝送する。端子４４３，４４６は、第一信号端子であり、端子４４４，４４７は、第二信号端子である。受信差動信号ＲＸ０Ｐ，ＲＸ０Ｎおよび送信差動信号ＴＸ０Ｐ，ＴＸ０Ｎは、差動信号および差動データ信号の一例である。端子４４３，４４４，４４６，４４７は、差動信号端子および差動データ信号端子の一例である。

受信差動信号ＲＸ０Ｐ，ＲＸ０Ｎが割り当てられた端子４４６，４４７は、グラウンド電位が割り当てられた二つの端子４４５，４４８の間に位置している。送信差動信号ＴＸ０Ｐ，ＴＸ０Ｎが割り当てられた端子４４３，４４４は、グラウンド電位が割り当てられた二つの端子４４２，４４５の間に位置している。

さらに、第二ローＲ２１において、端子４３９には第三電源電力ＶＤＤ３が割り当てられ、端子４４０には第二電源電力ＶＤＤ２が割り当てられ、端子４４１には、ＳＷＩＯが割り当てられる。ＳＷＩＯは、near field communication（ＮＦＣ）に用いることができる。

ＰＣＩｅでの通信の制御に用いられる制御信号は、第一ローＲ１１の複数の端子４３１〜４３８（４００）に割り当てられる。制御信号としては、リファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎ、リセット信号ＰＥＲＳＴ、およびパワーマネジメント制御信号ＣＬＫＲＥＱおよびウェークアップ信号ＰＥＷＡＫＥが用いられる。これらの制御信号は、第一ローＲ１１のコマンドＣＭＤおよびデータＤＡＴ０〜３に替えて割り当てられる。

リファレンス差動クロック信号ＲＥＦＣＬＫｐ／ｎは、二つの信号により差動クロックを構成している。ホスト機器は、クロックを送ることにより、メモリカード１０Ａを同期させることができる。

本実施形態のメモリカード１０Ａにおいても、端子４４２〜４４８に対して、第１実施形態と同様の配線構造を採用することができる。

［第２実施形態の変形例］
図１０は、本変形例のメモリカード１０Ｂの平面図である。メモリカード１０Ｂの寸法や形状のスペックは、ｍｉｃｒｏＳＤカードに対応させることができる。

メモリカード１０Ｂは、第２実施形態と同様の第一ローＲ１１および第二ローＲ２１とは別に、第三ローＲ３１および第四ローＲ４１を備えている。

第三ローＲ３１および第四ローＲ４１の端子４００の配置形状は、図１０には限定されない。また、第三ローＲ３１および第四ローＲ４１の端子４００の露出面積は、第一ローＲ１１および第二ローＲ２１の端子４００の露出面積よりも小さいが、これには限定されない。

第三ローＲ３１および第四ローＲ４１の複数の端子４００には、ＰＣＩｅでの通信に用いられる信号が割り当てられる。第三ローＲ３１の複数の端子４００には、例えば、送信差動信号ＴＸ０Ｐ、ＴＸ０Ｎ、受信差動信号ＲＸ０Ｐ、ＲＸ０Ｎが割り当てられる。また、第四ローＲ４１の複数の端子４００には、送信差動信号ＴＸ１Ｐ、ＴＸ１Ｎ、受信差動信号ＲＸ１Ｐ、ＲＸ１Ｎが割り当てられる。

本実施形態のメモリカード１０Ｂにおいても、上記第２実施形態と同様に、端子４４２〜４４８に対して、第１実施形態と同様の配線構造を採用することができる。

以上、本発明の実施形態を例示したが、上記実施形態は一例であって、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組み合わせ、変更を行うことができる。実施形態は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、実施形態の構成や形状は、部分的に入れ替えて実施することも可能である。また、各構成や形状等のスペック（構造や、種類、方向、形式、大きさ、長さ、幅、厚さ、高さ、角度、数、配置、位置、材質等）は、適宜に変更して実施することができる。

１０，１０Ａ，１０Ｂ…メモリカード（半導体記憶装置）、１１…ハウジング、１３…フラッシュメモリ（メモリ）、１４…カードコントローラ（コントローラ）、２１…第一面、２２…第二面、５２ｈ１ａ…延部（第一延部）、５２ｈ１ｂ…延部（第二延部）、５２…配線（第一信号配線、第二信号配線）、６０…グラウンド層、６１…延部（第一部位）、４００…端子、４００ａ…端部（第一端部）、４００ｂ…端部（第二端部）、４０２，４０５，４０８，４１１…端子（第一信号端子、信号端子）、４０３，４０６，４０９，４１２…端子（第二信号端子、信号端子）、４０２ａ…端部（第一縁部）、４０３ａ…端部（第二縁部）、Ｐｃ…接触位置。

Claims (7)

1. 第一面と、当該第一面の反対側に位置された第二面と、を有したハウジングと、
   前記第一面に露出され第一方向に延びるとともに前記第一方向と交差した第二方向に間隔をあけて配置された複数の端子と、
   前記複数の端子に含まれる信号端子であって、前記第一方向の第一端部と、前記第一方向において前記第一端部とは反対側に位置され前記第一端部よりもホスト機器のコンタクトとの接触位置に近い第二端部と、を有した信号端子と、
   前記ハウジング内のコントローラと、
   前記ハウジング内で前記第一端部から延びて当該第一端部と前記コントローラとを電気的に接続した信号配線と、
   前記ハウジング内で前記コントローラと電気的に接続されたメモリと、
   を備えた、半導体記憶装置。
2. 前記信号配線は、前記複数の端子と前記第一方向および前記第二方向と交差した第三方向に離間するとともに前記第三方向の視線で互いに隣接した複数の端子の間となる位置で前記第一方向に延びた延部を有した、請求項１に記載の半導体記憶装置。
3. 前記延部と前記信号端子との間に介在し前記第一方向に延びた第一部位を含むグラウンド層を備えた、請求項２に記載の半導体記憶装置。
4. 前記信号端子としての第一信号端子と、
   前記第一信号端子と前記第二方向に隙間をあけて隣接し前記第一信号端子とともに差動信号を伝送する前記信号端子としての第二信号端子と、
   前記第一信号端子と前記コントローラとを電気的に接続する前記信号配線としての第一信号配線と、
   前記第二信号端子と前記コントローラとを電気的に接続する前記信号配線としての第二信号配線と、
   を備えた、請求項１〜３のうちいずれか一つに記載の半導体記憶装置。
5. 前記第一信号配線は、前記第一信号端子および前記第二信号端子と前記第一方向および前記第二方向と交差した第三方向に離間するとともに前記第三方向の視線で前記第一信号端子と前記第二信号端子との間となる位置で前記第一方向に延びた第一延部を有し、
   前記第二信号配線は、前記第一信号端子および前記第二信号端子と前記第三方向に離間するとともに前記第三方向の視線で前記第一信号端子と前記第二信号端子との間となる位置で前記第一方向に前記第一延部と略平行に延びた第二延部を有した、請求項４に記載の半導体記憶装置。
6. 前記第一延部と前記第一信号端子との間に介在するとともに前記第二延部と前記第二信号端子との間に介在し前記第一方向に延びた第一部位を含むグラウンド層を備えた、請求項５に記載の半導体記憶装置。
7. 前記第一部位は、隙間を介して前記第二方向に互いに面した前記第一信号端子の第一縁部および前記第二信号端子の第二縁部と前記第三方向に重なっている、請求項６に記載の半導体記憶装置。

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