CN108010544B - 信号通道和包括其的存储器模块 - Google Patents

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Abstract

一种信号通道包括位于第一信号层中的至少一条第一信号线和位于第二信号层中的至少一条第二信号线。第一信号层在第一水平方向上延伸。第二信号层沿着与第一水平面平行的第二水平面延伸，并沿着与第一水平面和第二水平面正交的垂直方向与第一水平面间隔开。第一信号线包括第一耦合段，第二信号线包括第二耦合段。第一耦合段沿着垂直方向至少部分地与第二耦合段重叠。第一耦合段和第二耦合段定位为在第一耦合段和第二耦合段之间形成比在第一信号线和第二信号线的其它段之间形成的电容耦合程度更大的程度的电容耦合。

Description

信号通道和包括其的存储器模块
技术领域
本发明构思的示范性实施方式涉及半导体集成电路，更具体地，涉及用于减少串扰噪声的信号通道、包括该信号通道的模块基板和存储器模块。
背景技术
串扰噪声是由于信号通道中传送电流的信号线之间的电磁耦合而可能发生的现象。串扰噪声会导致高速信号传输期间的定时抖动(timing jetter)，因此会限制信号传输速度。可以增大信号线之间的距离或者可以使用用作电磁屏蔽的保护迹线(guard trace)来减小信号通道中的串扰噪声。然而，这会增大信号通道的物理尺寸。有源电路诸如均衡器可以在一定程度上补偿信号通道中的偏差；然而，随着在包括信号通道的半导体集成电路的运行中速度增大，均衡器的效果会降低。
发明内容
本发明构思的示范性实施方式提供了用于减少串扰噪声的信号通道。
本发明构思的示范性实施方式提供了包括用于减少串扰噪声的信号通道的模块基板。
本发明构思的示范性实施方式提供了一种包括用于减少串扰噪声的信号通道的存储器模块。
根据本发明构思的示范性实施方式，一种信号通道包括位于第一信号层中的至少一条第一信号线和位于第二信号层中的至少一条第二信号线。第一信号层在第一水平面上延伸。第二信号层沿着与第一水平面平行的第二水平面延伸，并沿着与第一水平面和第二水平面正交的垂直方向与第一水平面间隔开。第一信号线包括第一耦合段，第二信号线包括第二耦合段。第一耦合段沿着垂直方向至少部分地与第二耦合段重叠。第一耦合段和第二耦合段设置为在第一耦合段和第二耦合段之间形成比在第一信号线和第二信号线的其它段之间形成的电容耦合程度更大的程度的电容耦合。
根据本发明构思的示范性实施方式，一种模块基板包括：基板主体，包括电介质材料；第一参考板，形成在基板主体中的第一电压层中；第二参考板，形成在基板主体中的第二电压层中。第二电压层在垂直方向上与第一电压层间隔开。多条信号线形成在多个信号层中，该多个信号层在垂直方向上在第一电压层和第二电压层之间间隔开。每条信号线在延伸方向上延伸。每条信号线包括耦合段，使得两条信号线的两个耦合段在垂直方向上彼此重叠以形成电容耦合。
根据本发明构思的示范性实施方式，一种存储器模块包括多个存储器芯片和模块基板。存储器芯片安装在模块基板的表面上。模块基板作为存储器芯片和外部控制器之间的通信的接口。模块基板包括包含电介质材料的基板主体。第一参考板位于基板主体中的第一电压层中。第二参考板位于基板主体中的第二电压层中。第二电压层在垂直方向上与第一电压层间隔开，并且多条信号线形成在多个信号层中，该多个信号层在垂直方向上在第一电压层和第二电压层之间间隔开。每条信号线在延伸方向上延伸。每条信号线包括耦合段，使得在垂直方向上位于彼此间隔开的不同平面中的不同信号层中形成的两条信号线的两个耦合段在垂直方向上彼此重叠以形成电容耦合。
根据本发明构思的示范性实施方式的信号通道和模块基板可以通过在垂直方向上在信号线之间产生电容耦合来减小串扰噪声而不增大占用面积，并可以增大包括该信号通道和/或模块基板的装置和系统的操作速度。
附图说明
通过参照附图详细描述本发明构思的示范性实施方式，本发明构思的以上和其它的特征将变得更加明显，附图中：
图1是根据本发明构思的示范性实施方式的信号通道的透视图。
图2A、2B和2C是图1的信号通道的俯视图。
图3A和3B是图1的信号通道的剖视图。
图4A和4B是示出根据本发明构思的示范性实施方式的信号线的示例结构的图。
图5是示出耦合的信号线的示范性等效电路的图。
图6A、6B和6C是示出当在信号线之间不产生电容耦合时信号通道的示范性操作特性的图。
图7A、7B和7C是示出当在垂直方向上在信号线之间产生电容耦合时信号通道的示范性操作特性的图。
图8A和8B是根据本发明构思的示范性实施方式的信号通道的俯视图。
图9A、9B和9C是图8A的信号通道的剖视图。
图10A是示出根据本发明构思的示范性实施方式的存储器系统的图。
图10B是示出图10A的存储器系统的示范性信号路径的图。
图11是示出根据本发明构思的示范性实施方式的存储器模块的图。
图12是示出包括在图11的存储器模块中的存储器件的示例的图。
图13和图14是示出根据本发明构思的示范性实施方式的存储器模块的图。
图15A、15B和15C是图13的存储器模块的剖视图。
图16是示出根据本发明构思的示范性实施方式的计算系统的方框图。
具体实施方式
下面将参照附图更详细地描述本发明构思的示范性实施方式。在这方面，示范性实施方式可以具有不同的形式，并且不应被解释为限于这里描述的本发明构思的示范性实施方式。在整个说明书和附图中相同的附图标记可以指代相同的元件。
根据本发明构思的示范性实施方式的信号通道可以包括期望数量的信号线。包括两条相邻的信号线的信号通道的示例实施方式参照图1至图3B来描述，包括三条相邻的信号线的信号通道的示例实施方式参照图8A至图9C来描述；然而，本发明构思的示范性实施方式不限于此。
图1是根据本发明构思的示范性实施方式的信号通道的透视图。图2A、2B和2C是图1的信号通道的俯视图。图3A和3B是图1的信号通道的剖视图。
图2A是第一信号线110和第二信号线120的俯视图。图2B是第一信号线110的俯视图。图3B是第二信号线120的俯视图。图3A是信号通道沿着图2A中的线A-A'的剖视图，图3B是信号通道沿着图2A中的线B-B'的剖视图。
参照图1、图2A、图2B、图3A和图3B，信号通道100可以包括在列方向Y上延伸的第一信号线110和第二信号线120。信号通道100还可以包括第一参考板RPL1和第二参考板RPL2。
第一信号线110可以位于第一信号层SL1中，第二信号线120可以位于第二信号层SL2中。第二信号层SL2可以在垂直方向Z上与第一信号层SL1间隔开。第一信号线110和第二信号线120可以在垂直于列方向Y的行方向X上彼此相邻。第一信号线110和第二信号线120可以在垂直方向Z上彼此电容耦合。
术语“段”可以指这里的信号线的一部分(例如，不是整条信号线)。信号线的各段可以彼此顺序地连接以形成一条信号线。
第一信号线110可以包括第一非耦合段111和115、第一耦合段113以及第一连接段112和114。第一非耦合段111和115以及第一耦合段113可以在列方向Y上延伸。例如，第一非耦合段111和115以及第一耦合段113可以具有基本上平行于列方向Y的直线的形状。
与第一非耦合段111和115相比，第一耦合段113可以相对更靠近第二信号线120。因此，第一耦合段113可以与第二信号线120电容耦合。
第一连接段112和114可以将第一耦合段113连接到第一非耦合段111和115。第一连接段112和114可以在相对于列方向Y的对角线方向上延伸。
第二信号线120可以包括第二非耦合段121和125、第二耦合段123以及第二连接段122和124。第二非耦合段121和125以及第二耦合段123可以在列方向Y上延伸。例如，第二非耦合段121和125以及第二耦合段123可以具有基本上平行于列方向Y的直线的形状。
与第二非耦合段121和125相比，第二耦合段123可以相对更靠近第一信号线110。因此，第二耦合段123可以与第一信号线110电容耦合。例如，第一耦合段113可以与第二耦合段123电容耦合。
第二连接段122和124可以将第二耦合段123连接到第二非耦合段121和125。第二连接段122和124可以在相对于列方向Y的对角线方向上延伸。
参照图1、图2A、图2B、图3A和图3B，第一耦合段113和第二耦合段123可以沿着行方向X定位，使得第一耦合段113和第二耦合段123在垂直方向Z上彼此重叠以形成电容耦合。第一耦合段113可以与第一非耦合段111和115相比向右移动，第二耦合段123与第二非耦合段121和125相比向左移动，因此，分别位于不同的信号层SL1和SL2中的第一耦合段113和第二耦合段123可以在垂直方向Z上重叠(例如，当它们被从上方看时)。
第一耦合段113和第二耦合段123之间的距离LCP可以足够小以允许第一耦合段113和第二耦合段123之间的互电容，使得电容耦合可以在第一信号线110和第二信号线120之间产生或形成。
通常，信号线可以在给定的设计余量下尽可能远地彼此间隔开，以减小信号线之间的相互干扰。根据本发明构思的示范性实施方式，信号线可以成形和定位为使得仅部分的信号线被彼此相对靠近地定位以减小串扰噪声，如下面更详细地讨论的。图3B中示出了厚度和宽度，例如信号线在垂直方向Z上的厚度LZ和在行方向X上的宽度LX以及耦合段113和123之间的距离LCP。作为示例，信号线的厚度LZ可以小于信号线的宽度LX。例如，信号线的厚度LZ可以为从约10μm(微米)至约30μm，信号线的宽度LX可以为约100μm。在垂直方向Z上的电容耦合可以相对较强，因为两个导体之间的互电容可以随着相对面积的增大和距离的减小而增大。例如，相对接近地间隔且相对宽的信号线可以彼此形成相对强的电容耦合。
由于从信号通道100的外部施加的感应耦合引起的串扰噪声可以通过耦合段113和123的电容耦合而减小或消除。例如，串扰噪声可以被部分地消除，但是没有被完全消除。串扰噪声将在下面参照图5更详细地讨论。
串扰噪声可以根据系统的传输特性而变化，因此可以根据需要改变用于减小串扰噪声的耦合段113和123的互电容的大小。耦合段113和123的尺寸(例如宽度LX和厚度LZ)可以由信号线的尺寸确定。耦合段113和123之间的距离LCP可以根据信号层SL1和SL2之间的距离来确定。因此，电容耦合的互电容可以根据形成电容耦合的两个耦合段113和123在列方向Y上的长度来调整。
因此，根据本发明构思的示范性实施方式的信号通道100可以通过在垂直方向Z上在信号线之间产生电容耦合来减小串扰噪声而不增大占用面积。因此，包括信号通道100的装置和系统的操作速度可以提高。
参照图3A和图3B，信号通道100可以包括形成在信号层SL1和SL2之上的第一电压层VL1中的第一参考板RPL1以及形成在信号层SL1和SL2下面的第二电压层VL2中的第二参考板RPL2。作为示例，信号通道100可以具有微带线结构。
第一参考板RPL1和第二参考板RPL2可以每个包括参考电压施加到其的金属，并且第一参考板RPL1和第二参考板RPL2之间的空间可以基本上被中间电介质DLC填充。施加到第一参考板RPL1和第二参考板RPL2的参考电压可以是接地电压。
参照图3B，第一参考板RPL1、第二参考板RPL2以及相邻信号线110和120的形成电容耦合的耦合段113和123可以形成双带状线结构。双带状线结构可以指在两个电压板(例如参考板)之间的两条信号线的结构。
图4A和图4B是示出根据本发明构思的示范性实施方式的信号线的示例结构的图。
图4A示出微带线结构，图4B示出带状线结构或三板线结构。
参照图4A，微带线可以包括参考板RPL、中间电介质DLC和信号线SNL。参考板RPL可以通过在中间电介质DLC的底表面上涂覆金属来形成，信号线SNL可以通过在中间电介质DLC的顶表面上图案化金属线而形成。
参照图4B，带状线可以包括两个参考板RPL1和RPL2、中间电介质DLC和信号线SNL。参考板RPL1和RPL2可以通过在中间电介质DLC的顶表面和底表面上涂覆金属来形成，信号线SNL可以通过在中间电介质DLC的中心部分中图案化金属线而形成。例如，金属线可以通过在一半电介质上图案化金属线、然后将另一半电介质按压在所述一半电介质和金属线上而被插入在中间电介质DLC中。
微带线和带状线的参数可以包括中间电介质DLC的高度LH或LB、中间电介质的相对介电常数和/或信号线的尺寸LW(例如宽度)和LT(例如厚度)。微带线可以具有相对低的制造成本，带状线可以通过电磁屏蔽的结构具有相对强的信号传输特性。
参照图3B描述的双带状线结构对应于两个微带线(见例如图4A)结合的结构或其中单个信号线(见例如图4B)被替换为两条信号线的结构。
图5是示出耦合的信号线的示范性等效电路的图。
相邻传输线之间的信号模式可以主要分为ODD模式和EVEN模式。当有两条传输线时，ODD模式和EVEN模式分别是当具有180度相位差和相同相位的信号被施加到两条传输线时的模式。首先，在电感的情况下，电压通过电感耦合产生，并且流到两条传输线上的电流I1和I2具有彼此相同的大小和彼此相反的方向。假定自感L11＝L22＝L0并且互感L12＝LM，则V1和V2可以表示为：
公式1
Figure BDA0001453877130000071
公式2
Figure BDA0001453877130000072
在ODD模式中，I1＝-I2并且V1＝-V2，因此，这些公式可以表示如下：
公式3
Figure BDA0001453877130000073
公式4
Figure BDA0001453877130000074
公式5
LODD＝L11-LM
参照以上公式5，ODD模式中的总电感LODD变得比自感L11小了互感LM。
类似地，假设自电容C1G＝C2G＝C0并且互电容C12＝CM，则I1和I2可以表示为：
公式6
Figure BDA0001453877130000075
公式7
Figure BDA0001453877130000076
在ODD模式中，I1＝-I2并且V1＝-V2，因此，这些公式可以定义为：
公式8
Figure BDA0001453877130000077
公式9
Figure BDA0001453877130000078
公式10
CODD＝C1G+2CM＝C11+CM
C11＝C1G+CM
参照以上公式10，ODD模式中的总电容CODD变得比自电容C1G要大互电容2CM。
在以上公式5和10中的总电感LODD和总电容CODD的情况下，ZODD和TDODD可以定义为：
公式11
Figure BDA0001453877130000081
公式12
Figure BDA0001453877130000082
EVEN模式是其中具有相同相位和相同幅度的信号分别施加到两条传输线的模式。首先，在电感的情况下，电压通过电感耦合产生，并且在两条传输线上流动的电流I1和I2具有相同的幅度和相同的方向。假定自感L11＝L22＝L0并且互感L12＝LM，则V1和V2可以表示为以上的公式1和2。在ODD模式中，I1＝I2并且V1＝V2，因此这些公式可以表示为：
公式13
Figure BDA0001453877130000083
公式14
Figure BDA0001453877130000085
公式15
LEVEN＝L11+LM
参照以上公式15，EVEN模式中的总电感LEVEN具有与互感LM相加的自感L11。
类似地，假设电容可以由以上的公式6和7表示，并且在EVEN模式中，I1＝I2并且V1＝V2，因此I1和I2可以再次表示为：
公式16
Figure BDA0001453877130000084
公式17
Figure BDA0001453877130000091
公式18
CEVEN＝C1G＝C11-CM
C11＝C1G+CM
因此，如以上公式18所示，EVEN模式中的总电容CEVEN变得等于自电容C1G。使用以上公式15和18中的总电感LEVEN和总电容CEVEN，ZEVEN和TDEVEN可以定义为：
公式19
Figure BDA0001453877130000092
公式20
Figure BDA0001453877130000093
传输线的特征阻抗由于相邻传输线之间的耦合的影响导致取决于相邻信号线和信号模式而变化，这导致信号的传输速率的差异。因此，此传输速率差作为可能损害时序余量的因素而起作用。
印刷电路板的传输线结构中的传输速率可以主要取决于传播介质的介电常数。在参照图4A描述的微带线的情况下，传播介质包括信号线SNL和参考板RPL之间的中间电介质DLC以及信号线SNL上的空气。空气的介电常数为“1”，中间电介质DLC的介电常数根据材料而变化。中间电介质DLC的介电常数为约“4.3”。取决于EVEN模式或ODD模式，电磁场可以被偏置到中间电介质DLC或空气。因此，有效介电常数可以根据信号模式而变化，并且传输速率的差距在EVEN模式和ODD模式之间引起。在参照图4B描述的带状线的情况下，电磁场可以相对于信号线SNL对称，并可以被限制在参考板RPL1和RPL2之间以最小化电磁场的泄漏。微带线可以被使用，但是微带线的使用可能涉及在相对高频率的带宽中引起的串扰噪声的影响的减小。
图6A、6B和6C是示出当在信号线之间不产生电容耦合时信号通道的示范性操作特性的图。图7A、7B和7C是示出当在垂直方向上在信号线之间产生电容耦合时信号通道的示范性操作特性的图。
参照图6A、6B、6C、7A、7B和7C，纵轴表示电压，横轴表示时间。
图6A和图7A示出当单个脉冲在信号通道的发送端被驱动时在信号通道的接收端处的响应。尽管在图6A和图7A的两种情况下引起EVEN模式(例如MDe)和ODD模式(例如MDo)之间的偏斜(skew)，但是与图6A的其中不产生电容耦合的情况相比，在图7A的其中产生电容耦合的情况下可以减小该偏斜。
图6B和7B示出在补偿偏斜之前的眼图，图6C和7C示出在使用均衡器补偿偏斜之后的眼图。
图6C中的眼尺寸为约115ps(皮秒)和220mV，而图7C中的眼尺寸为约155ps和230mV。因此，与图6B和6C的情况相比，根据本发明构思的示范性实施方式，当在垂直方向(例如垂直方向z)上产生电容耦合时，在图7B和7C的情况下可以减小串扰噪声并可以增大眼尺寸。
图8A和8B是根据本发明构思的示范性实施方式的信号通道的俯视图。图9A、9B和9C是图8A的信号通道的剖视图。
图8A是第一信号线210、第二信号线220和第三信号线230的俯视图，图8B是第二信号线220的俯视图。图9A是信号通道沿着图8A中的线C-C'的剖视图，图9B是信号通道沿着图8A中的线D-D'的剖视图，图9C是信号通道沿着图8A中的线E-E'的剖视图。
参照图8A、8B、9A、9B和9C，信号通道200可以包括在列方向Y上延伸的第一信号线210、第二信号线220和第三信号线230。信号通道200还可以包括第一参考板RPL1和第二参考板RPL2(见例如图9A、9B和9C)。
第一信号线210可以位于第一信号层SL1中。第二信号线220可以位于在垂直方向Z上与第一信号层SL1间隔开的信号层SL2中。第三信号线230可以位于第一信号层SL2中。第一信号线210和第三信号线230可以在垂直于列方向Y的行方向X上与第二信号线220相邻。
第一信号线210和第二信号线220可以在垂直方向Z上形成第一电容耦合CC1，并且第二信号线220和第三信号线230可以在垂直方向Z上形成第二电容耦合CC2。
第一信号线210可以包括第一非耦合段211和215、第一耦合段213以及第一连接段212和214。第一非耦合段211和215以及第一耦合段213可以在列方向Y上延伸。例如，第一非耦合段211和215以及第一耦合段213可以具有基本上平行于列方向Y的直线的形状。
与第一非耦合段211和215相比，第一耦合段213可以相对更靠近第二信号线220定位。第一耦合段213可以与第二信号线220形成第一电容耦合CC1。
第一连接段212和214可以将第一耦合段213连接到第一非耦合段211和215。第一连接段212和214可以在相对于列方向Y的对角线方向上延伸。
第二信号线220可以包括第二非耦合段221、225和229、第二耦合段223和227以及第二连接段222、224、226和228。第二非耦合段221、225和229以及第二耦合段223和227可以在列方向Y上延伸。例如，第二非耦合段221、225和229、第二耦合段223和227可以具有基本上平行于列方向Y的直线的形状。
与第二非耦合段221、225和229相比，第二耦合段223可以相对更靠近第一信号线210定位。第二耦合段223可以与第一信号线210形成第一电容耦合CC1。与第二非耦合段221、225和229相比，第二耦合段227可以相对更靠近第三信号线230定位。第二耦合段227可以与第三信号线230形成第二电容耦合CC2。
第二连接段222、224、226和228可以将第二耦合段223和227连接到第二非耦合段221、225和229。第二连接段222、224、226和228可以在相对于列方向Y的对角线方向上延伸。
第三信号线230可以包括第三非耦合段231和235、第三耦合段233以及第三连接段232和234。第三非耦合段231和235以及第三耦合段233可以在列方向Y上延伸。例如，第三非耦合段231和235以及第三耦合段233可以具有基本上平行于列方向Y的直线的形状。
与第三非耦合段231和235相比，第三耦合段233可以相对更靠近第二信号线220定位。第三耦合段233可以与第二信号线220形成第二电容耦合CC2。
第三连接段232和234可以将第三耦合段233连接到第三非耦合段231和235。第三连接段232和234可以在相对于列方向Y的对角线方向上延伸。
第一耦合段213和一个第二耦合段223可以在行方向X上定位，使得第一耦合段213和所述一个第二耦合段223在垂直方向Z上彼此重叠以形成第一电容耦合CC1。第一耦合段213可以与第一非耦合段211和215相比定位到右侧，所述一个第二耦合段223可以与第二非耦合段221、225和229相比定位到左侧，因此形成在不同的信号层SL1和SL2中的第一耦合段213和所述一个第二耦合段223可以在垂直方向Z上重叠(例如，当它们被从上方看时)。
第一耦合段213和所述一个第二耦合段223之间的距离可以足够小以在第一耦合段213和所述一个第二耦合段223之间形成互电容，使得第一电容耦合CC1可以在第一信号线210和第二信号线220之间产生或形成。
第三耦合段233和另一个第二耦合段227可以在行方向X上定位，使得第三耦合段233和所述另一个第二耦合段227在垂直方向Z上彼此重叠以形成第二电容耦合CC2。第三耦合段233可以与第三非耦合段231和235相比定位到左侧，第二耦合段227可以与第二非耦合段221、225和229相比定位到右侧，因此形成在不同的信号层SL1和SL2中的第三耦合段233和所述另一个第二耦合段227可以在垂直方向Z上重叠(例如，当它们被从上方看时)。
第三耦合段233和所述另一个第二耦合段227之间的距离可以足够小以在第三耦合段233和所述另一个第二耦合段227之间形成互电容，使得第二电容耦合CC2可以在第三信号线230和第二信号线220之间产生或形成。
因此，第二信号线220可以包括分别与两条信号线210和230的耦合段213和233形成两个电容耦合CC1和CC2的两个耦合段223和227，该两条信号线210和230在行方向X上在第二信号线220相反两侧与第二信号线220相邻。
参照图9A、9B和9C，信号通道200可以包括位于信号层SL1和SL2之上的第一电压层VL1中的第一参考板RPL1和位于信号层SL1和SL2下面的第二电压层VL2中的第二参考板RPL2。在这种情况下，信号通道200可以具有微带线结构。
第一参考板RPL1和第二参考板RPL2可以每个包括参考电压施加到其的金属，并且第一参考板RPL1和第二参考板RPL2之间的空间可以基本上被中间电介质DLC填充。施加到第一参考板RPL1和第二参考板RPL2的参考电压可以是接地电压。
参照图9B，第一参考板RPL1、第二参考板RPL2以及相邻信号线210和220的形成第一电容耦合CC1的耦合段213和223可以形成上述双带状线结构。参照图9C，第一参考板RPL1、第二参考板RPL2以及相邻信号线220和230的形成第二电容耦合CC2的耦合段227和233可以形成双带状线结构。
图10A是示出根据本发明构思的示范性实施方式的存储器系统的图。图10B是示出图10A的存储器系统的示范性信号路径的图。
参照图10A，在存储器系统1000中，安装在主板1300上的存储器控制器1100和多个连接插槽1400通过系统总线1200连接。存储器控制器1100可以是具有存储器控制功能的芯片上系统。期望数量的存储器模块MM1、MM2和MM3可以在连接插槽1400中联接，并且多个存储器芯片可以安装在存储器模块MM1、MM2和MM3的每个上。终端电阻1500可以设置在主板1300上用于阻抗匹配。
参照图10B，在存储器系统中，控制器管芯CDIE和存储器管芯MDIE之间的信号传输可以通过控制器封装CPKG、主板MBD、模块基板MDSUB和存储器封装MPKG来进行。控制器管芯CDIE和控制器封装CPKG可以对应于图10A中的存储器控制器1100，存储器封装MPKG和存储器管芯MDIE可以对应于安装在存储器模块上的一个存储器芯片。
通常，互感在控制器封装CPKG和主板MBD的信号路径上是主要的。因此，穿过基本上整个信号路径的串扰噪声可以通过在模块基板MDSUB处有意地产生互电容来减小。根据本发明构思的示范性实施方式，通过在垂直方向上在信号线之间产生电容耦合，可以减小串扰噪声而不增大占用面积，并且包括该信号通道和/或模块基板的装置和系统的操作速度可以提高。
图11是示出根据本发明构思的示范性实施方式的存储器模块的图。
图11示出根据本发明构思的示范性实施方式的存储器模块2000。参照图11，存储器模块2000包括沿着两行布置在模块基板2100上的多个存储器芯片CHIP11至CHIP19和CHIP21至CHIP29。存储器芯片的行数不限于两个。模块基板2100可以被实现为印刷电路板(PCB)2200。在模块基板2100中，可以根据本发明构思的示范性实施方式形成信号通道，使得信号线在垂直方向上产生电容耦合。
存储器模块2000可以通过DIMM(双列直插存储器模块)、SO-DIMM(小外形DIMM)、RDIMM(ECC已注册DIMM)、UDIMM(ECC非缓冲DIMM)、FBDIMM(完全缓冲DIMM)、RIMM(Rambus在线存储器模块)或SIMM(单列直插存储器模块)实现。
用于与外部装置电连接的多个接头或引脚可以形成在模块基板2100的侧部。存储器模块2000还可以包括用于控制存储器芯片CHIP11至CHIP19和CHIP21至CHIP29的集线器控制器HC 2300或高级存储器缓冲器(AMB)。集线器控制器HC可以从外部存储器控制器接收数据包。集线器控制器HC可以将输入的数据包转换为控制信号、地址和数据以将它们传送到存储器芯片CHIP11至CHIP19和CHIP21至CHIP29。集线器控制器HC可以在从存储器芯片CHIP11至CHIP19和CHIP21至CHIP29的每个输出的数据上产生包并将所述包输出到外部存储器控制器。
其中多个存储器芯片安装在PCB 2200上的存储器模块主要分为SIMM和DIMM。相同的信号被施加到SIMM的PCB的两个表面，并且不同的信号被施加到DIMM的PCB的两个表面。DIMM分为已注册的DIMM和FBDIMM。在已注册的DIMM中，由于模块并联连接到存储器系统的总线，所以可连接的模块数量受到限制。因此，已注册的DIMM会具有有限的容量。在FBDIMM的情况下，由于FBDIMM的主板芯片组和AMB以点到点的方式连接，所以可连接到存储器系统的模块数量可以增加。因此，FBDIMM的容量不需要由于可连接模块的数量而被限制。此外，FBDIMM使用分组协议(packet protocol)在相对高的速度下运行。本发明构思的示范性实施方式可以应用于模块基板或各种类型的PCB；然而，本发明的示范性实施方式不限于此。
图12是示出包括在图11的存储器模块中的存储器件的示例的图。
DRAM被描述为参照图12的存储器集成电路的示例。根据本发明构思的示范性实施方式的存储器件可以是各种存储器单元架构中的任何一种，包括但不限于易失性存储架构诸如DRAM、TRAM和SRAM或非易失性存储器架构诸如ROM、闪速存储器、FRAM或MRAM。
参照图12，存储器集成电路2400可以包括控制逻辑410、地址寄存器420、存储体(bank)控制逻辑430、行地址多路复用器(RA MUX)440、列地址锁存器(CA LATCH)450、行解码器460、列解码器470、存储器单元阵列480、感测放大器单元485、输入/输出(I/O)选通电路490、数据输入/输出(I/O)缓冲器495和/或刷新计数器445。
存储器单元阵列480可以包括多个存储体阵列480a～480h。行解码器460可以包括分别联接到存储体阵列480a～480h的多个存储体行解码器460a～460h，列解码器470可以包括分别联接到存储体阵列480a～480h的多个存储体列解码器470a～470h，读出放大器单元485可以包括分别联接到存储体阵列480a～480h的多个存储体读出放大器485a～485h。
地址寄存器420可以从存储器控制器接收地址ADDR，该地址ADDR包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器420可以将接收的存储体地址BANK_ADDR提供到存储体控制逻辑430，可以将接收到的行地址ROW_ADDR提供到行地址多路复用器440，并且可以将接收的列地址COL_ADDR提供到列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR产生存储体控制信号。存储体行解码器460a～460h中的对应于存储体地址BANK_ADDR的一个存储体行解码器可以响应于存储体控制信号而被激活，存储体列解码器470a～470h中的对应于存储体地址BANK_ADDR的一个可以响应于存储体控制信号而被激活。
行地址多路复用器440可以从地址寄存器420接收行地址ROW_ADDR，并可以从刷新计数器445接收刷新行地址REF_ADDR。行地址多路复用器440可以选择性地将行地址ROW_ADDR或刷新行地址REF_ADDR输出为行地址RA。从行地址多路复用器440输出的行地址RA可以施加到存储体行解码器460a～460h。
存储体行解码器460a～460h中的被激活的一个可以解码从行地址多路复用器440输出的行地址RA，并可以激活对应于行地址RA的字线。例如，被激活的存储体行解码器可以将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并可以临时存储所接收的列地址COL_ADDR。在本发明构思的示范性实施方式中，在触发模式中，列地址锁存器450可以产生从接收的列地址COL_ADDR增加的列地址。列地址锁存器450可以将临时存储或产生的列地址施加到存储体列解码器470a～470h。
存储体列解码器470a～470h中的被激活的一个可以解码从列地址锁存器450输出的列地址COL_ADDR，并可以控制输入/输出选通电路490以输出对应于列地址COL_ADDR的数据。
I/O选通电路490可以包括用于选通输入/输出数据的电路。I/O选通电路490还可以包括用于存储从存储体阵列480a～480h输出的数据的读数据锁存器和用于将数据写入存储体阵列480a～480h的写驱动器。
将从存储体阵列480a～480h中的一个存储体阵列读出的数据可以通过存储体感测放大器485a～485h中的联接到从其读出所述数据的所述一个存储体阵列的一个存储体感测放大器被感测，并可以存储在读数据锁存器中。存储在读数据锁存器中的数据可以经由数据I/O缓冲器495提供到存储器控制器。将被写入存储体阵列480a～480h中的一个存储体阵列的数据DQ可以从存储器控制器提供到数据I/O缓冲器495。写驱动器可以将数据DQ写入在存储体阵列480a～480h中的一个存储体阵列中。
控制逻辑410可以控制存储器集成电路400的操作。例如，控制逻辑410可以产生用于存储器集成电路400的控制信号以执行写操作或读操作。控制逻辑410可以包括解码从存储器控制器接收的命令CMD的命令解码器411和设定存储器件或存储器集成电路400的操作模式的模式寄存器组412。例如，命令解码器411可以通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码而产生与命令CMD对应的控制信号。
图13和图14是示出根据本发明构思的示范性实施方式的存储器模块的图。
图13示出存储器模块的示例水平布局，图14示出存储器模块的示例垂直结构。
参照图13和图14，存储器模块500可以包括模块基板和安装在模块基板的表面上的多个存储器芯片CHIP。
模块基板可以包括包含电介质材料DLC的基板主体以及用于作为存储器芯片CHIP和外部控制器之间的通信接口的信号通道。存储器芯片CHIP可以通过焊球501电连接到信号通道。
信号通道可以包括形成在参考板RPL1和RPL2之间的多条内部信号线510、520、530、540、550、560、570、580、590和600、接触通孔502、形成在基板主体的表面上的外部信号线503和504以及多个接头TAP。例如，接头TAP可以在对应于数据端子DQ0～DQ7和数据选通端子DQS0和DQS0B的位置。
图13中的有阴影的信号线510、530、550、560、580和600对应于形成在图14中的上信号层中的信号线505，图13中的没有阴影的信号线520、540、570和590对应于形成在图14中的下信号层中的信号线506。
参照图13，对应于半字节或四位的数据端子DQ0、DQ1、DQ2和DQ3可以位于数据选通端子DQS0和DQS0B的左侧，对应于半字节的数据端子DQ4、DQ5、DQ6和DQ7可以设置在数据选通端子DQS0和DQS0B的右侧。在左侧信号线510、520、530和540当中，对应于偶数编号的数据端子DQ0和DQ2的数据线510和530可以位于上信号层中，对应于奇数编号的数据端子DQ1和DQ3的数据线520和540可以位于下信号层中。在右侧信号线570、580、590和600当中，对应于偶数编号的数据端子DQ4和DQ6的数据线570和590可以位于下信号层中，对应于奇数编号的数据端子DQ5和DQ7的数据线580和600可以位于上信号层中。
因此，形成在第一信号层中的数据线和形成在不同的第二信号层中的数据线可以在行方向X上一个接一个地交替布置。
参照图13，存储器模块500的信号通道可以通过数据线510、520、530、540、570、580、590和600的部分的重叠而在垂直方向Z上产生电容耦合CC1～CC6。下面参照图15A、15B和15C更详细地描述耦合CC1～CC6。
图15A、15B和15C是图13的存储器模块的剖视图。图15A是沿着图13中的线F-F'的剖视图，图15B是信号通道沿图13中的线G-G'的剖视图，图15C是信号通道沿着图13中的线H-H'的剖视图。
参照图13和图15A，沿着剖面线F-F'，四个电容耦合CC1、CC3、CC4和CC6可以形成在每对字节之间，例如在八位的每个之间。例如，相邻的数据线510和520可以形成第一电容耦合CC1，相邻的数据线530和540可以形成第二电容耦合CC2，相邻的数据线570和580可以形成第三电容耦合CC3，相邻的数据线590和600可以形成第四电容耦合CC4。
参照图13和图15B，沿着剖面线G-G'，两个电容耦合CC2和CC5可以形成在相邻的字节之间。相邻的数据线520和530可以形成第二电容耦合CC2，相邻的数据线580和590可以形成第五电容耦合CC5。
数据线510、530、570和590中的至少一条数据线可以包括与在行方向X上的相反两侧相邻于所述至少一条数据线的两条数据线的耦合段形成两个电容耦合的两个耦合段。例如，数据线530可以包括与在行方向X上的相反两侧相邻于数据线530的数据线520和540的耦合段形成两个电容耦合CC2和CC3的两个耦合段。
类似地，数据线520、540、580和600中的至少一条数据线可以包括与在行方向X上的相反两侧相邻于所述至少一条数据线的两条数据线的耦合段形成两个电容耦合的两个耦合段。例如，数据线520可以包括与在行方向X上的相反两侧相邻于数据线520的数据线510和530的耦合段形成两个电容耦合CC1和CC2的两个耦合段。
参照图13和图15C，对应于数据端子DQ0～DQ7、接地端子GND和数据选通端子DQS0和DQS0B的多个接头可以形成在由电介质DLC形成的基板主体的顶表面和底表面的边缘部分。通过将接地端子GND设置在数据端子DQ0～DQ7之间，可以减小串扰噪声。
图16是示出根据本发明构思的示范性实施方式的计算系统的方框图。
参照图16，计算系统3000包括处理器3100、系统控制器3200和存储器系统3300。计算系统3000还可以包括处理器总线3400、扩展总线3500、输入装置3600、输出装置3700和存储装置3800。存储器系统3300可以包括至少一个存储器模块3320和用于控制存储器模块3320的存储器控制器3310。存储器控制器3310可以被包括在系统控制器3200中。
处理器3100可以执行各种计算功能，诸如执行用于进行特定计算或任务的特定软件。存储器控制器3310可以控制存储器模块3320以执行从处理器3100提供的命令。存储器模块3320可以存储从存储器控制器3310提供的数据，并可以将存储的数据提供到存储器控制器3310。存储器系统3300可以包括根据本发明构思的示范性实施方式的在垂直方向上在信号线之间产生电容耦合的信号通道。
根据本发明构思的示范性实施方式的信号通道和模块基板可以通过在垂直方向上在信号线之间产生电容耦合来减小串扰噪声而不增大占用面积，并且可以增大包括信号通道和/或模块基板的装置和系统的操作速度。
本发明构思的示范性实施方式可以应用于包括信号通道的期望装置和系统(例如电子系统)。例如，电子系统可以是使用存储器系统的系统，例如桌面计算机、膝上型计算机、平板计算机、移动电话、智能手机、音乐播放器、PDA、PMP、数字电视、数码相机或便携式游戏机。
尽管已经参照本发明构思的示范性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种变化，而没有脱离本发明构思的精神和范围。
本申请要求于2016年11月1日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2016-0144654号的优先权，其公开内容通过引用结合于此。

Claims (20)

1.一种信号通道，包括：
位于第一信号层中的至少一条第一信号线和位于第二信号层中的至少一条第二信号线，
其中所述第一信号层在第一水平面中延伸，
其中所述第二信号层沿着与所述第一水平面平行的第二水平面延伸并沿着与所述第一水平面和所述第二水平面正交的垂直方向与所述第一水平面间隔开，
其中所述第一信号线包括第一耦合段，所述第二信号线包括第二耦合段，
其中所述第一耦合段沿着所述垂直方向至少部分地与所述第二耦合段重叠，并且
其中所述第一耦合段和所述第二耦合段定位为在所述第一耦合段和所述第二耦合段之间形成比在所述第一信号线和所述第二信号线的其它段之间形成的电容耦合的程度更大程度的电容耦合。
2.根据权利要求1所述的信号通道，其中所述第一耦合段和所述第二耦合段之间的电容耦合的互电容根据所述第一耦合段和所述第二耦合段沿着所述第一水平面和所述第二水平面的长度来调整。
3.根据权利要求1所述的信号通道，其中所述第一耦合段沿着所述第一水平面的长度与所述第二耦合段沿着所述第二水平面的长度基本上相同。
4.根据权利要求1所述的信号通道，还包括：
第一参考板，位于所述第一信号层之上的第一电压层中；和
第二参考板，位于所述第二信号层下面的第二电压层中。
5.根据权利要求4所述的信号通道，其中所述第一参考板和所述第二参考板每个包括参考电压被施加到其的金属，并且所述第一参考板和所述第二参考板之间的空间基本上被电介质材料填充。
6.根据权利要求5所述的信号通道，其中施加到所述第一参考板和所述第二参考板的所述参考电压是接地电压。
7.根据权利要求5所述的信号通道，其中所述第一参考板、所述第二参考板以及形成所述电容耦合的所述第一耦合段和所述第二耦合段形成双带状线结构。
8.根据权利要求1所述的信号通道，其中所述第一信号线和所述第二信号线中的至少一条信号线包括与在所述第一信号线和所述第二信号线中的所述至少一条信号线的相反两侧的两个耦合段形成两个电容耦合的两个耦合段。
9.根据权利要求1所述的信号通道，其中所述第一耦合段的宽度与所述第二耦合段的宽度基本上相同。
10.根据权利要求1所述的信号通道，其中所述第一信号线包括：
第一非耦合段，在所述第一水平面中延伸；
第一耦合段，在所述第一水平面中延伸并与所述第一非耦合段相比更靠近所述第二信号线定位；和
第一连接段，将所述第一耦合段连接到所述第一非耦合段。
11.根据权利要求10所述的信号通道，其中所述第二信号线包括：
第二非耦合段，在所述第二水平面中延伸；
第二耦合段，在所述第二水平面中延伸并与所述第二非耦合段相比更靠近所述第一信号线定位；和
第二连接段，将所述第二耦合段连接到所述第二非耦合段。
12.根据权利要求11所述的信号通道，其中所述第一耦合段和所述第二耦合段在所述垂直方向上基本上彼此完全重叠以形成所述电容耦合。
13.根据权利要求1所述的信号通道，还包括形成在所述第一信号层中的第三信号线，所述第三信号线在所述第一水平面中在与所述第一信号线相反的一侧与所述第二信号线相邻。
14.根据权利要求13所述的信号通道，其中所述第二信号线包括：
非耦合段，在所述第二水平面中延伸；
第一耦合段，在所述第二水平面中延伸并与所述非耦合段相比更靠近所述第一信号线定位；
第二耦合段，在所述第二水平面中延伸并与所述非耦合段相比更靠近所述第三信号线定位；以及
连接段，将所述第一耦合段和所述第二耦合段连接到所述非耦合段。
15.根据权利要求14所述的信号通道，其中所述第二信号线的所述第一耦合段和所述第一信号线的耦合段定位为使得所述第二信号线的所述第一耦合段和所述第一信号线的所述耦合段在所述垂直方向上彼此重叠以形成第一电容耦合，并且所述第二信号线的所述第二耦合段和所述第三信号线的耦合段定位为使得所述第二信号线的所述第二耦合段和所述第三信号线的所述耦合段在所述垂直方向上彼此重叠以形成第二电容耦合。
16.一种存储器模块，包括：
多个存储器芯片；和
模块基板，所述存储器芯片安装在所述模块基板的表面上，所述模块基板作为所述存储器芯片与外部控制器之间的通信接口，所述模块基板包括：
基板主体，包括电介质材料；
第一参考板，位于所述基板主体中的第一电压层中；
第二参考板，位于所述基板主体中的第二电压层中，所述第二电压层在垂直方向上与所述第一电压层间隔开；以及
多条信号线，形成在多个信号层中，所述多个信号层在垂直方向上在所述第一电压层和所述第二电压层之间间隔开，每条信号线在延伸方向上延伸，每条所述信号线包括耦合段使得形成在位于垂直方向上彼此间隔开的不同平面中的不同信号层中的两个信号线的两个耦合段在所述垂直方向上彼此重叠以形成电容耦合。
17.根据权利要求16所述的存储器模块，其中所述多条信号线中的第一数据线形成在所述多个信号层中的第一信号层中，并且所述多条信号线中的第二数据线形成在所述多个信号层中的第二信号层中，
其中所述第一数据线和所述第二数据线沿着与所述延伸方向垂直的方向一个接一个地布置。
18.根据权利要求17所述的存储器模块，其中所述第一数据线中的至少一条第一数据线包括与在垂直于所述延伸方向的所述方向上的相反两侧相邻于所述至少一条第一数据线的两条第二数据线的耦合段形成两个电容耦合的两个耦合段，
所述第二数据线中的至少一条第二数据线包括与在垂直于所述延伸方向的所述方向上的相反两侧相邻于所述至少一条第二数据线的两条第一数据线的耦合段形成两个电容耦合的两个耦合段。
19.根据权利要求16所述的存储器模块，其中所述电容耦合的互电容根据形成所述电容耦合的所述两个耦合段的延伸方向上的长度来调整。
20.一种信号通道，包括：
多条信号线，其中所述多条信号线的每条信号线形成在多个信号层中的信号层中，
其中所述多个信号层在垂直方向上彼此间隔开，
其中每条所述信号线包括非耦合段、连接段和耦合段，
其中两条相邻的信号线的至少两个耦合段分别在所述垂直方向上彼此重叠，并且
其中所述至少两个耦合段定位为在所述至少两个耦合段之间形成比所述信号线的其它段之间形成的电容耦合程度更大的程度的电容耦合。
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