CN110071101B - 存储器封装件和相关的半导体封装件 - Google Patents

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Abstract

提供了存储器封装件和相关的半导体封装件。所述存储器封装件包括多级封装件基底、第一存储器芯片、第二存储器芯片、第一带通滤波器和第二带通滤波器。多级封装件基底包括彼此交替堆叠的多个布线层和多个绝缘层。第一存储器芯片位于多级封装件基底上，并且包括第一接收器和多个第一存储器单元。第二存储器芯片位于第一存储器芯片上，并且包括第二接收器和多个第二存储器单元。第一带通滤波器位于多级封装件基底中，连接到第一接收器并使第一频带内的第一数据信号通过。第二带通滤波器位于多级封装件基底中，连接到第二接收器并使第一频带内的第二数据信号通过。

Description

存储器封装件和相关的半导体封装件
本申请要求于2018年1月22日在韩国知识产权局(KIPO)提交的第10-2018-0007522号韩国专利申请的优先权，该韩国专利申请的内容通过引用以其全部而包含于此。
技术领域
发明构思总体上涉及存储器封装件，更具体地，涉及包括存储器芯片的存储器封装件以及包括存储器芯片和不同类型的芯片的半导体封装件。
背景技术
随着半导体存储器装置的操作速度已经增加，在半导体存储器装置与存储器控制器之间交互的信号的摆动宽度已经减小。摆动宽度减小的原因是为了减少传输信号所需的时间。然而，由于摆动宽度已减小，所以在半导体存储器装置与存储器控制器之间传输的信号会更容易失真和反射。为了改善传输信号的失真，半导体存储器装置可以包括管芯上终结(on-die termination，ODT)电路，ODT电路提供有具有用于阻抗匹配的终结电阻组件的信号传输线。ODT电路可以通过使用终结电阻器来减少(和/或防止)信号反射，从而改善信号完整性，然而，功耗会由于ODT电路所执行的ODT操作而增加。研究人员正在对降低功耗且改善信号完整性的技术开展各种研究项目。
发明内容
本发明构思的一些实施例提供了一种能够有效地降低功耗并改善信号完整性的存储器封装件。
本发明构思的另一些实施例提供了一种能够有效降低功耗并改善信号完整性的半导体封装件。
又一些实施例提供了一种存储器封装件，所述存储器封装件包括多级封装件基底、第一存储器芯片、第二存储器芯片、第一带通滤波器和第二带通滤波器。多级封装件基底包括彼此交替堆叠的多个布线层和多个绝缘层。第一存储器芯片形成在多级封装件基底上，并且包括第一接收器和多个第一存储器单元。第二存储器芯片形成在第一存储器芯片上，并且包括第二接收器和多个第二存储器单元。第一带通滤波器形成在多级封装件基底中，连接到第一接收器并使第一频带内的第一数据信号通过。第二带通滤波器形成在多级封装件基底中，连接到第二接收器并使第一频带内的第二数据信号通过。
本发明构思的一些实施例提供了一种半导体封装件，所述半导体封装件包括多级封装件基底、控制器芯片、第一存储器芯片、第二存储器芯片、第一带通滤波器和第二带通滤波器。多级封装件基底包括彼此交替堆叠的多个布线层和多个绝缘层。控制器芯片形成在多级封装件基底上，并接收第一数据信号和第二数据信号。第一存储器芯片形成在多级封装件基底上，与控制器芯片间隔开，并包括第一接收器和多个第一存储器单元。第二存储器芯片形成在第一存储器芯片上，并包括第二接收器和多个第二存储器单元。第一带通滤波器形成在多级封装件基底中，连接到第一接收器并使第一频带内的第一数据信号通过。第一数据信号从控制器芯片输出。第二带通滤波器形成在多级封装件基底中，连接到第二接收器并使第一频带内的第二数据信号通过。第二数据信号从控制器芯片输出。
本发明构思的另一些实施例提供了一种半导体封装件，所述半导体封装件包括下封装件基底、控制器芯片、多级上封装件基底、第一存储器芯片、第二存储器芯片、第一带通滤波器和第二带通滤波器。控制器芯片形成在下封装件基底上，并接收第一数据信号和第二数据信号。多级上封装件基底形成在其上形成有控制器芯片的下封装件基底上，并包括彼此交替堆叠的多个布线层和多个绝缘层。第一存储器芯片形成在多级上封装件基底上，并包括第一接收器和多个第一存储器单元。第二存储器芯片形成在第一存储器芯片上，并包括第二接收器和多个第二存储器单元。第一带通滤波器形成在多级上封装件基底中，连接到第一接收器并使第一频带内的第一数据信号通过。第一数据信号从控制器芯片输出。第二带通滤波器形成在多级上封装件基底中，连接到第二接收器并使第一频带内的第二数据信号通过。第二数据信号从控制器芯片输出。
在又一些实施例中，包括在存储器封装件和半导体封装件中的存储器芯片可以不包括ODT电路，并且可以利用带通滤波器替代ODT电路。不同于ODT电路，带通滤波器可以不包括在存储器芯片中，而可以形成并包括在多级封装件基底中。利用带通滤波器，可以降低功耗并且可以改善信号完整性。
在一些实施例中，由于带通滤波器不包括电阻器并且仅包括电容器和电感器，因此可以不形成电源电压与接地电压之间的DC路径，因此可以降低存储器芯片的功耗。此外，可以基于开眼率的增大，电感器行为，高频噪声的阻挡以及总电容的减小来改善信号完整性。
附图说明
通过下面结合附图的详细的描述，将更清楚地理解说明性的非限制性实施例。
图1是示出了根据本发明构思的一些实施例的存储器封装件的剖面。
图2和图3是示出了根据本发明构思的一些实施例的包括在存储器封装件中的带通滤波器和接收器之间的连接的图。
图4和图5是示出了根据本发明构思的一些实施例的存储器封装件的操作的图。
图6是示出了根据本发明构思的一些实施例的存储器封装件的剖面。
图7是示出了根据本发明构思的一些实施例的包括在存储器封装件中的存储器芯片的框图。
图8是示出了根据本发明构思的一些实施例的包括存储器封装件的存储器系统的框图。
图9和图10是示出了根据本发明构思的一些实施例的半导体封装件的剖面。
图11是示出了根据本发明构思的一些实施例的包括存储器封装件和/或半导体封装件的计算系统的框图。
具体实施方式
将参照附图更充分地讨论各种实施例，附图中示出了实施例。然而，本公开可以以许多不同的形式来实施，并且不应该被解释为局限于在此所阐述的实施例。在整个本申请中，同样的附图标记表示同样的元件。
首先参照图1，将讨论示出根据本发明构思的一些实施例的存储器封装件的剖面。如图1中所示，存储器封装件100包括多级封装件基底110、第一存储器芯片120、第二存储器芯片130、第一带通滤波器(BPF)140和第二带通滤波器150。存储器封装件100还可以包括多个粘合构件126和136、多个导电凸起162和164、多条连接线CW1和CW2、多条结合布线BW1和BW2以及密封构件170。
多级封装件基底110包括一个在另一个上地交替堆叠的多个布线层ML1、ML2和ML3以及多个绝缘层IL1和IL2。例如，多级封装件基底110可以包括：第一布线层ML1、第二布线层ML2和第三布线层ML3，一个在另一个上地顺序堆叠；第一绝缘层IL1，位于第一布线层ML1与第二布线层ML2之间；以及第二绝缘层IL2，位于第二布线层ML2与第三布线层ML3之间。虽然图1示出了包括三个布线层ML1、ML2和ML3和两个绝缘层IL1和IL2的多级封装件基底110，但发明构思不限于此。例如，可以改变多级封装件基底中的布线层的数量和绝缘层的数量。
第一存储器芯片120形成在多级封装件基底110上。第一存储器芯片120包括第一存储器单元阵列122和第一接收器(RX)124。第一接收器124可以接收从位于存储器封装件100外部的外部装置提供的第一数据信号D1。第一存储器单元阵列122可以包括多个第一存储器单元，并且可以存储数据(例如，与接收的第一数据信号D1对应的第一数据)。第一粘合构件126可以介于多级封装件基底110与第一存储器芯片120之间。
第二存储器芯片130形成在第一存储器芯片120上。换言之，可以以多个堆叠结构来实现第一存储器芯片120和第二存储器芯片130。第二存储器芯片130包括第二存储器单元阵列132和第二接收器134。第二接收器134可以接收从所述外部装置提供的第二数据信号D2。第二存储器单元阵列132可以包括多个第二存储器单元，并且可以存储数据(例如，与接收的第二数据信号D2对应的第二数据)。第二粘合构件136可以介于第一存储器芯片120与第二存储器芯片130之间。
在一些实施例中，第一存储器芯片120和第二存储器芯片130可以具有相同的结构。在一些实施例中，第一存储器芯片120和第二存储器芯片130中的每个可以包括动态随机存取存储器(DRAM)装置。将参照图7详细地讨论DRAM装置的构造。虽然图1示出了为了相对容易地布置多条结合布线BW1和BW2而台阶地(即，以台阶形状)堆叠第一存储器芯片120和第二存储器芯片130的示例，但发明构思不限于此。例如，第一存储器芯片120和第二存储器芯片130可以被堆叠为使得第一存储器芯片120和第二存储器芯片130完全地叠置(例如，第一存储器芯片120和第二存储器芯片130彼此完全地匹配)。
在一些实施例中，第一粘合构件126和第二粘合构件136中的每个可以包括绝缘材料。
第一带通滤波器140形成在多级封装件基底110中，并连接到包括在第一存储器芯片120中的第一接收器124。第一带通滤波器140执行使第一频带内的第一数据信号D1通过的功能。第二带通滤波器150形成在多级封装件基底110中，并连接到包括在第二存储器芯片130中的第二接收器134。第二带通滤波器150执行使第一频带内的第二数据信号D2通过的功能。第一带通滤波器140和第二带通滤波器150可以具有相同的结构。
不同于传统的存储器芯片或传统的存储器装置，根据实施例的包括在存储器封装件100中的存储器芯片120和130中的每个可以不包括管芯上终结(on-die termination，ODT)电路，所述ODT电路执行用于阻抗匹配并且用于减少信号被反射的ODT操作。在根据实施例的存储器封装件100中，可以用带通滤波器140和150中的每个来取代ODT电路。不同于ODT电路，带通滤波器140和150中的每个可以不包括在存储器芯片120和130中的相应的存储器芯片中，而可以形成并包括在多级封装件基底110中。如参照图2至图5将讨论的，利用带通滤波器140和150，可以减小功耗并且可以改善信号完整性。
在一些实施例中，第一带通滤波器140和第二带通滤波器150中的每个可以以垂直结构实现。换言之，第一带通滤波器140和第二带通滤波器150中的每个可以包括相对于多级封装件基底110的第一表面(例如，顶表面)110a基本垂直形成的至少一个无源元件，使得所述至少一个无源元件包括在两个布线层二者(例如，第一布线层ML1和第二布线层ML2二者)中。
例如，第一带通滤波器140可以包括彼此并联连接的第一电容器142和第一电感器144。换言之，第一带通滤波器140可以以电感-电容(LC)滤波器实现。第一电容器142可以包括形成在第一布线层ML1中的第一电极E11和形成在第二布线层ML2中的第二电极E12。第一电感器144可以被形成为穿透第一绝缘层IL1。
第一带通滤波器140还可以包括第一线W11和第二线W12。第一线W11可以形成在第一布线层ML1中，并且可以使第一电容器142的第一电极E11与第一电感器144的第一端连接。第二线W12可以形成在第二布线层ML2中，并且可以使第一电容器142的第二电极E12与第一电感器144的第二端连接。第一电容器142和第一电感器144可以通过第一线W11和第二线W12彼此并联连接。
类似于第一带通滤波器140，第二带通滤波器150可以包括彼此并联连接的第二电容器152和第二电感器154，并且还可以包括第三线W21和第四线W22。第二电容器152可以包括形成在第一布线层ML1中的第三电极E21和形成在第二布线层ML2中的第四电极E22。第二电感器154可以被形成为穿透第一绝缘层IL1。第三线W21可以形成在第一布线层ML1中，并且可以使第二电容器152的第三电极E21与第二电感器154的第一端连接。第四线W22可以形成在第二布线层ML2中，并且可以使第二电容器152的第四电极E22与第二电感器154的第二端连接。
在一些实施例中，第一电容器142和第二电容器152中的每个可以包括多层陶瓷电容器(MLCC)。在一些实施例中，第一电感器144和第二电感器154中的每个可以包括穿透第一绝缘层IL1的过孔或电极。
多个导电凸起162和164可以设置在多级封装件基底110的第二表面(例如，底表面)上，以电连接到外部装置。例如，第一导电凸起162可以从外部装置接收第一数据信号D1和第二数据信号D2。第二导电凸起164可以从外部装置接收接地电压VSS。
第一连接线CW1可以使第一导电凸起162与第一线W11和第三线W21连接。第二连接线CW2可以使第二导电凸起164与第二线W12和第四线W22连接。为了便于说明，图1通过单条线示出了第一连接线CW1和第二连接线CW2中的每个，然而，第一连接线CW1和第二连接线CW2中的每个可以包括至少一条布线和至少一个过孔。
第一结合布线BW1可以使第一带通滤波器140与第一存储器芯片120连接。第二结合布线BW2可以使第二带通滤波器150与第二存储器芯片130连接。例如，第一结合布线BW1可以使第一线W11与第一接收器124连接，第二结合布线BW2可以使第三线W21与第二接收器134连接。
第一存储器芯片120、第二存储器芯片130、第一结合布线BW1和第二结合布线BW2可以通过密封构件170固定。
在一些实施例中，第一导电凸起162、第一连接线CW1、第一线W11和第一结合布线BW1可以包括在第一路径(例如，图2和图3中的第一路径P1)中或者形成在第一路径(例如，图2和图3中的第一路径P1)上，第一路径用于将第一数据信号D1传输到第一接收器124。第一导电凸起162、第一连接线CW1、第三线W21和第二结合布线BW2可以包括在第二路径中或者形成在第二路径上，第二路径用于将第二数据信号D2传输到第二接收器134。虽然图1示出了第一路径和第二路径中的一些(例如，第一导电凸起162和第一连接线CW1)可以彼此共用的示例，但发明构思不限于此。例如，第一路径和第二路径可以彼此完全分离，并且可以在不同的导电凸起处从外部装置接收第一数据信号D1和第二数据信号D2。
在第二导电凸起164处接收的接地电压VSS可以提供到第一带通滤波器140和第二带通滤波器150。虽然图1中未示出，但接地电压VSS也可以提供到第一存储器芯片120和第二存储器芯片130。
在一些实施例中，线W11、W12、W21和W22、连接线CW1和CW2、电极E11、E12、E21和E22以及电感器144和154中的过孔中的至少一部分可以包括诸如金属、多晶硅等的导电材料。在一些实施例中，绝缘层IL1和IL2可以包括诸如氧化硅的绝缘材料。
图2和图3是示出了根据一些实施例的包括在存储器封装件中的带通滤波器和接收器之间的连接的图。图2是示出了包括在图1中的存储器封装件100中的第一接收器124、连接到第一接收器124的第一带通滤波器140和用于将第一数据信号D1传输到第一接收器124的第一路径P1的框图。图3是示出了图2中的第一接收器124和第一带通滤波器140的等效电路的电路图。
参照图1和图2，第一数据信号D1可以从包括在外部控制器芯片(未示出)中的发射器50输出，并且可以通过第一路径P1传输到第一存储器芯片120中的第一接收器124。
第一路径P1可以包括通道CH以及通道CH与第一接收器124之间的路径。通道CH可以表示形成在外部控制器芯片与存储器封装件100之间的信号路径。通道CH与第一接收器124之间的路径可以包括图1中的第一导电凸起162、第一连接线CW1、第一线W11和第一结合布线BW1。
第一带通滤波器140可以连接到第一节点N1，第一节点N1形成在用于将第一数据信号D1传输到第一接收器124的第一路径P1上。例如，第一带通滤波器140可以连接在第一节点N1与接地电压VSS之间。
第一接收器124可以接收第一数据信号D1，并且可以连接在电源电压VCC与接地电压VSS之间。
参照图1和图3，第一带通滤波器140可以包括并联连接在第一节点N1与接地电压VSS之间的第一电容器C1和第一电感器L1。第一电容器C1和第一电感器L1可以分别与图1中的第一电容器142和第一电感器144对应。可以通过设定或调节第一电容器C1的电容和第一电感器L1的电感来确定用于使第一数据信号D1通过的第一频带(例如，通带)和用于阻挡除第一数据信号D1之外的噪声信号的其它频带(例如，阻带)。
第一接收器124可以被模型化为包括在电源电压VCC与接地电压VSS之间串联连接的第一晶体管TR1和第一负载电容器CL1的等效电路。第一晶体管TR1可以包括连接到电源电压VCC的第一电极、接收第一数据信号D1的控制电极和第二电极。第一负载电容器CL1可以连接在第一晶体管TR1的第二电极与接地电压VSS之间。流过第一接收器124的电流量可以根据第一数据信号D1的电压电平而改变，因此，可以基于流过第一接收器124的电流量来检测或感测第一数据信号D1的值。
包括在传统存储器芯片中的ODT电路包括连接在第一节点N1与接地电压VSS之间的终结电阻器。可以基于终结电阻器通过阻抗匹配来减少两个存储器芯片之间的接口处的信号反射，因此可以改善信号完整性。然而，DC路径(直流路径)可以通过终结电阻器形成在电源电压VCC与接地电压VSS之间，因此存储器芯片的功耗会由于DC路径而增加。
根据实施例的存储器封装件100可以包括用于替代ODT电路的第一带通滤波器140。第一带通滤波器140可以不包括在第一存储器芯片120中，而可以形成在位于第一存储器芯片120外部的多级封装件基底110中。由于第一带通滤波器140不包括电阻器，而仅包括第一电容器C1和第一电感器L1，所以可以不形成电源电压VCC与接地电压VSS之间的DC路径。换言之，可以通过第一带通滤波器140不形成DC路径，因此可以降低第一存储器芯片120的功耗。基于模拟结果，与传统存储器芯片相比，在根据实施例的存储器封装件100中的第一存储器芯片120中可以减少大约62.5％的平均电流。
虽然图2和图3中未示出，但第二接收器134、连接到第二接收器134的第二带通滤波器150和第二路径的构造可以分别与参照图2和图3讨论的第一接收器124、第一带通滤波器140和第一路径P1的构造基本相同，其中，第二路径用于将第二数据信号D2传输到包括在图1中的第二存储器芯片130中的第二接收器134。在一些实施例中，第一路径P1和第二路径可以连接到相同的通道CH或不同的通道。
图4和图5是示出了根据一些实施例的存储器封装件的操作的图。图4是在不执行ODT操作的情况下由传统存储器芯片(例如，在未终止条件下的传统存储器芯片)接收的数据信号的眼图。图5是由连接到图1中的第一带通滤波器140的第一存储器芯片120接收的第一数据信号D1的眼图。在图4和图5中，横轴表示时间t，纵轴表示数据信号的电压电平V。
参照图1、图3、图4和图5，图4的眼图(例如，由传统存储器芯片接收的数据信号的眼图)中的张眼比(eye opening ratio)EO1可以为大约89.5％，图5的眼图(例如，由第一存储器芯片120接收的第一数据信号D1的眼图)中的张眼比EO2可以增大到大约93.4％。这可以验证改善了或增强了信号完整性。
此外，在图4的眼图中的上升时间期间可以存在振铃(例如，图4中的部分A)，然而，在图5的眼图中可以去除振铃。这可以验证，基于第一带通滤波器140中的第一电感器L1的电感器行为以及第一带通滤波器140的高频噪声的阻挡而改善了或增强了信号完整性。
此外，与图4的眼图中的上升时间的斜率相比，图5的眼图中的上升时间的斜率可以由于第一接收器124中的第一负载电容器CL1和第一带通滤波器140中的第一电容器C1串联连接并且总电容减小而增加。
如上所讨论的，当根据实施例的第一带通滤波器140连接到包括在第一存储器芯片120中的第一接收器124时，可以基于第一带通滤波器140的通过/截止特性来改善或增强与第一存储器芯片120的数据接收相关的整体信号完整性。
图6是示出了根据一些实施例的存储器封装件的剖面。省略了与图1重复的描述。如图6中所示，存储器封装件100a包括多级封装件基底110、第一存储器芯片120、第二存储器芯片130、第一带通滤波器140a和第二带通滤波器150a。存储器封装件100a还可以包括多个粘合构件126和136、多个导电凸起162和164、多条连接线CW1和CW2、多条结合布线BW1和BW2以及密封构件170。
除了图1中的第一带通滤波器140和第二带通滤波器150分别被改变为图6中的第一带通滤波器140a和第二带通滤波器150a之外，图6的存储器封装件100a可以与图1的存储器封装件100基本相同。
在一些实施例中，第一带通滤波器140a和第二带通滤波器150a中的每个可以以平面结构实现。换言之，第一带通滤波器140a和第二带通滤波器150a中的每个可以包括至少一个无源元件，所述至少一个无源元件包括或形成在一个布线层(例如，第一布线层ML1)中。
例如，第一带通滤波器140a可以包括彼此并联连接的第一电容器C1和第一电感器L1。第二带通滤波器150a可以包括彼此并联连接的第二电容器C2和第二电感器L2。第一电容器C1、第二电容器C2、第一电感器L1和第二电感器L2可以形成在第一布线层ML1中。例如，电感器L1和L2中的每个可以使用金属迹线以线圈实现。
虽然在图6中未示出，但第一带通滤波器140a和第二带通滤波器150a中的每个可以包括至少一条线或布线，所述至少一条线或布线用于使电容器C1和C2中的相应的电容器与电感器L1和L2中的相应的电感器并联连接。
虽然基于存储器封装件包括彼此堆叠的两个存储器芯片120和130的示例参照图1至图6讨论了实施例，但发明构思不限于此。例如，存储器封装件可以以多个堆叠结构来实现，在所述多个堆叠结构中，存储器封装件包括彼此堆叠的任何数量的(例如，三个或更多个)存储器芯片，并且每个存储器芯片可以连接到形成在多级封装件基底110中的至少一个带通滤波器。
现在参照图7，将讨论示出了根据一些实施例的包括在存储器封装件中的存储器芯片的框图。如图7中所示，存储器装置200包括控制逻辑电路210、刷新控制电路215、地址寄存器220、存储体控制逻辑电路230、行地址多路复用器240、列地址锁存器250、行解码器、列解码器、存储器单元阵列、感测放大器单元、输入/输出(I/O)选通电路290、数据I/O缓冲器295以及数据I/O垫299。本领域普通技术人员应该理解并意识到的是，发明构思不限于图7中示出并讨论的组件的数量。
在一些实施例中，存储器装置200可以是图1和图6中的存储器芯片120和130中的一个，并且可以是例如易失性存储器装置。例如，存储器装置200可以是诸如动态随机存取存储器(DRAM)、移动DRAM、双数据速率(DDR)DRAM、低功率DDR(LPDDR)DRAM、图形DDR(GDDR)DRAM等的各种易失性存储器装置中的一种。例如，存储器装置200可以是要求低功耗的易失性存储器装置。
存储器单元阵列包括多个存储器单元。存储器单元阵列可以包括多个存储体阵列，例如，第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d。行解码器可以包括多个存储体行解码器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体行解码器260a、第二存储体行解码器260b、第三存储体行解码器260c和第四存储体行解码器260d。列解码器可以包括多个存储体列解码器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体列解码器270a、第二存储体列解码器270b、第三存储体列解码器270c和第四存储体列解码器270d。感测放大器单元可以包括多个存储体感测放大器，例如，分别连接到第一存储体阵列280a、第二存储体阵列280b、第三存储体阵列280c和第四存储体阵列280d的第一存储体感测放大器285a、第二存储体感测放大器285b、第三存储体感测放大器285c和第四存储体感测放大器285d。
第一存储体阵列280a至第四存储体阵列280d、第一存储体行解码器260a至第四存储体行解码器260d、第一存储体列解码器270a至第四存储体列解码器270d以及第一存储体感测放大器285a至第四存储体感测放大器285d可以分别形成第一存储体至第四存储体。例如，第一存储体阵列280a、第一存储体行解码器260a、第一存储体列解码器270a和第一存储体感测放大器285a可以形成第一存储体；第二存储体阵列280b、第二存储体行解码器260b、第二存储体列解码器270b和第二存储体感测放大器285b可以形成第二存储体；第三存储体阵列280c、第三存储体行解码器260c、第三存储体列解码器270c和第三存储体感测放大器285c可以形成第三存储体；并且第四存储体阵列280d、第四存储体行解码器260d、第四存储体列解码器270d和第四存储体感测放大器285d可以形成第四存储体。虽然图7示出了包括四个存储体的存储器装置200，但在其它实施例中，存储器装置200可以包括任何数量的存储体。也不要求图7中示出的四个数量的组件具有彼此一对一的对应关系。换言之，可能存在比示出的解码器或传感器多或少的解码器或传感器。
地址寄存器220可以从存储器控制器(例如，图8中的存储器控制器310)接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以向存储体控制逻辑电路230提供接收的存储体地址BANK_ADDR，可以向行地址多路复用器240提供接收的行地址ROW_ADDR，并且可以向列地址锁存器250提供接收的列地址COL_ADDR。
存储体控制逻辑电路230可以响应于存储体地址BANK_ADDR的接收而产生存储体控制信号。第一存储体行解码器260a至第四存储体行解码器260d中的与接收的存储体地址BANK_ADDR对应的存储体行解码器可以响应于由存储体控制逻辑电路230产生的存储体控制信号而激活，并且第一存储体列解码器270a至第四存储体列解码器270d中的与接收的存储体地址BANK_ADDR对应的存储体列解码器可以响应于由存储体控制逻辑电路230产生的存储体控制信号而激活。
刷新控制电路215可以响应于刷新命令的接收或任何自刷新模式的进入而产生刷新地址REF_ADDR。例如，刷新控制电路215可以包括刷新计数器，刷新计数器被构造为从存储器单元阵列的第一地址到存储器单元阵列的最后地址顺序地改变刷新地址REF_ADDR。刷新控制电路215可以从控制逻辑电路210接收控制信号。
行地址多路复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新控制电路215接收刷新地址REF_ADDR。行地址多路复用器240可以选择性地输出行地址ROW_ADDR或刷新地址REF_ADDR。从行地址多路复用器240输出的行地址(例如，行地址ROW_ADDR或刷新地址REF_ADDR)可以施加到第一存储体行解码器260a至第四存储体行解码器260d。
第一存储体行解码器260a至第四存储体行解码器260d中的激活的存储体行解码器可以解码从行地址多路复用器240输出的行地址ROW_ADDR，并且可以激活与行地址ROW_ADDR对应的字线。例如，激活的存储体行解码器可以向与行地址ROW_ADDR对应的字线施加字线驱动电压。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收的列地址COL_ADDR。列地址锁存器250可以向第一存储体列解码器270a至第四存储体列解码器270d施加临时存储的或接收的列地址COL_ADDR。
第一存储体列解码器270a至第四存储体列解码器270d中的激活的存储体列解码器可以解码从列地址锁存器250输出的列地址COL_ADDR，并且可以控制I/O选通电路290以输出与列地址COL_ADDR对应的数据。
I/O选通电路290可以包括用于选通I/O数据的电路。例如，虽然未示出，但I/O选通电路290可以包括输入数据掩码逻辑、用于存储从第一存储体阵列280a至第四存储体阵列280d输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列280a至第四存储体阵列280d的写入驱动器。
将从第一存储体阵列280a至第四存储体阵列280d中的一个存储体阵列中读取的数据DQ可以通过结合到所述一个存储体阵列的感测放大器来感测，并且可以存储在读取数据锁存器中。存储在读取数据锁存器中的数据DQ可以经由数据I/O缓冲器295和数据I/O垫299提供到存储器控制器。经由数据I/O垫299接收的将被写入到第一存储体阵列280a至第四存储体阵列280d中的一个存储体阵列的数据DQ可以从存储器控制器提供到数据I/O缓冲器295。经由数据I/O垫299接收并提供到数据I/O缓冲器295的数据DQ可以经由I/O选通电路290中的写入驱动器写入到所述一个存储体阵列。
数据I/O缓冲器295可以包括输出数据DQ的发射器(TX)296和接收数据DQ的接收器297。接收器297可以与图1和图6中的接收器124和134中的一个对应。如上所讨论的，在根据实施例的存储器装置200中可以省略连接在数据I/O缓冲器295与数据I/O垫299之间的ODT电路。
控制逻辑电路210可以控制存储器装置200的操作。例如，控制逻辑电路210可以针对存储器装置200而产生控制信号以执行数据写入操作或数据读取操作。控制逻辑电路210可以包括：命令解码器211，对从存储器控制器接收的命令CMD进行解码；以及模式寄存器212，设置存储器装置200的操作模式。例如，命令解码器211可以通过对写入使能信号(例如，/WE)、行地址选通信号(例如，/RAS)、列地址选通信号(例如，/CAS)、芯片选择信号(例如，/CS)等进行解码而产生与命令CMD对应的控制信号。为了以同步的方式操作存储器装置200，控制逻辑电路210还可以接收时钟信号(例如，CLK)和时钟使能信号(例如，/CKE)。
现在参照图8，将讨论示出了根据本发明构思的一些实施例的包括存储器封装件的存储器系统的框图。如图8中所示，存储器系统300包括存储器控制器310和存储器装置200。存储器装置200可以是图7的存储器装置200，并且可以与图1和图6中的存储器芯片120和130中的一个对应。
存储器装置200通过存储器控制器310进行控制和/或存取。例如，基于来自外部装置(例如，主机)的请求，存储器控制器310可以将数据存储(例如，写入)到存储器装置200中，或者可以从存储器装置200取回(例如，读取)数据。
存储器控制器310经由控制信号线将命令CMD和地址ADDR传输到存储器装置200，并且经由数据I/O线与存储器装置200交换数据DQ。控制信号线和数据I/O线中的至少一部分或全部可以被称为通道。
虽然图8中未示出，但存储器控制器310还可以经由控制信号线将控制信号传输到存储器装置200，或者还可以经由电力线将电源电压传输到存储器装置200。例如，控制信号可以包括数据选通信号(DQS)、芯片使能信号(/CE)、写入使能信号(/WE)、读取使能信号(/RE)、命令锁存使能信号(CLE)、地址锁存使能信号(ALE)等。
存储器装置200可以以根据实施例的存储器封装件来实现。例如，存储器装置200可以包括形成在多级封装件基底110中且用于替代ODT电路的带通滤波器140和150。因此，可以降低功耗，并且可以改善信号完整性。
在一些实施例中，如将参照图9和图10讨论的，存储器装置200和存储器控制器310可以被包括在单个半导体封装件中。
现在参照图9和图10，将对示出了根据一些实施例的半导体封装件的剖面进行讨论。省略了与图1重复的描述。如图9中所示，半导体封装件500包括多级封装件基底110、控制器芯片610、第一存储器芯片120、第二存储器芯片130、第一带通滤波器140和第二带通滤波器150。半导体封装件500还可以包括多个粘合构件126、136和620、多个导电凸起162和164、多条连接线CW1、CW2和WA、多条结合布线BW1、BW2、BWA和BWB以及密封构件170。
除了半导体封装件500还包括控制器芯片610和相关的元件620、WA、BWA和BWB之外，图9的半导体封装件500可以与图1的存储器封装件100和图6的存储器封装件100a类似。
控制器芯片610形成在多级封装件基底110上，并与第一存储器芯片120和第二存储器芯片130间隔开。控制器芯片610接收第一数据信号D1和第二数据信号D2。控制器芯片610可以与图8中的存储器控制器310对应。粘合构件620可以介于多级封装件基底110与控制器芯片610之间。
在第一导电凸起162处接收的第一数据信号D1和第二数据信号D2可以通过连接线WA和结合布线BWA提供到控制器芯片610，并且可以通过结合布线BWB、连接线CW1和结合布线BW1和BW2提供到第一存储器芯片120中的第一接收器124和第二存储器芯片130中的第二接收器134。在第二导电凸起164处接收的接地电压VSS可以提供到第一带通滤波器140和第二带通滤波器150。虽然图9中未示出，但接地电压VSS也可以提供到控制器芯片610以及第一存储器芯片120和第二存储器芯片130。
在一些实施例中，结合布线BWB、连接线CW1和第一结合布线BW1可以包括在第一信号路径中或可以形成在第一信号路径上。第一信号路径可以使控制器芯片610与第一存储器芯片120连接，并且可以将第一数据信号D1从控制器芯片610传输到第一接收器124。结合布线BWB、连接线CW1和第二结合布线BW2可以包括在第二信号路径中或可以形成在第二信号路径上。第二信号路径可以使控制器芯片610与第二存储器芯片130连接，并且可以将第二数据信号D2从控制器芯片610传输到第二接收器134。
在一些实施例中，第一信号路径和第二信号路径中的至少一部分形成在多级封装件基底中。例如，第一信号路径和第二信号路径中的每个可以包括形成在多级封装件基底110中的至少一条布线和至少一个过孔。
如图10中所示，半导体封装件700包括下封装件基底810、控制器芯片820、多级上封装件基底110、第一存储器芯片120、第二存储器芯片130、第一带通滤波器140和第二带通滤波器150。半导体封装件700还可以包括多个粘合构件126和136、多条连接线LW1、LW2、LW3、CW1和CW2、多条结合布线BW1和BW2、密封构件170、多个连接端子822、多个过孔832和834、模制层840以及多个导电凸起852和854。
除了半导体封装件700还包括下封装件基底810、控制器芯片820和相关的元件822、832、834、840、852、854、LW1、LW2和LW3之外，图10的半导体封装件700可以与图1的存储器封装件100和图6的存储器封装件100a类似。
下封装件基底810和控制器芯片820可以形成下封装件或者可以包括在下封装件中。多级上封装件基底110、第一存储器芯片120、第二存储器芯片130、第一带通滤波器140和第二带通滤波器150可以形成上封装件或者可以包括在上封装件中。半导体封装件700可以以其中在下封装件上形成有上封装件的层叠封装件型半导体封装件来实现。上封装件可以与图1的存储器封装件100和图6的存储器封装件100a基本相同。
控制器芯片820形成在下封装件基底810上。控制器芯片820接收第一数据信号D1、第二数据信号D2和接地电压VSS。控制器芯片820可以与图8中的存储器控制器310对应。控制器芯片820可以通过多个连接端子822(例如，焊料凸起)电连接到下封装件基底810。
模制层840可以用作封装控制器芯片820的模制结构，并且也可以用作填充下封装件基底810与控制器芯片820之间的间隙区域的底部填充物。
多个过孔832和834可以使下封装件与上封装件电连接。例如，模制层840可以被图案化以形成多个通孔，并且多个过孔832和834可以形成在多个通孔中。
多个导电凸起852和854可以分别与图1和图6中的多个导电凸起162和164基本相同。
在第一导电凸起852处接收的第一数据信号D1和第二数据信号D2可以通过连接线LW1和连接端子822提供到控制器芯片820，并且可以通过连接线LW2、过孔832、连接线CW1以及结合布线BW1和BW2提供到第一存储器芯片120中的第一接收器124和第二存储器芯片130中的第二接收器134。在第二导电凸起854处接收的接地电压VSS可以通过连接线LW3和连接端子822提供到控制器芯片820，并且通过过孔834和连接线CW2提供到第一带通滤波器140和第二带通滤波器150。
在一些实施例中，连接线LW2和CW1以及结合布线BW1可以包括在第一信号路径中或者可以形成在第一信号路径上。连接线LW2和CW1以及结合布线BW2可以包括在第二信号路径中或者可以形成在第二信号路径上。
在一些实施例中，第一信号路径和第二信号路径中的至少一部分形成在控制器芯片820和多级上封装件基底110中。
在一些实施例中，图9和图10中的第一带通滤波器140和第二带通滤波器150可以以参照图1讨论的垂直结构或参照图6讨论的平面结构来实现。
根据实施例的半导体封装件500和700可以包括参照图1至图6讨论的存储器封装件100或存储器封装件100a，并且可以以包括控制器芯片和存储器芯片的单个封装件来实现。因此，可以有效地形成半导体封装件，可以降低功耗，并且可以改善信号完整性。
现在参照图11，将讨论示出了根据一些实施例的包括存储器封装件和/或半导体封装件的计算系统的框图。如图11中所示，计算系统1300包括处理器1310、系统控制器1320和存储器系统1330。计算系统1300还可以包括输入装置1350、输出装置1360和存储装置1370。
存储器系统1330包括多个存储器装置1334和用于控制存储器装置1334的存储器控制器1332。存储器控制器1332可以包括在系统控制器1320中。存储器装置1334可以以根据实施例的存储器封装件来实现，或者存储器装置1334和存储器控制器1332可以以根据实施例的半导体封装件实现。
处理器1310可以执行各种计算功能，诸如用于执行特定计算或任务的特定软件指令。处理器1310可以经由处理器总线连接到系统控制器1320。系统控制器1320可以经由扩展总线连接到输入装置1350、输出装置1360和存储装置1370。如此，处理器1310可以利用系统控制器1320来控制输入装置1350、输出装置1360和存储装置1370。
发明构思可以应用于包括存储器装置和/或存储器封装件的各种装置和系统。例如，发明构思可以应用于诸如移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、便携式摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物互联网(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置等的系统。
前述内容是对实施例的说明，而将不被解释为对其进行限制。虽然已经讨论了一些实施例，但本领域技术人员将容易地认识到，在实质上不脱离本公开的新颖教导和优点的情况下，能够对实施例进行许多修改。因此，所有这些修改意图包括在如权利要求中限定的本公开的范围内。因此，将理解的是，前述内容是对各种实施例的说明，并且不应被解释为限于所公开的特定实施例，并且对所公开的实施例以及其它实施例的修改意图包括在所附权利要求的范围内。

Claims (20)

1.一种存储器封装件，所述存储器封装件包括：
多级封装件基底，包括交替堆叠的多个布线层和多个绝缘层；
第一存储器芯片，位于多级封装件基底的第一表面上，第一存储器芯片包括第一接收器和多个第一存储器单元；
第二存储器芯片，位于第一存储器芯片上，第二存储器芯片包括第二接收器和多个第二存储器单元；
第一带通滤波器，位于多级封装件基底中，第一带通滤波器连接到第一接收器并被构造为使第一频带内的第一数据信号通过；以及
第二带通滤波器，位于多级封装件基底中，第二带通滤波器连接到第二接收器并被构造为使第一频带内的第二数据信号通过，
其中，第一存储器芯片和第二存储器芯片在多级封装件基底的第一表面上以多个堆叠结构形成。
2.根据权利要求1所述的存储器封装件：
其中，多级封装件基底包括第一布线层、第二布线层和位于第一布线层与第二布线层之间的第一绝缘层；并且
其中，第一带通滤波器包括相对于多级封装件基底的第一表面垂直地形成的至少一个无源元件，使得所述至少一个无源元件包括在第一布线层和第二布线层二者中。
3.根据权利要求2所述的存储器封装件，其中，所述第一带通滤波器包括：
第一电容器，包括位于第一布线层中的第一电极和位于第二布线层中的第二电极；以及
第一电感器，穿透第一绝缘层。
4.根据权利要求3所述的存储器封装件，其中，第一电容器和第一电感器彼此并联连接。
5.根据权利要求4所述的存储器封装件，其中，所述第一带通滤波器还包括：
第一线，位于第一布线层中，第一线被构造为使第一电容器的第一电极与第一电感器的第一端连接；以及
第二线，位于第二布线层中，第二线被构造为使第一电容器的第二电极与第一电感器的第二端连接。
6.根据权利要求5所述的存储器封装件，所述存储器封装件还包括：
第一导电凸起，被构造为从外部装置接收第一数据信号；
第一连接线，被构造为使第一导电凸起与第一线连接；以及
第一结合布线，被构造为使第一线与第一存储器芯片连接。
7.根据权利要求6所述的存储器封装件，其中，第一导电凸起、第一连接线和第一结合布线形成在用于将第一数据信号传输到第一接收器的第一路径上。
8.根据权利要求6所述的存储器封装件，所述存储器封装件还包括：
第二导电凸起，被构造为从外部装置接收接地电压；以及
第二连接线，被构造为使第二导电凸起与第二线连接。
9.根据权利要求3所述的存储器封装件，其中，第一电容器包括多层陶瓷电容器。
10.根据权利要求1所述的存储器封装件：
其中，多级封装件基底包括第一布线层、第二布线层和位于第一布线层与第二布线层之间的第一绝缘层；并且
其中，第一带通滤波器包括至少一个无源元件，所述至少一个无源元件包括在第一布线层和第二布线层中的一者中。
11.根据权利要求10所述的存储器封装件，其中，所述第一带通滤波器包括：
第一电容器，位于第一布线层中；以及
第一电感器，位于第一布线层中，第一电容器和第一电感器彼此并联连接。
12.根据权利要求1所述的存储器封装件，其中，第一带通滤波器连接到第一路径上的第一节点，第一路径用于将第一数据信号传输到第一接收器。
13.根据权利要求12所述的存储器封装件，其中，第一带通滤波器不形成直流路径。
14.根据权利要求1所述的存储器封装件，其中，第一存储器芯片和第二存储器芯片中的每个存储器芯片包括动态随机存取存储器装置。
15.根据权利要求14所述的存储器封装件，其中，第一存储器芯片和第二存储器芯片具有相同的结构。
16.一种半导体封装件，所述半导体封装件包括：
多级封装件基底，包括交替堆叠的多个布线层和多个绝缘层；
控制器芯片，位于多级封装件基底的第一表面上，控制器芯片被构造为接收第一数据信号和第二数据信号；
第一存储器芯片，位于多级封装件基底的第一表面上并与控制器芯片间隔开，第一存储器芯片包括第一接收器和多个第一存储器单元；
第二存储器芯片，位于第一存储器芯片上，第二存储器芯片包括第二接收器和多个第二存储器单元；
第一带通滤波器，位于多级封装件基底中，第一带通滤波器连接到第一接收器并被构造为使第一频带内的第一数据信号通过，第一数据信号从控制器芯片输出；以及
第二带通滤波器，位于多级封装件基底中，第二带通滤波器连接到第二接收器并被构造为使第一频带内的第二数据信号通过，第二数据信号从控制器芯片输出，
其中，第一存储器芯片和第二存储器芯片在多级封装件基底的第一表面上以多个堆叠结构形成。
17.根据权利要求16所述的半导体封装件，所述半导体封装件还包括：
第一信号路径，被构造为使控制器芯片与第一存储器芯片连接，并且将第一数据信号从控制器芯片传输到第一接收器；以及
第二信号路径，被构造为使控制器芯片与第二存储器芯片连接，并且将第二数据信号从控制器芯片传输到第二接收器。
18.根据权利要求17所述的半导体封装件，其中，第一信号路径和第二信号路径中的至少一部分形成在多级封装件基底中。
19.一种半导体封装件，所述半导体封装件包括：
下封装件基底；
控制器芯片，位于下封装件基底上，控制器芯片被构造为接收第一数据信号和第二数据信号；
多级上封装件基底，位于下封装件基底上，下封装件基底上形成有控制器芯片，多级上封装件基底包括交替堆叠的多个布线层和多个绝缘层；
第一存储器芯片，位于多级上封装件基底的第一表面上，第一存储器芯片包括第一接收器和多个第一存储器单元；
第二存储器芯片，位于第一存储器芯片上，第二存储器芯片包括第二接收器和多个第二存储器单元；
第一带通滤波器，位于多级上封装件基底中，第一带通滤波器连接到第一接收器并被构造为使第一频带内的第一数据信号通过，第一数据信号从控制器芯片输出；以及
第二带通滤波器，位于多级上封装件基底中，第二带通滤波器连接到第二接收器并被构造为使第一频带内的第二数据信号通过，第二数据信号从控制器芯片输出，
其中，第一存储器芯片和第二存储器芯片在多级上封装件基底的第一表面上以多个堆叠结构形成。
20.根据权利要求19所述的半导体封装件，所述半导体封装件还包括位于下封装件和上封装件之间的过孔，下封装件包括下封装件基底和控制器芯片，上封装件包括多级上封装件基底、第一存储器芯片和第二存储器芯片，过孔被构造为使下封装件与上封装件电连接。
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